JPS63175932A - ディジタル信号処理装置 - Google Patents
ディジタル信号処理装置Info
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- JPS63175932A JPS63175932A JP62007504A JP750487A JPS63175932A JP S63175932 A JPS63175932 A JP S63175932A JP 62007504 A JP62007504 A JP 62007504A JP 750487 A JP750487 A JP 750487A JP S63175932 A JPS63175932 A JP S63175932A
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- signal processing
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- 238000001514 detection method Methods 0.000 claims description 10
- MWPLVEDNUUSJAV-UHFFFAOYSA-N anthracene Chemical compound C1=CC=CC2=CC3=CC=CC=C3C=C21 MWPLVEDNUUSJAV-UHFFFAOYSA-N 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010365 information processing Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000007781 pre-processing Methods 0.000 description 2
- 210000004899 c-terminal region Anatomy 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/18—Complex mathematical operations for evaluating statistical data, e.g. average values, frequency distributions, probability functions, regression analysis
-
- A—HUMAN NECESSITIES
- A23—FOODS OR FOODSTUFFS; TREATMENT THEREOF, NOT COVERED BY OTHER CLASSES
- A23B—PRESERVING, e.g. BY CANNING, MEAT, FISH, EGGS, FRUIT, VEGETABLES, EDIBLE SEEDS; CHEMICAL RIPENING OF FRUIT OR VEGETABLES; THE PRESERVED, RIPENED, OR CANNED PRODUCTS
- A23B7/00—Preservation or chemical ripening of fruit or vegetables
- A23B7/10—Preserving with acids; Acid fermentation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、画像情報処理、音声情報処理等に用いられる
ディジタル信号処理プロセッサに関し、特に最大値ある
いは最小値を高速に抽出するに好適なディジタル信号処
理プロセッサに関する。
ディジタル信号処理プロセッサに関し、特に最大値ある
いは最小値を高速に抽出するに好適なディジタル信号処
理プロセッサに関する。
従来のディジタル信号処理プロセッサで、データメモリ
（Ｄ Ｍ）に蓄えられたいくつかの数値から例えば、最
大値をアキュムレータ（ＡＣＣ）に求めるには、マイク
ロ命令ＣＭＰ（コンベア）、ＬＤＡ（ロード・アキュム
レータ）、ＪＭＰ（ジャンプ）を組合せて、 Ｂ ＣＭＰ （ＡＣＣ）−（ＤＭ） すなわち、ＡＣＣとＤＭの値を比べる、ＡＣＣの内容は
変えない ＪＭＰ Ａ Ｉ Ｆ ＣＣＲ（ＮＳ）ＯＣＲの符
号フラグが０、すなわち、 （ＡＣＣ）−（ＤＭ）≧０ ならば、Ａ番地へジャンプ ＬＤＡ （ＤＭ） （ＡＣＣ）−（ＤＭ）＜Ｏならば、ＤＭの内容をロード Ａ ＤＭから次のデータを読出して、Ｂ番地へジャン
プ のように行っていた。また、最小値を求める場合には、 Ｂ ＣＭＰ （ＡＣＣ）−（ＤＭ）ＪＭＰ Ａ
ＩＦ ＣＣＲ（Ｓ）ＬＤＡ （ＤＭ） Ａ ＤＭから次のデータを読出して、Ｂ番地へジャン
プ となる。
（Ｄ Ｍ）に蓄えられたいくつかの数値から例えば、最
大値をアキュムレータ（ＡＣＣ）に求めるには、マイク
ロ命令ＣＭＰ（コンベア）、ＬＤＡ（ロード・アキュム
レータ）、ＪＭＰ（ジャンプ）を組合せて、 Ｂ ＣＭＰ （ＡＣＣ）−（ＤＭ） すなわち、ＡＣＣとＤＭの値を比べる、ＡＣＣの内容は
変えない ＪＭＰ Ａ Ｉ Ｆ ＣＣＲ（ＮＳ）ＯＣＲの符
号フラグが０、すなわち、 （ＡＣＣ）−（ＤＭ）≧０ ならば、Ａ番地へジャンプ ＬＤＡ （ＤＭ） （ＡＣＣ）−（ＤＭ）＜Ｏならば、ＤＭの内容をロード Ａ ＤＭから次のデータを読出して、Ｂ番地へジャン
プ のように行っていた。また、最小値を求める場合には、 Ｂ ＣＭＰ （ＡＣＣ）−（ＤＭ）ＪＭＰ Ａ
ＩＦ ＣＣＲ（Ｓ）ＬＤＡ （ＤＭ） Ａ ＤＭから次のデータを読出して、Ｂ番地へジャン
プ となる。
なお、この種の装置として関連するものには、例えば、
「日立ディジタル信号処理プロセッサ（Ｈ８Ｐ ）ＨＤ
６１８１０ユーザーズマニュアル（昭和６０年９月、（
株）日立製作所発行、資料Ｎａ Ａ Ｄ−００８Ａ）Ｊ
に記載されたものを挙げることができる。
「日立ディジタル信号処理プロセッサ（Ｈ８Ｐ ）ＨＤ
６１８１０ユーザーズマニュアル（昭和６０年９月、（
株）日立製作所発行、資料Ｎａ Ａ Ｄ−００８Ａ）Ｊ
に記載されたものを挙げることができる。
前記従来技術は、最大値あるいは最小値抽出処理の高速
化については特別に考慮されておらず、ＪＭＰ命令には
プログラムカウンタ（ｐ ｃ）の比較的複雑な操作が必
要なため、上記ＣＭＰ、ＪＭＰ。
化については特別に考慮されておらず、ＪＭＰ命令には
プログラムカウンタ（ｐ ｃ）の比較的複雑な操作が必
要なため、上記ＣＭＰ、ＪＭＰ。
ＬＤＡを実行するのに、３〜４命令サイクルかかるとい
うものであった。
うものであった。
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、２数を比較して大きい数値（または、小
さい数値）をアキュムレータにロードするという、最大
・最小値抽出のための基本処理を高速に実行可能な、デ
ィジタル信号処理プロセッサを提供することにある。
するところは、２数を比較して大きい数値（または、小
さい数値）をアキュムレータにロードするという、最大
・最小値抽出のための基本処理を高速に実行可能な、デ
ィジタル信号処理プロセッサを提供することにある。
本発明の上記目的は、マイクロ命令で演算器やデータメ
モリの動作が制御されるディジタル信号処理プロセッサ
において、マイクロ命令のオペランド部の特定のビット
をデコードする手段と、該デコード手段の出力で指定さ
れたコンディションコードの値を検出する手段と、該検
出手段の出力と前記マイクロ命令のオペレーションコー
ドをデコードした値との論理演算を行い、この演算結果
に基づいてアリスメティックロジックユニットの制御信
号を発生する制御手段とを設けたことを特徴とするディ
ジタル信号処理プロセッサ、もしくは、マイクロ命令の
オペランド部の特定のビットで指定されたコンディショ
ンコードの値を検出する手段と、該検出手段の出力と前
記マイクロ命令のオペレーションコードをデコードした
値との論理演算を行い、この演算結果に基づいてアリス
メティックロジックユニットの制御信号を発生する制御
手段とを設けたことを特徴とするディジタル信号処理プ
ロセッサによって達成される。
モリの動作が制御されるディジタル信号処理プロセッサ
において、マイクロ命令のオペランド部の特定のビット
をデコードする手段と、該デコード手段の出力で指定さ
れたコンディションコードの値を検出する手段と、該検
出手段の出力と前記マイクロ命令のオペレーションコー
ドをデコードした値との論理演算を行い、この演算結果
に基づいてアリスメティックロジックユニットの制御信
号を発生する制御手段とを設けたことを特徴とするディ
ジタル信号処理プロセッサ、もしくは、マイクロ命令の
オペランド部の特定のビットで指定されたコンディショ
ンコードの値を検出する手段と、該検出手段の出力と前
記マイクロ命令のオペレーションコードをデコードした
値との論理演算を行い、この演算結果に基づいてアリス
メティックロジックユニットの制御信号を発生する制御
手段とを設けたことを特徴とするディジタル信号処理プ
ロセッサによって達成される。
本発明に係わる第一のディジタル信号処理プロセッサは
、特定の命令に対しては、マイクロ命令のオペランド部
に記述されたコンディションコードの値をデコード手段
および検出手段により検出するものである。
、特定の命令に対しては、マイクロ命令のオペランド部
に記述されたコンディションコードの値をデコード手段
および検出手段により検出するものである。
前記制御手段は、ＣＬＤＡ（比較ロード）命令であるこ
とが上記デコード手段から発せられたときには、上記コ
ンディションコードの値に応じてアリスメティックロジ
ックユニットの動作モードをＬＤＡ（ロードアキュムレ
ータ）、または、Ｎ０Ｐ（ノーオペレーション）に制御
するものである。
とが上記デコード手段から発せられたときには、上記コ
ンディションコードの値に応じてアリスメティックロジ
ックユニットの動作モードをＬＤＡ（ロードアキュムレ
ータ）、または、Ｎ０Ｐ（ノーオペレーション）に制御
するものである。
これにより１例えば、最大値を求めるための基本処理は
、 ＣＭＰ （ＡＣＣ）−（ＤＭ） すなわち、ＡＣＣとＤＭの値を比べる、ＡＣＣの内容は
変えない ＣＬＤＡ （ＤＭ）、０ＣＲ（Ｓ） となって、２命令サイクルで実行できる。
、 ＣＭＰ （ＡＣＣ）−（ＤＭ） すなわち、ＡＣＣとＤＭの値を比べる、ＡＣＣの内容は
変えない ＣＬＤＡ （ＤＭ）、０ＣＲ（Ｓ） となって、２命令サイクルで実行できる。
また、本発明に係わる第二のディジタル信号処理プロセ
ッサは、マイクロ命令のオペランド部の特定ビットで指
定されたコンディションコードの値を検出するものであ
り、以後の動作に関しては第一のディジタル信号処理プ
ロセッサのそれと同様である。
ッサは、マイクロ命令のオペランド部の特定ビットで指
定されたコンディションコードの値を検出するものであ
り、以後の動作に関しては第一のディジタル信号処理プ
ロセッサのそれと同様である。
以下、本発明の実施例を図面に基づいて詳補に説明する
。
。
第１図は本発明の一実施例を示すディジタル信号処理プ
ロセッサの構成図である。図において、ＩＭはマイクロ
命令が蓄えられる命令メモリであり、ＡＤＨはアドレス
入力端子、Ｄｏはデータ出力端子を示している。ＡＧＥ
Ｎは命令を上記命令メモリＩＭから読出すためのアドレ
スを生成するアドレス発生器、ＰＣは上記アドレス発生
器ＡＧＥＮの出力をラッチするプログラムカウンタであ
り、本プログラムカウンタＰＣには、演算命令では上記
アドレス発生器ＡＧＥＮの出力は命令毎に＋１され、ジ
ャンプ命令ではオペランドの値がセットされる。
ロセッサの構成図である。図において、ＩＭはマイクロ
命令が蓄えられる命令メモリであり、ＡＤＨはアドレス
入力端子、Ｄｏはデータ出力端子を示している。ＡＧＥ
Ｎは命令を上記命令メモリＩＭから読出すためのアドレ
スを生成するアドレス発生器、ＰＣは上記アドレス発生
器ＡＧＥＮの出力をラッチするプログラムカウンタであ
り、本プログラムカウンタＰＣには、演算命令では上記
アドレス発生器ＡＧＥＮの出力は命令毎に＋１され、ジ
ャンプ命令ではオペランドの値がセットされる。
ＩＲはマイクロ命令をラッチする命令レジスタでアリ、
ＩＤＥＣ０はオペレーションコードや演算器に入力する
データのソースオペランド、演算結果を格納するデステ
ィネーションオペランド等を解釈するデコーダ群である
。ＤＭはデータメモリで、そのデータ入力端子ＤＩはＤ
（Ｄバス例えば１６ビツト）を介してＡＣＣ出力に、そ
のデータ出力端子ＤＯＸはｘ（ｘバス例えば１６ビツト
）を介して、ＤＯＹはＹ（Ｙバス例えば１６ビツト）を
介してそれぞれ、ＡＬＵ等の入力端子に接続されている
。
ＩＤＥＣ０はオペレーションコードや演算器に入力する
データのソースオペランド、演算結果を格納するデステ
ィネーションオペランド等を解釈するデコーダ群である
。ＤＭはデータメモリで、そのデータ入力端子ＤＩはＤ
（Ｄバス例えば１６ビツト）を介してＡＣＣ出力に、そ
のデータ出力端子ＤＯＸはｘ（ｘバス例えば１６ビツト
）を介して、ＤＯＹはＹ（Ｙバス例えば１６ビツト）を
介してそれぞれ、ＡＬＵ等の入力端子に接続されている
。
ＭＵＬＴは乗算器で、その出力ＭはＤＯ端子からＡＬＵ
に入力される。なお、上記ＡＬＵは算術論理演算を行う
アリスメティックロジックユニットを示し、演算結果は
、通常、アキュムレータＡＣＣに格納され、演算後の数
値の状態（符号Ｓ、ゼロＺ、オーバーフロー○およびキ
ャリーＣ）は、コンディションコードレジスタ（ＯＣＲ
）に格納される。前述のディジタル信号処理プロセッサ
ＨＤ６１８１０では、上記ハードウェアを利用してＩＭ
からマイクロ命令を読出しつつ、それに応じてＤＭ、デ
ータバス（Ｄ、Ｘ、Ｙ）、ＭＵＬＴおよびＡＬＵを制御
することによって、積和演算等の信号処理を実行してい
た。
に入力される。なお、上記ＡＬＵは算術論理演算を行う
アリスメティックロジックユニットを示し、演算結果は
、通常、アキュムレータＡＣＣに格納され、演算後の数
値の状態（符号Ｓ、ゼロＺ、オーバーフロー○およびキ
ャリーＣ）は、コンディションコードレジスタ（ＯＣＲ
）に格納される。前述のディジタル信号処理プロセッサ
ＨＤ６１８１０では、上記ハードウェアを利用してＩＭ
からマイクロ命令を読出しつつ、それに応じてＤＭ、デ
ータバス（Ｄ、Ｘ、Ｙ）、ＭＵＬＴおよびＡＬＵを制御
することによって、積和演算等の信号処理を実行してい
た。
本発明の主要な構成要素であるＩＤＥＣＣ，ＣＴＬおよ
びＡＣＬを説明する前に、第１図でＡＬＵを構成する破
線内の回路を説明しておく。
びＡＣＬを説明する前に、第１図でＡＬＵを構成する破
線内の回路を説明しておく。
まず、データ入力部、前処理部に関し、ＭＵＸＸ 〜Ｉ
ＮＲＸ−ＰＲＥＸ−ＦＡＤ入力ａ端子までをＸ側、ＭＵ
入力一端子ＲＹ−ＰＲＥＹ−ＦＡＤ入力す端子までをＹ
側と定める。ＭＵＸＸおよびＭＵＸＹは入力データのマ
ルチプレクサで、Ｓ端子に入力されるセレクト信号５Ｅ
ＬＸおよび５ＥＬＹによってＡＬＵへの入力データを選
択する。
ＮＲＸ−ＰＲＥＸ−ＦＡＤ入力ａ端子までをＸ側、ＭＵ
入力一端子ＲＹ−ＰＲＥＹ−ＦＡＤ入力す端子までをＹ
側と定める。ＭＵＸＸおよびＭＵＸＹは入力データのマ
ルチプレクサで、Ｓ端子に入力されるセレクト信号５Ｅ
ＬＸおよび５ＥＬＹによってＡＬＵへの入力データを選
択する。
つまり、Ｓ端子入力とＤ○端子出力との関係は。
である。
ＩＮＲＸおよびＩＮＲＹは入力データをラッチするレジ
スタで、ＧＫ端子に入力されるクロック信号ＩＣＫＸ、
ＩＣＫＹが１”のときそれぞれＭＵＸの出力を取込む。
スタで、ＧＫ端子に入力されるクロック信号ＩＣＫＸ、
ＩＣＫＹが１”のときそれぞれＭＵＸの出力を取込む。
ＰＲＥＸおよびＰＲＥＹはＣ端子入力信号ＣＭＰＸ、Ｃ
ＭＰＹが“１″のとき入力ＤＩの１の補数をＤｏに、′
０”のときＤＩをそのままＤｏに出力する前処理回路で
ある。
ＭＰＹが“１″のとき入力ＤＩの１の補数をＤｏに、′
０”のときＤＩをそのままＤｏに出力する前処理回路で
ある。
また、ＦＡＤは算術・論理演算器で、動作モードを制御
する入力信号ＦＵＮＣに応じて、を行うにこで、ＣＩは
キャリー人力を示す。
する入力信号ＦＵＮＣに応じて、を行うにこで、ＣＩは
キャリー人力を示す。
ＡＣＣは演算結果をラッチするアキュムレータで、Ｅ端
子に入力される制御信号ＡＣＥＮによりなる動作を行う
、ここで、傘部はＤｏｎ’ｔ ＣａｒｅＣｏｎｄｉｔｉ
ｏｎであることを示す。
子に入力される制御信号ＡＣＥＮによりなる動作を行う
、ここで、傘部はＤｏｎ’ｔ ＣａｒｅＣｏｎｄｉｔｉ
ｏｎであることを示す。
ＣＣＬは演算結果の状態、すなわち、符号Ｓ。
ゼロ２．オーバーフロー○およびキャリーＣを求める回
路である。ＣＣＲはコンディションコードレジスタで、
ＣＫ入力信号ＣＲＣＫが１′１”のとき前述の４つの状
態が取込まれる。これを第３図に示した。
路である。ＣＣＲはコンディションコードレジスタで、
ＣＫ入力信号ＣＲＣＫが１′１”のとき前述の４つの状
態が取込まれる。これを第３図に示した。
次に、本発明の主要な要素であるＩＤＥＣＧ。
ＣＴＬおよびＡＣＬを、第１図〜第４図により説明する
。まず、第１図で、ＩＤＥＣＣはデコーダであり、ＤＩ
はマイクロ命令の一部を入力する端子、ＤＯはデコード
結果を出力する端子である。
。まず、第１図で、ＩＤＥＣＣはデコーダであり、ＤＩ
はマイクロ命令の一部を入力する端子、ＤＯはデコード
結果を出力する端子である。
第２図にマイクロ命令μＯＰのフォーマットを示す。上
記ＩＤＥＣＣにはμＯＰオペランドのＦＬＧ部（Ｂ１□
＋５１ｉｔ１３ｉ。の３ビツト）が入力される。
記ＩＤＥＣＣにはμＯＰオペランドのＦＬＧ部（Ｂ１□
＋５１ｉｔ１３ｉ。の３ビツト）が入力される。
ＣＬＤＡ命令（比較ロード命令、詳細は後述）では、上
記ＦＬＧ部には図に示すようにコンディションコードを
指定する番号が記入されている。例えば、（Ｂ１□Ｂ工
、Ｂユ。）が（０１１）ならば、符号Ｓを指定する。こ
のＦＬＧ部をデコードした結果が以下に述べるＣＴＬに
入力される。
記ＦＬＧ部には図に示すようにコンディションコードを
指定する番号が記入されている。例えば、（Ｂ１□Ｂ工
、Ｂユ。）が（０１１）ならば、符号Ｓを指定する。こ
のＦＬＧ部をデコードした結果が以下に述べるＣＴＬに
入力される。
次に、第１図でＣＴＬは検出手段であり、μＯＰのＦＬ
Ｇ部で指定されたコンディションコードの値を抽出する
機能を有する。ＳＥＬ端子にはＩＤＥＣＣの出力とμ○
ＰのＮＦ部（８２ビツト）が、ＣＲＦ端子にはＯＣＲの
出力が印加される。ＣＴＬの詳細な構成を第４図に示す
、第４図で、信号Ｓ、Ｚ、ＯおよびＣは、第３図ＣＣＨ
に格納されている前命令によるＡＬＵ演算結果の状態、
Ｄ０〜ＤＧはコンディションコードを指定する信号（第
２図のＦＬＧのＣとＤｏ、０とＤ□、・・・・が対応）
、Ｂ２はμｏＰの８２ビツト、ＬＴ、ＬＥおよびＬＳは
第２図に示すようにＣＣＲの値とは別な意味を持つコン
ディションコードである。動作として、例えば、μｏｐ
でＮＦ＝Ｏ，ＦＬＧ＝０１１が指定され、ＯＣＲのＳ＝
１ならばＴＲＵＥ＝１となる。
Ｇ部で指定されたコンディションコードの値を抽出する
機能を有する。ＳＥＬ端子にはＩＤＥＣＣの出力とμ○
ＰのＮＦ部（８２ビツト）が、ＣＲＦ端子にはＯＣＲの
出力が印加される。ＣＴＬの詳細な構成を第４図に示す
、第４図で、信号Ｓ、Ｚ、ＯおよびＣは、第３図ＣＣＨ
に格納されている前命令によるＡＬＵ演算結果の状態、
Ｄ０〜ＤＧはコンディションコードを指定する信号（第
２図のＦＬＧのＣとＤｏ、０とＤ□、・・・・が対応）
、Ｂ２はμｏＰの８２ビツト、ＬＴ、ＬＥおよびＬＳは
第２図に示すようにＣＣＲの値とは別な意味を持つコン
ディションコードである。動作として、例えば、μｏｐ
でＮＦ＝Ｏ，ＦＬＧ＝０１１が指定され、ＯＣＲのＳ＝
１ならばＴＲＵＥ＝１となる。
次に、第１図ＡＣＬは制御回路で、ＩＤＥＣＧの出力と
ＣＴＬの出力ＴＲＵＥとの論理演算を行い、ＡＬＵの制
御信号をＣ（Ｃバス）に出力する。
ＣＴＬの出力ＴＲＵＥとの論理演算を行い、ＡＬＵの制
御信号をＣ（Ｃバス）に出力する。
論理演算の内容を、第２図ＯＰＥに示した８種の命令に
限定して説明する。なお、Ｂ１゜〜Ｂ、５は第２図μ○
Ｐのビットである。ＬＯＡＤＸ、ＣＬＤＡＸのＸはＸ側
の入力データをＡＣＣにロードすること、ＬＯＡＤＹ、
ＣＬＤＡＹはＹ側のデータをロードすることを表わして
いる。また、ＳＵＢおよびＣＭＰはＹ側−Ｘ側とする。
限定して説明する。なお、Ｂ１゜〜Ｂ、５は第２図μ○
Ｐのビットである。ＬＯＡＤＸ、ＣＬＤＡＸのＸはＸ側
の入力データをＡＣＣにロードすること、ＬＯＡＤＹ、
ＣＬＤＡＹはＹ側のデータをロードすることを表わして
いる。また、ＳＵＢおよびＣＭＰはＹ側−Ｘ側とする。
５ＥＬＸ０＝８３４・（ＬＯＡＤＸ＋ＡＤＤ＋ＳＵＢ＋
ＣＭＰ ＋ＣＬＤＡＸ−ＴＲＵＥ） Ｓ Ｅ Ｌ Ｘ ｘ ＝ Ｂ ３ｓ ” （Ｌ ＯＡ
Ｄ Ｘ ＋ Ａ Ｄ Ｄ＋ＳＵＢ＋ＣＭＰ ＋ＣＬＤＡＸ−ＴＲＵＥ） Ｓ Ｅ Ｌ Ｙａ＝Ｂ３２・（ＬＯＡＤＹ＋ＡＤＤ＋Ｓ
ＵＢ＋ＣＭＰ ＋ＣＬＤＡＹ−ＴＲＵＥ） ＳＥＬＸユ＝８３３・（Ｌ ＯＡ Ｄ Ｙ ＋ Ａ Ｄ
Ｄ＋ＳＵＢ＋ＣＭＰ ＋ＣＬＤＡＹ−ＴＲＵＥ） ＩＣＫＸ＝ＩＣＫＹ ＝ＬＯＡＤＸ＋ＬＯＡＤＹ＋ＡＤＤ ＋ＳＵＢ＋ＣＭＰ＋（ＣＬＤＡＸ ＋ＣＬＤＡＹ）・ＴＲＵＥ ＣＭＰＸ＝ＳＵＢ＋ＣＭＰ ＣＭＰＹ＝Ｏ ＦＵＮＣ，＝ＮＯＰ＋ＬＯＡＤＸ＋ＬＯＡＤＹ＋ＡＤＤ
＋ＳＵＢ＋ＣＭＰ 十ＣＬＤＡＸ＋ＣＬＤＡＹ ＦＵＮＣ□＝ＦＵＮＣ２＝ＦＵＮＣ３＝ＯＣＡＲＹ＝Ｓ
ＵＢ＋ＣＭＰ ＡＣＥＮ、＝ＬＯＡＤＸ＋ＬＯＡＤＹ＋ＡＤＤ＋ＳＵＢ
＋（ＣＬＤＡＸ ＋ＣＬＤＡＹ）・ＴＲＵＥ ＡＣＥＮよ＝Ｂ、。・（ＡＤＤ＋ＳＵＢ＋ＣＭＰ）ＡＣ
ＥＮ、＝Ｂ３．・（ＮＯＰ＋ＬＯＡＤＸ＋ＬＯＡＤＹ＋
ＡＤＤ＋ＳＵＢ ＋ＣＭＰ＋ＣＬＤＡＸ＋ＣＬＤＡＹ） ＣＲＣＫ＝ＬＯＡＤＸ＋ＬＯＡＤＹ＋ＡＤＤ＋ＳＵＢ＋
ＣＭＰ＋（ＣＬＤＡＸ ＋ＣＬＤＡＹ）・ＴＲＵＥ このように、ＡＣＬでは、ＯＰＥをデコードした値等と
コンディションコードのＴＲＵＥ信号との論理演算を行
い、ＡＣＣのラッチクロツタＡＣＥＮｏ等のＡＬＵ制御
信号を出力する。
ＣＭＰ ＋ＣＬＤＡＸ−ＴＲＵＥ） Ｓ Ｅ Ｌ Ｘ ｘ ＝ Ｂ ３ｓ ” （Ｌ ＯＡ
Ｄ Ｘ ＋ Ａ Ｄ Ｄ＋ＳＵＢ＋ＣＭＰ ＋ＣＬＤＡＸ−ＴＲＵＥ） Ｓ Ｅ Ｌ Ｙａ＝Ｂ３２・（ＬＯＡＤＹ＋ＡＤＤ＋Ｓ
ＵＢ＋ＣＭＰ ＋ＣＬＤＡＹ−ＴＲＵＥ） ＳＥＬＸユ＝８３３・（Ｌ ＯＡ Ｄ Ｙ ＋ Ａ Ｄ
Ｄ＋ＳＵＢ＋ＣＭＰ ＋ＣＬＤＡＹ−ＴＲＵＥ） ＩＣＫＸ＝ＩＣＫＹ ＝ＬＯＡＤＸ＋ＬＯＡＤＹ＋ＡＤＤ ＋ＳＵＢ＋ＣＭＰ＋（ＣＬＤＡＸ ＋ＣＬＤＡＹ）・ＴＲＵＥ ＣＭＰＸ＝ＳＵＢ＋ＣＭＰ ＣＭＰＹ＝Ｏ ＦＵＮＣ，＝ＮＯＰ＋ＬＯＡＤＸ＋ＬＯＡＤＹ＋ＡＤＤ
＋ＳＵＢ＋ＣＭＰ 十ＣＬＤＡＸ＋ＣＬＤＡＹ ＦＵＮＣ□＝ＦＵＮＣ２＝ＦＵＮＣ３＝ＯＣＡＲＹ＝Ｓ
ＵＢ＋ＣＭＰ ＡＣＥＮ、＝ＬＯＡＤＸ＋ＬＯＡＤＹ＋ＡＤＤ＋ＳＵＢ
＋（ＣＬＤＡＸ ＋ＣＬＤＡＹ）・ＴＲＵＥ ＡＣＥＮよ＝Ｂ、。・（ＡＤＤ＋ＳＵＢ＋ＣＭＰ）ＡＣ
ＥＮ、＝Ｂ３．・（ＮＯＰ＋ＬＯＡＤＸ＋ＬＯＡＤＹ＋
ＡＤＤ＋ＳＵＢ ＋ＣＭＰ＋ＣＬＤＡＸ＋ＣＬＤＡＹ） ＣＲＣＫ＝ＬＯＡＤＸ＋ＬＯＡＤＹ＋ＡＤＤ＋ＳＵＢ＋
ＣＭＰ＋（ＣＬＤＡＸ ＋ＣＬＤＡＹ）・ＴＲＵＥ このように、ＡＣＬでは、ＯＰＥをデコードした値等と
コンディションコードのＴＲＵＥ信号との論理演算を行
い、ＡＣＣのラッチクロツタＡＣＥＮｏ等のＡＬＵ制御
信号を出力する。
構成は以上の通りである６以下、最大、最小値を求める
命令に即してＡＬＵの動きを説明する。
命令に即してＡＬＵの動きを説明する。
本実施例においては、２の補数で表現された２数を比較
して、例えば、大なる数値をＡＣＣに求めるための基本
処理は、 ＣＭＰ （ＡＣＣ）−（ＤＭ） ＣＬＤＡＸ （ＤＭ）、ＣＣ（Ｓ） で達成される。これを機械語で表現すると１次のまず、
ＣＭＰ命令で、ＡＣＬは、 Ｘ Ｉ Ｎ＝（０１）なので ５ＥＬＸ、＝１ ＳＥＬＸｉ＝０ （これらをまとめて、５ＥＬＸ＝（０１）と記述）Ｙ
Ｉ Ｎ＝（１１）なので ５ＥＬＹ＝（１１） および、更に、 ＩＣＫＸ＝ＩＣＫＹ＝１ ＣＭＰＸ＝１ ＣＭＰＹ＝Ｏ ＦＵＮＣ＝（ＯＯＯｌ） ＣＡＲＹ＝１ ＡＣＥＮ、＝Ｏ ＡＯＵＴ＝（傘１）なので、 ＡＣＥＮ□＝１ ＡＣＥＮ、＝Ｘ および、更に、 ＣＲＣＫ＝１ をそれぞれＡＬＵに出力する。これによって、ＡＬＵで
は。
して、例えば、大なる数値をＡＣＣに求めるための基本
処理は、 ＣＭＰ （ＡＣＣ）−（ＤＭ） ＣＬＤＡＸ （ＤＭ）、ＣＣ（Ｓ） で達成される。これを機械語で表現すると１次のまず、
ＣＭＰ命令で、ＡＣＬは、 Ｘ Ｉ Ｎ＝（０１）なので ５ＥＬＸ、＝１ ＳＥＬＸｉ＝０ （これらをまとめて、５ＥＬＸ＝（０１）と記述）Ｙ
Ｉ Ｎ＝（１１）なので ５ＥＬＹ＝（１１） および、更に、 ＩＣＫＸ＝ＩＣＫＹ＝１ ＣＭＰＸ＝１ ＣＭＰＹ＝Ｏ ＦＵＮＣ＝（ＯＯＯｌ） ＣＡＲＹ＝１ ＡＣＥＮ、＝Ｏ ＡＯＵＴ＝（傘１）なので、 ＡＣＥＮ□＝１ ＡＣＥＮ、＝Ｘ および、更に、 ＣＲＣＫ＝１ をそれぞれＡＬＵに出力する。これによって、ＡＬＵで
は。
ＡＣＣはその内容をＡバスに出力
ＭＵＸＸはＸバスを選択
ＭＵＸＹはＡバスを選択
ＩＮＲＸはＸパスの値（ＤＭから読出された値で、（Ｄ
Ｍ）と表わす）をラッチ ＩＮＲＹはＡバスの値（（Ａ ＣＣ）で表わす）をラッ
チ ＰＲＥＸ４；ｔ（ＤＭ）を１＋７）補数化（ＤＭ）ＦＡ
Ｄはσ＝（ＡＣＣ）＋（百Ｍ）＋ １すなわち、σ：
（Ａ ＣＣ）−（Ｄ Ｍ）を実行、 ＣＣＲは演算結果の状態（符号Ｓ等）を格納なる動作が
行すれる。ＡＣＥＮ、＝Ｏなので、八〇〇に上記σはラ
ッチされず、以前の値が保持される。
Ｍ）と表わす）をラッチ ＩＮＲＹはＡバスの値（（Ａ ＣＣ）で表わす）をラッ
チ ＰＲＥＸ４；ｔ（ＤＭ）を１＋７）補数化（ＤＭ）ＦＡ
Ｄはσ＝（ＡＣＣ）＋（百Ｍ）＋ １すなわち、σ：
（Ａ ＣＣ）−（Ｄ Ｍ）を実行、 ＣＣＲは演算結果の状態（符号Ｓ等）を格納なる動作が
行すれる。ＡＣＥＮ、＝Ｏなので、八〇〇に上記σはラ
ッチされず、以前の値が保持される。
コンディションコードの中で、符号Ｓは演算結果が負（
（Ａ ＣＣ）＜（Ｄ Ｍ））であれば“１″、正（（Ａ
ＣＣ）≧（ＤＭ））であれば“０″となっている。
（Ａ ＣＣ）＜（Ｄ Ｍ））であれば“１″、正（（Ａ
ＣＣ）≧（ＤＭ））であれば“０″となっている。
次に、ＣＬＤＡＸ命令で、ＦＬＧ＝（０１１）をＩＤＥ
ＣＣでデコードした結果り、＝１になり、また、ＮＦ＝
Ｂ、＝Ｏなので、ＣＴＬはＣＣＲから入力されるコンデ
ィションコードＳに応じて、Ｓ＝１ならばＴＲＵＥ＝１ Ｓ＝０ならばＴＲＵＥ＝０ をＡＣＬに出力する（第４図参照）。ＡＣＬはそれぞれ
、次の信号をＡＬＵに出力する。
ＣＣでデコードした結果り、＝１になり、また、ＮＦ＝
Ｂ、＝Ｏなので、ＣＴＬはＣＣＲから入力されるコンデ
ィションコードＳに応じて、Ｓ＝１ならばＴＲＵＥ＝１ Ｓ＝０ならばＴＲＵＥ＝０ をＡＣＬに出力する（第４図参照）。ＡＣＬはそれぞれ
、次の信号をＡＬＵに出力する。
これによってＡＬＵは次の動作を行う。
すなわち、ＣＬＤＡＸ命令では、指定したコンディショ
ンコードが。
ンコードが。
ＴＲＵＥ
（すなわち、Ｓ＝１．（ＡＣＣ）＜（ＤＭ））ならば。
（ＤＭ）をＡＣＣにロードし、
ＴＲＵＥ
（すなわち、Ｓ＝Ｏ，（ＡＣＣ）≧（ＤＭ））ならば。
ＡＣＣは前の値を保持する。
従って、ＣＭＰおよびそれに続＜ＣＬＤＡＸ命令で２数
の大小を比較し、大なる数値をＡＣＣに求めることがで
きる。
の大小を比較し、大なる数値をＡＣＣに求めることがで
きる。
２数のうち小なる数値を求める場合は、ＣＭＰ （ＡＣ
Ｃ）−（ＤＭ） “ＣＬＤＡＸ（ＤＭ）、ＣＣ
（Ｓ） 機械語では、 とコーディングすれば、ＣＬＤＡＸ命令で、ＮＦ＝Ｂ、
＝１なので、 ５＝Ｏ（（ＡＣＣ）≧（ＤＭ））のときＴＲＵＥとなり
、ＡＣＣに（ＤＭ）がロードされ。
Ｃ）−（ＤＭ） “ＣＬＤＡＸ（ＤＭ）、ＣＣ
（Ｓ） 機械語では、 とコーディングすれば、ＣＬＤＡＸ命令で、ＮＦ＝Ｂ、
＝１なので、 ５＝Ｏ（（ＡＣＣ）≧（ＤＭ））のときＴＲＵＥとなり
、ＡＣＣに（ＤＭ）がロードされ。
５＝１（（ＡＣＣ）＜（ＤＭ））のときＴＲＵＥとなり
、ＡＣＣは前の値を保持する。
、ＡＣＣは前の値を保持する。
従って、ＣＭＰとＣＬＤＡＸの２命令により、２数の中
から小なる数値をＡＣＣに求めることができる。
から小なる数値をＡＣＣに求めることができる。
この基本となる命令を用いて、２の補数表現のＮ個の数
値から最大値を求めるプログラムは、ＡＣＣ←−１ ＤＭＡＤＲ←Ｏ Ｄｏ Ａ Ｎ Ｒｅａｄ ＤＭ ＣＭＰ （ＡＣＣ）−（ＤＭ） ＣＬＤＡＸ（ＤＭ）、ＣＣ（Ｓ） Ａ ＤＭＡＤＲ４−ＤＭＡＤＲ＋１ のようになる。
値から最大値を求めるプログラムは、ＡＣＣ←−１ ＤＭＡＤＲ←Ｏ Ｄｏ Ａ Ｎ Ｒｅａｄ ＤＭ ＣＭＰ （ＡＣＣ）−（ＤＭ） ＣＬＤＡＸ（ＤＭ）、ＣＣ（Ｓ） Ａ ＤＭＡＤＲ４−ＤＭＡＤＲ＋１ のようになる。
最後に、ＡＬＵの動作タイミングを、第５図に示したタ
イムチャートを用いて補足説明する。
イムチャートを用いて補足説明する。
φ。〜φ、で１命令を終了するものとする。φ。
のタイミングでは、
μ○Ｐのデコード
ＣＴＬ、ＡＣＬの論理演算
ＡＣＣ，ＤＭの出力
ＭＵＸＸ、ＭＵＸＹの選択
が行われる。φ１のタイミングでは、ＩＮＲＸ、ＩＮ
ＲＹが、φ２ではＰＲＥＸ、ＰＲＥＹおよびＦＡＤが動
作する。φ３のタイミングでは、ＡＣＣ，ＣＣＲラッチ
が行われる。
ＲＹが、φ２ではＰＲＥＸ、ＰＲＥＹおよびＦＡＤが動
作する。φ３のタイミングでは、ＡＣＣ，ＣＣＲラッチ
が行われる。
上記実施例においては、オペランド部の特定のビットを
デコードする手段を用いた例を説明したが、他の実施例
としては、マイクロ命令のオペランド部の特定ビットが
、それぞれコンディションコードと１対１に対応するも
のであって、上記デコード手段を必要とせず、オペラン
ドの特定のビットを直接検出手段に入力するように構成
することも可能である。
デコードする手段を用いた例を説明したが、他の実施例
としては、マイクロ命令のオペランド部の特定ビットが
、それぞれコンディションコードと１対１に対応するも
のであって、上記デコード手段を必要とせず、オペラン
ドの特定のビットを直接検出手段に入力するように構成
することも可能である。
以上述べた如く１本発明によれば、マイクロ命令で演算
器やデータメモリの動作が制御されるディジタル信号処
理プロセッサにおいて、マイクロ命令のオペランド部の
特定のビットをデコードする手段と、該デコード手段の
出力で指定されたコンディションコードの値を検出する
手段と、該検出手段の出力と前記マイクロ命令のオペレ
ーションコードをデコードした値との論理演算を行い、
この演算結果に基づいてアリスメティックロジックユニ
ットの制御信号を発生する制御手段とを設けたことを特
徴とするディジタル信号処理プロセッサ、もしくは、マ
イクロ命令のオペランド部の特定のビットで指定された
コンディションコードの値を検出する手段と、該検出手
段の出力と前記マイクロ命令のオペレーションコードを
デコードした値との論理演算を行い、この演算結果に基
づいてアリスメティックロジックユニットの制御信号を
発生する制御手段とを設けたことを特徴とするディジタ
ル信号処理プロセッサにより、２命令で、２数を比較し
て大きい数値、または、小さい数値をアキュムレータに
ロードするという、最大・最小値抽出のための基本処理
を高速に実行可能な、ディジタル信号処理プロセッサを
実現することができ、処理時間を従来のディジタル信号
処理プロセッサに比較して１７２〜２／３に短縮できる
という顕著な効果を奏するものである。
器やデータメモリの動作が制御されるディジタル信号処
理プロセッサにおいて、マイクロ命令のオペランド部の
特定のビットをデコードする手段と、該デコード手段の
出力で指定されたコンディションコードの値を検出する
手段と、該検出手段の出力と前記マイクロ命令のオペレ
ーションコードをデコードした値との論理演算を行い、
この演算結果に基づいてアリスメティックロジックユニ
ットの制御信号を発生する制御手段とを設けたことを特
徴とするディジタル信号処理プロセッサ、もしくは、マ
イクロ命令のオペランド部の特定のビットで指定された
コンディションコードの値を検出する手段と、該検出手
段の出力と前記マイクロ命令のオペレーションコードを
デコードした値との論理演算を行い、この演算結果に基
づいてアリスメティックロジックユニットの制御信号を
発生する制御手段とを設けたことを特徴とするディジタ
ル信号処理プロセッサにより、２命令で、２数を比較し
て大きい数値、または、小さい数値をアキュムレータに
ロードするという、最大・最小値抽出のための基本処理
を高速に実行可能な、ディジタル信号処理プロセッサを
実現することができ、処理時間を従来のディジタル信号
処理プロセッサに比較して１７２〜２／３に短縮できる
という顕著な効果を奏するものである。
第１図は本発明の一実施例を示すディジタル信号処理プ
ロセッサの構成図、第２図はマイクロ命令のフォーマッ
トを示す図、第３図はコンディションコードレジスタの
４つの状態を示す図、第４図は検出回路の構成例を示す
詳細図、第５図は実施例の動作タイミングチャートであ
る。 ＩＤＥＣＣ：オペランドデコーダ、ＣＴＬ ：コンディ
ションコード検出回路、ＡＣＬ ： ＡＬＵ制御回路、
ＯＣＲ：コンディションコードレジスタ、ＡＬＵニアリ
スメチイックロジックユニット、ＡＣＣ：アキュムレー
タ。 第 ３ 図 Ｃ３Ｃ２Ｃ１Ｃ８ 第 ５ 図 第 ４ 図
ロセッサの構成図、第２図はマイクロ命令のフォーマッ
トを示す図、第３図はコンディションコードレジスタの
４つの状態を示す図、第４図は検出回路の構成例を示す
詳細図、第５図は実施例の動作タイミングチャートであ
る。 ＩＤＥＣＣ：オペランドデコーダ、ＣＴＬ ：コンディ
ションコード検出回路、ＡＣＬ ： ＡＬＵ制御回路、
ＯＣＲ：コンディションコードレジスタ、ＡＬＵニアリ
スメチイックロジックユニット、ＡＣＣ：アキュムレー
タ。 第 ３ 図 Ｃ３Ｃ２Ｃ１Ｃ８ 第 ５ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、マイクロ命令で演算器やデータメモリの動作が制御
されるディジタル信号処理プロセッサにおいて、マイク
ロ命令のオペランド部の特定のビットをデコードする手
段と、該デコード手段の出力で指定されたコンディショ
ンコードの値を検出する手段と、該検出手段の出力と前
記マイクロ命令のオペレーションコードをデコードした
値との論理演算を行い、この演算結果に基づいてアリス
メティックロジックユニットの制御信号を発生する制御
手段とを設けたことを特徴とするディジタル信号処理プ
ロセッサ。 ２、前記マイクロ命令のオペランド部の特定のビットは
、コンディションコードを指定するビットと、コンディ
ションコードの値あるいはその否定値のどちらを検出す
るかを指定するビットとから成り、前記デコード手段に
は上記前者のビットを入力し、前記検出手段は該デコー
ド手段の出力および上記後者のビットを入力することに
より、指定されたコンディションコードの値あるいはそ
の否定値を検出することを特徴とする特許請求の範囲第
１項記載のディジタル信号処理プロセッサ。 ３、マイクロ命令で演算器やデータメモリの動作が制御
されるディジタル信号処理プロセッサにおいて、マイク
ロ命令のオペランド部の特定のビットで指定されたコン
ディションコードの値を検出する手段と、該検出手段の
出力と前記マイクロ命令のオペレーションコードをデコ
ードした値との論理演算を行い、この演算結果に基づい
てアリスメティックロジックユニットの制御信号を発生
する制御手段とを設けたことを特徴とするディジタル信
号処理プロセッサ。 ４、前記マイクロ命令のオペランド部の特定のビットは
、コンディションコードを指定するビットと、コンディ
ションコードの値あるいはその否定値のどちらを検出す
るかを指定するビットとから成り、前記検出手段は指定
されたコンディションコードの値あるいはその否定値を
検出することを特徴とする特許請求の範囲第３項記載の
ディジタル信号処理プロセッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007504A JP2844591B2 (ja) | 1987-01-16 | 1987-01-16 | ディジタル信号処理装置 |
| US07/140,792 US4967349A (en) | 1987-01-16 | 1988-01-05 | Digital signal processor suitable for extacting minimum and maximum values at high speed |
| KR1019880000087A KR950001414B1 (ko) | 1987-01-16 | 1988-01-08 | 디지탈 신호 처리 프로세서 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007504A JP2844591B2 (ja) | 1987-01-16 | 1987-01-16 | ディジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63175932A true JPS63175932A (ja) | 1988-07-20 |
| JP2844591B2 JP2844591B2 (ja) | 1999-01-06 |
Family
ID=11667612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62007504A Expired - Fee Related JP2844591B2 (ja) | 1987-01-16 | 1987-01-16 | ディジタル信号処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4967349A (ja) |
| JP (1) | JP2844591B2 (ja) |
| KR (1) | KR950001414B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5457645A (en) * | 1989-11-24 | 1995-10-10 | Matsushita Electric Industrial Co., Ltd. | Pattern recognition system including a circuit for detecting maximum or minimum data elements which determines the standard pattern closest to the input pattern |
| FR2718864B1 (fr) * | 1994-04-19 | 1996-05-15 | Sgs Thomson Microelectronics | Dispositif de traitement numérique avec instructions de recherche du minimum et du maximum. |
| US5867726A (en) * | 1995-05-02 | 1999-02-02 | Hitachi, Ltd. | Microcomputer |
| US6029244A (en) * | 1997-10-10 | 2000-02-22 | Advanced Micro Devices, Inc. | Microprocessor including an efficient implementation of extreme value instructions |
| US6341296B1 (en) * | 1998-04-28 | 2002-01-22 | Pmc-Sierra, Inc. | Method and apparatus for efficient selection of a boundary value |
| GB2342730B (en) * | 1998-06-19 | 2003-02-19 | Lsi Logic Corp | Digital processing |
| KR100428866B1 (ko) * | 2001-06-28 | 2004-04-28 | 한영알코비스 주식회사 | 냉동기기의 증발기 제조공정 |
| GB0410151D0 (en) * | 2004-05-07 | 2004-06-09 | Zeus Technology Ltd | Load balancing & traffic management |
| GB2431745B (en) * | 2005-10-28 | 2010-12-08 | Tandberg Television Asa | Apparatus and method to find a maximum or minimum of a set of numbers |
| KR20120090109A (ko) * | 2010-12-30 | 2012-08-17 | 한국전자통신연구원 | 복수의 디지털 입력신호에서 최대값 또는 최소값을 획득하는 장치 및 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146945A (ja) * | 1982-02-26 | 1983-09-01 | Toshiba Corp | プログラム分岐制御装置 |
| JPS58205253A (ja) * | 1982-05-26 | 1983-11-30 | Nippon Telegr & Teleph Corp <Ntt> | 演算装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4068299A (en) * | 1973-12-13 | 1978-01-10 | Honeywell Information Systems, Inc. | Data processing system incorporating a logical compare instruction |
| US4041461A (en) * | 1975-07-25 | 1977-08-09 | International Business Machines Corporation | Signal analyzer system |
| JPS58144272A (ja) * | 1982-02-19 | 1983-08-27 | Sony Corp | デイジタル信号処理装置 |
| NL8304442A (nl) * | 1983-12-27 | 1985-07-16 | Koninkl Philips Electronics Nv | Geintegreerde en programmeerbare processor voor woordsgewijze digitale signaalbewerking. |
| JPS61122747A (ja) * | 1984-11-14 | 1986-06-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | デ−タ処理装置 |
-
1987
- 1987-01-16 JP JP62007504A patent/JP2844591B2/ja not_active Expired - Fee Related
-
1988
- 1988-01-05 US US07/140,792 patent/US4967349A/en not_active Expired - Lifetime
- 1988-01-08 KR KR1019880000087A patent/KR950001414B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146945A (ja) * | 1982-02-26 | 1983-09-01 | Toshiba Corp | プログラム分岐制御装置 |
| JPS58205253A (ja) * | 1982-05-26 | 1983-11-30 | Nippon Telegr & Teleph Corp <Ntt> | 演算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950001414B1 (ko) | 1995-02-24 |
| KR880009302A (ko) | 1988-09-14 |
| US4967349A (en) | 1990-10-30 |
| JP2844591B2 (ja) | 1999-01-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |