KR950001414B1

KR950001414B1 - 디지탈 신호 처리 프로세서

Info

Publication number: KR950001414B1
Application number: KR1019880000087A
Authority: KR
Inventors: 가즈유기 고다마; 히로다다 우에다; 겐지 가네고; 요시무네 하기와라; 히도시 마즈시마
Original assignee: 가부시기가이샤 히다찌세이사꾸쇼; 미다 가쓰시게
Priority date: 1987-01-16
Filing date: 1988-01-08
Publication date: 1995-02-24
Also published as: JPS63175932A; JP2844591B2; US4967349A; KR880009302A

Abstract

내용 없음.

Description

디지털 신호 처리 프로세서

제1도는 본 발명의 1실시예를 도시하는 디지탈 신호 처리 프로세서의 구성도.

제2도는 마이크로 명령의 형식을 도시하는 도면.

제3도는 컨디션 코드 레지스터의 4개의 상태를 도시하는 도면.

제4도는 검출 회로의 구성예를 도시하는 상세도.

제5도는 실시예의 동작 타이밍도.

본 발명은 영상 정보처리, 음성 정보 처리등에 사용되는 디지털 신호 처리, 프로세서에 관한 것으로, 특히 최대치 또는 최소치를 추출하는데 가장 적합한 디지털 신호 처리 프로세서에 관한 것이다.

종래의 디지털 신호 처리 프로세서에서, 데이터 메모리(DM)에 저장된 몇 개의 수치에서 예를 들면 최대치를 구하는데는 마이크로 명령 CMP(컴페어), LDA(로드 어큐뮬레이터), JMP(점프)를 조합해서,

와 같이 행하고 있었다. 여기에서 (1)은 어큐뮬레이터(ACC)에 부의 최대치인 n을 로드하는 것을 의미한다. (2)에서 B는 마이크로 명령이 저장되어 있는 메모리의 번지를 나타내고, ACC의 값과 DM의 i번지의 수치를 비교하는 것을 의미한다. 비교하기 위한 연산은 (ACC의 값)-(DMi번지의 값)이다. (3)은 만약 컨디션 코드 레지스터(CCR)의 부호 플래그가 0, 즉 CMP 연산의 결과 (ACC의-값)-(DMi번지의 값)≥0이면, A번지로 점프하는 것을 의미한다. (ACC의 값)-(DMi번지의 값)＜0이면 다음의 (4)를 행한다. (4)는 DMi번지의 값을 ACC에 로드하는 것을 의미한다. (5)는 DM의 번지를 1번지 전진시키는 것을, (6)은 B번지로 점프하는 것을 의미한다.

이와 같이 해서 DM에 저장된 몇 개의 수치의 최대치를 구하고 있었다. 또 최소치를 구한는 경우에는,

로 된다. 여기에서 (7)은 ACC에 정의 최대치를 로드하는 것을 의미한다. (8)은 CCR의 부호 플래그가 1, 즉 (ACC)-(DM_ADR=i)＜0이면 A번지로 점프하는 것을 의미한다.

또한, 이 종류의 장치로서 관련한 것에는 Texas Instruments사의 디지털 시그널 프로세서 TMS32010(TMS 32010 User's Guide 1984, TEXAS INSTRU MENTS)가 있다.

음성 정보 처리, 영상 정보 처리, 예를 들면 샘플링해서 입력한 파형 데이타의 스펙트럼 해석(FFT)을 정밀도 좋게 행하는 이들의 데이타의 최대치의 또는 최소치를 추출해서 정규화하는 것이 중요하다. 그러나 종래 기술을 사용해서 최대치를 추출하는데는 상기 CMP, JMP, LDA를 사용해서 3~4명령 사이클이 필요하고, 예를 들면 1k 포인트 FET를 위해서는 3k~4k 다이나믹 스텝의 처리시간이 필요하다.

본 발명은 상기 사정에 의해서 이루어진 것으로, 그목적으로 하는 것은 데이타 메모리에 저장된 다수의 데이타중에서 최대치 또는 최소치를 추출하기 위한 기본 처리를 고속으로 실행 가능한 디지털 신호 처리 프로세서를 제공하는 것에 있다.

상기 목적은 마이크로 명령으로 연산기나 데이타 메모리의 동작이 제어되는 디지털 신호 처리 프로세서에 있어서, 마이크로 명령의 오퍼랜드부의 특정한 비트를 디코드하는 수단과, 이 디코드 수단의 출력과 AND가 취해진 컨디션 코드의 값을 검출하는 수단과, 컨디션 코드의 값이 참값이면 "1"로 되는 이 검출 수단의 출력과 상기 마이크로 명령의 오퍼레이션 코드를 디코드한 값과의 논리 연산을 행하여 이 연산 결과에 따라서 산술 논리 유니트의 제어 신호를 발생하는 제어 수단을 마련한 것을 특징으로 하는 디지털 신호 처리 프로세서, 또는 마이크로 명령의 오퍼랜드부의 특정한 비트로 지정된 컨디션 코드의 값을 검출하는 수단과 이 검출 수단의 출력과 상기 마이크로 명령의 오퍼레이션 코드를 디코드한 값과의 논리 연산을 행하고, 이 연산 결과에 따라서 산술 논리 유니트의 제어 신호를 발생하는 제어 수단을 마련한 것을 특징으로 하는 디지털 신호 처리 프로세서에 위해서 달성된다.

본 발명에 관한 제1의 디지털 신호 처리 프로세서는 특정의 명령에 대해서는 마이크로 명령의 오퍼랜드부에 기술된 컨디션 코드의 값을 디코드 수단 및 검출 수단에 의해 검출하는 것이다.

상기 제어 수단은 CLDA(비교 로드) 명령인 것이 상기 디코드 수단에서 일어나게 되었을 때는 상기 컨디션 코드의 값에 따라서 산술 논리 유니트의 동작 모드를 LDA(로드 어큐뮬레이터), 또는 NOP(노 오퍼레이션)에 제어하는 것이다.

이것에 의해 예를 들면 최대치를 구하기 위한 기본 처리는,

즉, ACC와 DM의 값을 비교하고, ACC의 내용은 바꾸지 않는다.

로 되어서 2명령 사이클로 실행할 수 있다.

또 본 발명에 관한 제2의 디지털 신호 처리 프로세서는 제1의 신호 처리 프로세서와 비교해서 오퍼랜드를 디코더하는 수단을 생략한 것으로, 마이크로 명령의 오퍼랜드부의 특정 비트와 AND의 어느것에 컨디션 코드의 값을 검출하는 것이고, 이후의 동작에 관해서는 제1의 디지털 신호 처리 프로세서의 그것과 마찬가지이다.

이하, 본 발명의 실시예를 도면에 따라서 설명한다.

제1도는 본 발명의 1실시예를 도시하는 디지털 신호 처리 프로세서의 구성도이다. 상기 도면에 있어서, IM은 마이크로 명령이 저장되는 명령 메모리이고, ADR은 어드레스 입력단자, DO는 데이타 출력단자를 도시하고 있다. AGEN은 명령을 상기 명령 메모리 IM에서 리드하기 위한 어드레스를 생성하는 어드레스 발생기, PC는 상기 어드레스 발생기 AGEN의 출력을 래치하는 프로그램 카운터이고, 이 프로그램 카운터 PC에는 연산 명령으로 상기 어드레스 발생기 AGEN의 출력은 명령마다 +1되고, 점프 명령으로는 오퍼랜드의 값이 세트된다.

IR은 마이크로 명령을 래치하는 명령 레지스터이고, IDEC는 오퍼레이션 코드나 연산기에 입력하는 데이타의 소스 오퍼랜드, 연산 결과를 격납하는 데스티네이션 오퍼랜드등을 해석하는 디코더군이다. DM은 데이터 메모리로, 그 데이터 입력단자, DI는 D(D버스 예를 들면 16비트)를 거쳐서 ACC 출력에 접속되고, 그 데이타 출력단자 DOX는 (X버스 예를 들면 16비트)를 거쳐서, 또 DOY는 Y(Y버스 예를 들면 16비트)를 거쳐서 각각 ALU등의 입력단자에 접속되어 있다. MULT는 곱셈기로, 그 출력 M은 DO단자에서 ALU에 입력된다. 또한 상기 ALU는 산술 논리 연산을 행하는 산술 논리 유니트를 표시하고, 연산 결과는 통상 어큐뮬레이터 ACC에 격납되어 연산 후의 수치의 상태(부호 S, 제로 Z, 오버플로 O 및 캐리 C)는 컨디션 코드 레지스터(CCR)에 격납된다.

본 발명의 주요한 구성 요소인 IDECC, CTL 및 ACL을 설명하기 전에, 제1도에서 ALU를 구성하는 파선내의 회로를 설명해둔다.

우선, 데이타 입력부, 전처리부에 관하여 MUXX~INRX~PREX~FAD 입력 a단자까지를 X측, MUXX~INRX~PREX~FAD 입력 b단자까지를 Y측으로 정한다. MUXX 및 MUXY는 입력데이타의 멀티플랙서로, S단자에 입력되는 선택 신호 SELX 및 SELY에 의해서 ALU로의 입력 데이터를 선택한다.

즉, S단자 입력과 DO단자 출력의 관계는,

이다.

INRX 및 INRY는 입력 데이타를 래치하는 레지스터로, CK단자에 입력된 클럭 신호 ICKX, ICKY가 "1"일 때 각각 MUX의 출력을 래치한다. PREX 및 PREY는 C단자 입력 신호 CMPX, CMPY가 "1"일 때 입력 DI의 1의 보수를 DO에 "0"일 때 DI를 그대로 DO에 출력하는 전처리 회로이다.

또, FAD는 산술, 논리 연산기로 동작 모드를 제어하는 입력 신호 FUNC에 따라서,

를 행한다. 여기서, CI는 캐리 입력을 표시한다.

ACC는 연산 결과를 래치하는 어큐뮬레이터로, E단자에 입력되는 제어 신호 ACEN에 의해,

되는 동작을 행한다. 여기서, *는 D'ont Care Condition인 것을 표시한다.

CCL은 연산 결과의 상태, 즉, 부호 S, 제로 Z, 오버플로 O 및 캐리 C를 구하는 회로이다. CCR은 컨디션 코드 레지스터로, CK 입력 신호 CRCK가 "1"일 때 앞서 기술한 4개의 상태가 래치된다. 이것을 제3도에 도시한다.

다음에 본 발명의 주요한 요소인 IDECC, CTL 및 ACL을 제1도~제4도에 의해 설명한다. 우선, 제1도에서 IDECC는 디코더이고, DI는 마이크로 명령의 일부를 입력하는 단자, DO는 디코더 결과를 출력하는 단자이다. 제2도에 마이크로 명령 μOP의 서식을 도시한다. 상기 IDECC에는 μOP 오퍼랜드의 FLG부(B₁₂, B₁₁, B₁₀의 3비트)가 입력된다.

CLDA 명령(비교 로드 명령, 상세한 것은 다음에 기술한다)에서는, 상기 FLG부에는 도면에 도시하는 바와 같이 컨디션 코드를 지정하는 번호가 기입되어 있다. 예를 들면 (B₁₂, B₁₁, B₁₀)이 (011)이면 부호 S를 지정한다. 이 FEG부를 디코드한 결과가 다음에 기술하는 CTL에 입력된다.

다음에 제1도에서 CTL은 검출 수단이며, μOP의 FLG부에서 지정된 컨디션 코드의 값을 추출하는 기능을 갖는다. SEL 단자에는 IDECC의 출력과 μOP의 NF부(B₂비트)가, CRF 단자에는 CCR의 출력이 인가된다. CTL의 상세한 구성을 제4도에 도시한다. 제4도에서, 신호 S, Z, O 및 C는 제3도 CCR에 격납되어 있기 전의 명령에 의한 ALU 연산 결과의 상태, D₀~D₆은 컨디션 코드를 지정하는 신호(제2도의 FLG의C와 D₀, O와 D₁, …가 대응), B₂는 μOP의 B, 비트, LT, LE 및 LS는 제2도에 도시하는 바와 같이 CCR의 값과는 별도의 의미를 갖는 컨디션 코드이다. 동작으로서 예를 들면 μOP에서 NF=0, FLG=011이 지정되어 CCR의 S=1이면 TURE=1로 된다.

다음에, 제1도 ACL은 제어회로로, IDECO의 출력과 CTL 의 출력 TURE의 논리 연산을 행하여 ALU의 제어 신호를 C(C버스)에 출력한다. 논리 연산의 내용을 제1도 OPE에 도시한 8종의 명령에 한정해서 설명한다. 또한 B₁₀~B₃₅는 제2도 μOP의 비트이다. LOADX, CLDAX의 X는 X측의 입력 데이타를 ACC에 로드하는 것, LOADY, CLDAY는 Y측의 데이타를 로드하는 것을 나타내고 있다. 또, SUB 및 CMP는 Y측-X측으로 한다.

이들의 논리식에서 좌변은 ALU 제어 신호, 우변은 제어 신호가 "1"(참값)으로 되는 조건을 표시하고, ㆍ은 논리 AND, +는 논리 OR를 나타낸다. 예를 들면 SELX₀은 ALU의 X측으로 입력하는 데이타를 선택하는 신호의 1비트이고, CLDAX 명령으로 또한 CYL의 출력 신호인 TURE가 1일 때, LODAX명령일 때, ADD명령일 때, SUB명령일 때, 또는 CMP명령일 때 마이크로 명령 오퍼랜드의 비트 B₃₄가 1이면 SELX₀=1로 된다.

이와 같이 ACL에는 OPE를 디코드한 값등과 컨디션 코드의 TURE 신호의 논리 연산을 행하여, ACC의 래치 클럭 ACEN₀등의 ALU 제어 신호를 출력한다.

구성은 이상과 같다. 이하, 최대, 최소치를 구하는 명령에 입각해서 ALU의 움직임을 설명한다. 본 실시예에 있어서는 2의 보수로 표현된 2수를 비교해서 예를 들면 큰 수치를 ACC에 구하기 위한 기본 처리는,

로 달성된다. 이것을 기계어로 표현하면 다음과 같이 된다(제2도 참조).

우선, CMP 명령으로, ACL은

XIN=(01)이므로,

SELX₀=1

SELX₁=0

(이들을 정리해서, SELX=(01)로 기술)

YIN=(11)이므로,

SELY=(11)

및 또

ICKX=ICKY=1

CMPX=1

CMPY=0

FUNC=(0001)

CARY=1

ACEN₀=0

AOUY=(*1)이므로,

ACEN₁=1

ACEN₂=X

및 또,

CRCK=1

를 각각 ALU에 출력한다. 이것에 의해서 ALU에서는,

ACC는 그 내용을 A버스에 출력

MUXX는 X버스를 선택

MUXX는 A버스를 선택

INRX는 X버스의 값(DM에서 리드된 값으로 (DM)으로 나타냄)을 래치

INRY는 A바스의 값((ACC)로 나타냄)을 래치

PREX는 (DM)을 1의 보수화(

)

FAD는 σ=(ACC)+(

)+1

즉, σ=(ACC)-(DM)을 실행

CCR은 연산 결과의 상태(부호 S등)를 격납하는 동작이 행하여진다. ACEN₀=0이므로, ACC에 상기 σ는 래치되지 않고 이전의 값이 유지된다.

컨디션 코드중에서 부호 S는 연산 결과가 부((ACC)＜(DM))이면 "1", 정((ACC)

(DM))이면 "0"으로 되어 있다.

다음에 CLDX 명령으로, FLG=(011)을 IDECC에서 디코드한 결과 D₃=1로 되고, 또 NF=B₂=0이므로, CTL은 CCR에서 입력된 컨디션 코드 S에 따라서,

S=1이면 TURE=1

S=0이면 TURE=0

을 ALC에 출력한다(제4도 참조). ALC은 각각 다음의 신호를 ALU에 출력한다.

이것에 의해서 ALU는 다음의 동작을 행한다.

즉, CLDAX 명령에서는 지정한 컨디션 코드가,

TURE

(즉, S=1, (ACC)＜(DM))이면, (DM)을 ACC에 로드하여,

(즉, S=0 (ACC)

(DM))이면, ACC는 앞의 값을 유지한다.

따라서, CMP 및 그것에 계속되는 CLDAX 명령으로 2수의 대소를 비교하여 큰 수치를 ACC 구할 수가 있다.

2수중 작은 수치를 구할 경우는,

기계어에서는,

로 코딩하면, CLDAX 명령으로 NF=B₂=1이므로,

S=0((ACC)

(DM))일 때 TURE로 되어 ACC에 (DM)이 로드되고,

S=1((ACC)＜(DM))일 때 TURE로 되어 ACC는 앞의 값을 유지한다.

따라서 CMP와 CLDAX의 2명령에 의해 2수중에서 작은 수치를 AC에 구할 수가 있다.

이 기본으로 되는 명령을 사용해서 2의 보수 표현의 N개의 수치에서 최대치를 구하는 프로그램은,

와 같이 된다.

최후에 ALU의 동작 타이밍은 제4도에 도시한 타임 챠트를 사용해서 보충 설명한다.

₀~

₃으로 1명령을 종료하는 것으로 한다.

₀의 타이밍은,

μOP의 디코더

CTL, ACL의 논리 연산

ACC, DM의 출력

MUXX, MUXY의 선택

이 행하여진다.

₁의 차이밍에서는 INRX, INRY가,

₂에서는 PREX, PREY 및 FAD가 동작한다.

₃의 타이밍에서는 ACC, CCR래치가 행하여진다.

상기 실시예에 있어서는 오퍼랜드부의 특정한 비트를 디코드하는 수단을 사용한 예를 설명했지만, 다른 실시예로서는 마이크로 명령의 오퍼랜드부의 특정 비트가 각각 컨디션 코드와 1대1에 대응하는 것으로서, 상기 디코드 수단을 필요로 하지 않고, 오퍼랜드의 특정한 비트를 직접 검출 수단에 입력하도록 구성하는 것도 가능하다.

이상 기술한 바와 같이, 본 발명에 의하면 마이크로 명령으로 연산기나 데이타 메모리의 동작이 제어되는 디지털 신호 처리 프로세서에 있어서, 마이크로 명령의 오퍼랜드부의 특정한 비트를 디코드하는 수단과, 이 디코드 수단의 출력으로 지정된 컨디션 코드의 값을 검출하는 수단과, 이 검출 수단의 출력과 상기 마이크로 명령의 오퍼레이션 코드를 디코드한 값과의 논리 연산을 행하여 이 연산 결과에 따라서 산술 논리 유니트의 제어 신호를 발생하는 제어 수단을 마련한 것을 특징으로 하는 디지털 신호 처리 프로세서, 또는 마이크로 명령의 오퍼랜드부의 특정한 비트로 지정된 컨디션 코드의 값을 검출하는 수단과, 이 검출 수단의 출력과 상기 마이크로 명령의 오퍼레이션 코드를 디코드한 값과의 논리 연산을 행하여 이 연산 결과에 따라서 산술 논리 유니트의 제어 신호를 발생하는 제어 수단을 마련한 것을 특징으로 하는 디지털 신호 처리 프로세서에 의해, 2명령으로 2수를 비교해서 큰 수치, 또는 작은 수치를 어큐뮬레이터에 로드하는 최대, 최소치 추출을 위한 기본 처리를 고속으로 실행 가능한 디지털 신호 처리 프로세서를 실현할 수가 있어, 처리 시간을 종래의 디지털 신호 처리 프로세서에 비해서 1/2~2/3로 단축할 수 있는 현저한 효과를 이루는 것이다.

Claims

여러개의 데이타 항목에서 최대값 또는 최소값을 추출하는 디지털 신호 처리 프로세서에 있어서, 최대값 또는 최소값이 추출되는 여러개의 데이타를 저장하는 데이타 메모리, 연산 결과를 저장하는 어큐뮬레이터와 연산후의 수치값의 상태를 저장하는 컨디션 코드 레지스터를 포함하고, 소정의 산술 논리 연산을 추출하는 산술 논리 유니트, 마이크로 명령을 저장하는 명령 메모리, 상기 마이크로 명령의 오퍼랜드의 소정의 비트의 디코드된 값으로 지정된 상기 컨디션 코드 레지스터에서 컨디션 코드의 값을 검출하는 검출수단과, 상기 검출수단의 출력과 상기 마이크로 명령의 오퍼레이션 코드의 디코드된 값사이에서 논리 연산을 실행하여 상기 산술 유니트의 제어신호를 발생하는 것에 의해 상기 마이크로 명령의 오퍼레이션 코드의 디코드된 값이 로드 어큐뮬레이터 비교를 나타낼 때, 상기 산술 논리 유니트의 오퍼레이션 모드를 상기 컨디션 코드의 지정된 값에 따라서 로드 어큐뮬레이션 모드 또는 노 오퍼레이션 모드로 변환하는 제어 수단을 포함하고, 상기 데이터 메모리 및 상기 산술 논리 유니트는 상기 마이크로 명령에 의해 제어되는 디지털 신호 처리 프로세서.
특허청구의 범위 제1항에 있어서, 상기 마이크로 명령의 오퍼랜드의 소정의 비트는 상기 컨디션 코드를 지정하는 비트군과 상기 컨디션 코드의 참값 또는 거짓값의 어느쪽이 검출되어야 할 것인가를 지정하는 단일 비트로 구성되고, 디코드 수단에는 상기 비트군이 공급되고, 상기 검출 수단에는 상기 디코드 수단의 출력과 상기 단일 비트가 공급되는 것에 의해 상기 컨디션 코드의 상기 지정된 참값 또는 거짓값을 검출하는 디지털 신호 처리 프로세서.
특허청구의 범위 제1항에 있어서, 상기 마이크로 명령의 오퍼랜드의 소정의 비트는 상기 컨디션 코드를 지정하는 비트군과 상기 컨디션 코드의 참값 또는 거짓값의 어느쪽이 검출되어야 할 것인가을 지정하는 단일 비트로 구성되고, 상기 검출 수단은 상기 컨디션 코드의 상기 지정된 참값 또는 거짓값을 검출하는 디지털 신호 처리 프로세서.
특허청구의 범위 제1항에 있어서, 상기 마이크로 명령은 랜덤 액세스 메모리에 저장되는 디지털 신호 처리 프로세서.
특허청구의 범위 제1항에 있어서, 상기 마이크로 명령은 리드 온리 메모리에 저장되는 디지털 신호 처리 프로세서.
특허청구의 제1항에 있어서, 상기 검출 수단은 플립플롭으로 구성되는 디지털 신호 처리 프로세서.
특허청구의 범위 제1항에 있어서, 상기 검출 수단은 랜덤 액세스 메모리를 포함하는 디지털 신호 처리 프로세서.
산술 논리 유니트 및 데이타 메모리의 동작은 오퍼레이션 코드를 기술하는 비트와 컨디션 코드를 지정하는 비트를 각각 갖는 로드 어큐뮬레이터 비교 명령을 포함하는 마이크로 명령에 의해 제어되는 디지털 신호 처리 방법에 있어서, (a) 상기 마이크로 명령을 폐치하고, 상기 컨디션 코드를 지정하는 비트에 의해 지정된 컨디션 코드의 값을 검출하는 스텝, (b) 상기 검출된 값과 상기 오퍼레이션 코드를 기술하는 비트에 대응하는 디코드된 값 사이에서 논리 연산을 실행하는 스텝, (c) 상기 논리 연산의 결과에 따라 산술 논리 유니트의 제어 신호를 발생하는 것에 의해 상기 산술 논리 유니트가 로드 어큐뮬레이터 또는 노 오퍼레이션 명령중의 어느것인가 하나를 실행하는 스텝을 포함하는 디지털 신호 처리 방법.
산술 논리 유니트 및 데이타 메모리의 동작은 오퍼레이션 코드를 기술하는 비트와 컨디션 코드를 지정하는 비트를 각각 갖는 로드 어큐뮬레이터 비교 명령을 포함하는 마이크로 명령에 의해 제어되는 디지털 신호 처리 방법에 있어서, (a) 상기 마이크로 명령을 폐치하고, 상기 컨디션 코드를 지정하는 비트에 의해 지정된 컨디션 코드의 값을 검출하는 스텝, (b) 상기 검출된 값과 상기 오퍼레이션 코드를 기술하는 비트에 대응하는 디코드된 값사이에서 논리 연산을 실행하는 스텝, (c) 상기 연산의 결과에 따라 산술 논리 유니트의 제어 신호를 발생하는 것에 의해 상기 산술 논리 유니트가 로드 어큐뮬레이터 명령 또는 노 오퍼레이션 명령중의 어느것인가 하나를 실행하는 스텝을 포함하고, 상기 컨디션 코드를 지정하는 비트는 컨디션 코드 레지스터의 소자명을 지정하는 비트군과 상기 컨디션 코드 레지스터의 참값 또는 거짓값의 어느쪽이 검출되어야 할 것인가를 지정하는 단일 비트로 구성되고, 상기 컨디션 코드 레지스터는 비트군으로 지정되고, 상기 레지스터의 참값 또는 거짓값은 상기 단일 비트로 검출되는 디지털 신호 처리 방법.
산술 논리 유니트 및 데이타 메모리의 동작은 오퍼레이션 코드를 기술하는 비트와 컨디션 코드를 지정하는 비트를 각각 갖는 로드 어큐뮬레이터 비교 명령을 포함하는 마이크로 명령에 의해 제어되는 디지털 신호 처리 방법에 있어서, (a) 상기 마이크로 명령을 폐치하고, 상기 컨디션 코드를 지정하는 비트에 의해 지정된 컨디션 코드의 값을 검출하는 스텝, (b) 상기 검출된 값과 상기 오퍼레이션 코드를 기술하는 비트에 대응하는 디코드된 값 사이에서 논리 연산을 실행하는 스텝, (c) 상기 논리 연산의 결과에 따라 산술 논리 유니트의 제어 신호를 발생하는 것에 의해 상기 산술 논리 유니트가 로드 어큐뮬레이터 명령 또는 노 오퍼레이션 명령중의 어느것인가 하나를 실행하는 스텝을 포함하고, 상기 컨디션 코드를 지정하는 비트는 컨디션 코드 레지스터의 소자명을 지정하는 비트군과 상기 컨디션 코드 레지스터의 참값 또는 거짓값의 어느쪽이 검출되어야 할 것인가를 지정하는 단일 비트로 구성되고, 상기 비트군은 상기 컨디션 코드 레지스터를 지정하도록 디코드되고, 상기 레지스터의 참 또는 거짓값은 상기 단일 비트로 검출되는 디지털 신호 처리 방법.
산술 논리 유니트 및 데이타 메모리의 동작은 오퍼레이션 코드를 기술하는 비트와 컨디션 코드를 지정하는 비트를 각각 갖는 로드 어큐뮬레이터 비교 명령을 포함하는 마이크로 명령에 의해 제어되는 디지털 신호 처리 방법에 있어서, (a) 상기 마이크로 명령을 폐치하고, 상기 컨디션 코드를 지정하는 비트에 의해 지정된 컨디션 코드의 값을 검출하는 스텝, (b) 상기 검출된 값과 상기 오퍼레이션 코드를 기술하는 비트에 대응하는 디코드된 값 사이에서 논리 연산을 실행하는 스텝, (c) 상기 연산의 결과에 따라 산술 논리 유니트의 제어 신호를 발생하는 것에 의해 상기 산술 논리 유니트가 로드 어큐뮬레이터 명령 또는 노 오퍼레이션 명령중의 어느것인가 하나를 실행하는 스텝을 포함하고, 상기 컨디션 코드의 검출된 값과 상기 오퍼레이션 코드의 디코드 된 값사이에서의 논리 연산의 결과가 참일 때 상기 논리 유니트에 의해 로드 어큐뮬레이터 명령이 실행되고, 상기 결과가 거짓일 때 상기 산술 논리 유니트에 의해 노 오퍼레이션 명령이 실행되는 디지털 처리 신호 방법.
산술 논리 유니트 및 데이타 메모리의 동작은 오퍼레이션 코드를 기술하는 비트와 컨디션 코드를 지정하는 비트를 각각 갖는 로드 어큐뮬레이터 비교 명령을 포함하는 마이크로 명령에 의해 제어되는 디지털 신호 처리 방법에 있어서, (a) 상기 마이크로 명령을 폐치하고, 상기 컨디션 코드를 지정하는 비트에 의해 지정된 컨디션 코드의 값을 검출하는 스텝, (b) 상기 검출된 값과 상기 오퍼레이션 코드를 기술하는 비트에 대응하는 디코드된 값 사이에서 논리 연산을 실행하는 스텝, (c) 상기 논리 연산의 결과에 따라 산술 논리 유니트의 제어 신호를 발생하는 것에 의해 상기 산술 논리 유니트가 로드 어큐뮬레이터 명령 또는 노 오퍼레이션 명령중의 어느것인가 하나를 실행하는 스텝을 포함하고, 상기 컨디션 코드의 검출된 값과 상기 오퍼레이션 코드의 디코드된 값사이에서의 논리 연산의 결과가 거짓일 때 상기 산술 논리 유니트에 의해 로드 어큐뮬레이터 명령이 실행되고, 상기 결과가 참일 때 상기 산술 논리 유니트에 의해 노 오퍼레이션 명령이 실행되는 디지털 신호 처리 방법.
마이크로 명령에 의해 제어되는 산술 논리 유니트와 데이타 메모리를 포함하는 디지털 신호 처리 프로세서에 있어서, 로드 어큐뮬레이터 비교 명령을 형성하는 상기 마이크로 명령의 오퍼랜드의 특정 비트를 디코드하는 디코드 수단, 상기 디코드 수단의 출력에 의해 자정된 컨디션 코드의 값을 검출하는 검출수단과, 상기 검출수단의 출력과 상기 마이크로 명령의 오퍼레이션 코드의 디코드된 값사이에서 논리 연산을 실행하고, 상기 논리 연산의 결과에 따라 상기 산술 논리 유니트의 제어 신호를 발생하는 제어 수단을 포함하고, 상기 마이크로 명령의 오퍼랜드의 특정비트는 상기 컨디션 코드를 지정하는 비트군과 상기 컨디션 코드의 참값 또는 거짓값의 어느쪽이 검출되어야 할 것인가를 지정하는 단일 비트로 구성되고, 상기 디코드 수단에는 비트군이 공급되고, 상기 검출 수단에는 상기 컨디션 코드의 상기 지정된 참값 또는 거짓값을 검출하도록 상기 디코된 수단의 출력 및 단일 비트가 공급되는 디지털 신호 처리 프로세서.
마이크로 명령에 의해 제어되는 산술 논리 유니트와 데이타 메모리를 포함하는 디지털 신호 처리 프로세서에 있어서, 로드 어큐뮬레이터 비교 명령을 형성하는 마이크로 명령의 오퍼랜드의 특정 비트를 디코드하는 디코드 수단, 상기 디코드 수단의 출력에 의해 지정된 컨디션 코드의 값을 검출하는 검출 수단과 상기 검출 수단의 출력과 상기 마이크로 명령의 오퍼레이션 코드의 디코드된 값 사이에서 논리 연산을 실행하고, 상기 논리 연산의 결과에 따라 상기 산술 논리 유니트의 제어 신호를 발생하는 제어 수단을 포함하고, 상기 마이크로 명령의 오퍼랜드의 특정 비트는 상기 컨디션 코드를 지정하는 비트군과 상기 컨디션 코드의 참값 또는 거짓값의 어느쪽이 검출되어야 할 것인가를 지정하는 단일 비트로 구성되고, 상기 검출 수단은 상기 컨디션 코드의 상기 지정된 참값 또는 거짓값을 검출하는 디지털 신호 처리 프로세서.