JP2002072879A

JP2002072879A - ハッシュ関数処理装置

Info

Publication number: JP2002072879A
Application number: JP2000257945A
Authority: JP
Inventors: Nobusato Kadowaki; 信諭門脇; Satoshi Hyodo; 聡兵頭; Hiroshige Nakatani; 浩茂中谷; Yasukazu Miyazaki; 靖一宮崎
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 2000-08-28
Filing date: 2000-08-28
Publication date: 2002-03-12

Abstract

(57)【要約】【課題】オーバーラップ処理を採用して高速処理を実
現する。【解決手段】入力データ部１１、ＡＤＤ部１２及び設
定数部１３の処理はフィードバックデータＸ′を用いな
いから先行して求められる。期間４′のローテーション
処理部２０と演算器４とによる処理の期間に、予め入力
データ部１１から１サイクル先行した３２ビット分のデ
ータを読み出してレジスタＲ１に保管し、かつ設定数部
１３から１サイクル先行した３２ビット分の入力データ
を取り出してレジスタＲ２に保管する。レジスタＲ１，
Ｒ２の各データをフィードバックデータＸ′のレジスタ
Ｒ３からの出力と同期して演算器２に出力するようにす
る。レジスタＲの段数を５段から４段に減らすことがで
き、１サイクルの処理時間をその分短縮できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報通信のデータ
暗号化等のセキュリティーを確保する技術に関し特にメ
ッセージを逆変換困難な値であるハッシュ値に変換する
技術に関する。

【０００２】

【従来の技術】従来、ハッシュ関数を用いた処理はソフ
トウエアによって処理されている。現状のハッシュ関数
としては、最新方式である“ＭＤ５”が採用されてお
り、この方式自体は、「R.Rivest,“The MD5 Message D
igest Algorithm”,IETF RFC1321（1992)」に開示され
ている。すなわち、メッセージ等の入力情報を所定長さ
例えば５１２ビット毎に区分し、各区分情報をハッシュ
関数に導いて換字、転置処理等を繰り返すことによって
順次中間出力を得ると共に、この中間出力をフィードバ
ックさせて次の区分情報に対し換字、転置処理を実行
し、所定回数の換字、転置処理の後に得られた１２８ビ
ットのデータを、求めるハッシュ値とするものである。

【０００３】

【発明が解決しようとする課題】各演算処理部の結果を
一旦保持するレジスタを設けてハッシュ関数処理を行う
態様では、より高速処理を実現するための検討が望まれ
る。また、ハッシュ関数処理装置におけるフィードバッ
クデータ処理部分を文字通りに実現すると、データ選択
用にセレクタを含む回路を構成する必要があり、このセ
レクタによる選択処理がデータの高速伝達の妨げとな
る。さらに、ハッシュ関数処理は、一連の演算に演算器
を有しているが、これは回路装置の肥大化を招来してい
る。

【０００４】本発明は、上記に鑑みてなされたもので、
レジスタを設けてハッシュ関数処理を行う態様において
オーバーラップ処理を採用して高速処理を実現するハッ
シュ関数処理装置を提供することを目的とするものであ
る。

【０００５】また、回路の共有化を実現することで構成
の簡素化を可能にするハッシュ関数処理装置を提供する
ことを目的とするものである。

【０００６】

【課題を解決するための手段】請求項１記載のハッシュ
関数処理装置は、複数段の演算器によって処理される処
理データの流れ方向にレジスタを介設させて複数段に分
割した回路部を構成すると共に、少なくとも、ローテー
ション処理部による入力データに対するビット入れ替え
処理及びローテーション処理部からの出力データと１サ
イクル前のフィードバックデータとを用いて演算器で演
算処理を施す期間に、次サイクルの入力データ及び設定
数部からの出力データに対する演算処理をオーバーラッ
プさせて行うようにしたことを特徴とするものである。

【０００７】この構成によれば、ローテーション処理部
による入力データに対するビット入れ替え処理及びロー
テーション処理部からの出力データと１サイクル前のフ
ィードバックデータとを用いて演算器で演算処理を施す
期間に、次サイクルの入力データ及び設定数部からの出
力データに対する演算処理がオーバーラップして行われ
るので、次のローテーション処理部フィードバックデー
タを作成する演算器にける処理に同期したサイクルで演
算処理が行われる。このように処理を重複して行わせる
ことで処理段数が減り、処理時間が低減され、高速性が
得られる。

【０００８】前記フィードバックデータを取り込む回路
がシフトレジスタで構成されていることが好ましい。ま
た、前記複数の演算器が異なる段において共有化されて
いるようにすることが好ましい。

【０００９】

【発明の実施の形態】図１はハッシュ関数処理装置の基
本ユニットを示す回路図である。なお、回路各部の動作
の詳細に関しては、図２を用いて説明する。

【００１０】先ず、図１において、ハッシュ関数処理装
置の各部間は３２ビットのパラレルラインで接続されて
いる。演算器１〜４は２入力値を加算して出力する同一
構造を有する加算器で構成されている。入力データ部１
１はテキストデータやイメージデータ等の暗号化対象デ
ータの取り込み部分であって、５１２ビット毎にデータ
取り込みがなされると共に３２ビットを単位として、後
述する処理のルールに従って読み出し可能にされてい
る。ＡＤＤ１２は加算回路で構成され、数値０〜６３ま
でを出力する６４進のアドレス指定用のカウンタであ
る。設定数部１３はアドレス０〜６３にそれぞれ３２ビ
ットからなる所定のデータ（定数）が格納され、ＡＤＤ
１２から出力されるアドレスデータを受けて該当するア
ドレスから格納されている定数を出力するものである。

【００１１】セレクタ１４は初期値の設定、及びその後
の演算器４からのフィードバックデータＸ′の振り分け
を行うためのものである（例えば後述する図９（Ｂ）に
示す）。Ｘ部１５、Ｙ部１６、Ｚ部１７、Ｋ部１８は各
３２ビットのデータを一時的に格納するためのバッファ
で、初期値の設定後においては、フィードバックデータ
Ｘ′がＸ部１５に取り込まれ、次周期（後述するサイク
ル）に移行する毎にＹ部１６、Ｚ部１７、Ｋ部１８に順
次転送（シフト）されるようになっており、Ｘ部１５、
Ｙ部１６、Ｚ部１７及びＫ部１８の４個で１２８ビット
分の中間ハッシュ値を一時的に格納するものである。

【００１２】演算部１９はＸ部１５、Ｙ部１６、Ｚ部１
７から入力される３２ビットのデータに対して処理のル
ールに従った論理和、論理積等の演算を実行するもので
ある。ローテンション部２０は３２ビットデータのビッ
ト入れ替えを行うためのものである。

【００１３】図２に示すように本ハッシュ関数処理装置
は、各部に対するデータ入出力タイミングの指示、入出
力のためのアドレス管理と指示、及び繰り返し処理の回
数（フィードバック回数）等を管理する機能を有する。
フィードバック回数は、本実施形態では６４回（以下、
各回を「サイクル」という）に設定されている。

【００１４】入力データ部１１は５１２ビット毎の入力
データを３２ビット単位でアドレス０〜Ｆの１６ブロッ
クに区分して読み出し可能に記憶するものである。入力
データの長さは５１２ビットに限定されず、それ以上で
あってもよく、その場合には、順次５１２ビット毎に入
力データ部１１に取り込まれる。制御部３０は入力デー
タ部１１の各アドレスからのデータ読み出しをサイクル
毎に変更するようにアドレス指定を行う。すなわち、１
〜１６サイクルでは、アドレス０から開始し、１アドレ
ス毎にアドレスＦまで指定し、１７〜３２サイクルで
は、アドレス１，６，Ｂ，…のように５個置きに１６回
分指定し、３３〜４８サイクルではアドレス５，８，
Ｂ，…のように３個置きに１６回分指定し、４９〜６４
サイクルではアドレス０，７，Ｅ，…のように７個置き
に１６回分指定するようにアドレス指定を行う。

【００１５】演算部１９はＸ部１５、Ｙ部１６、Ｚ部１
７からのデータに対して、サイクルに応じて異なる論理
演算を実行する。制御部３０はサイクルに応じた論理演
算を行わせるように演算部１９を制御する。すなわち、
Ｘ部１５、Ｙ部１６、Ｚ部１７からのデータをＸ、Ｙ、
Ｚとするとき、１〜１６サイクルでは、「（Ｘ andＹ）
or（notＸ and Ｚ）」を、１７〜３２サイクルでは
「（Ｘ and Ｚ）or（notＺ and Ｙ）」を、３３〜４８
サイクルでは「Ｘ xor ＹＸ xor Ｚ」を、４９〜６４サ
イクルでは「Ｙ xor（notＺ or Ｘ）」を行う。なお、
この論理処理は各データのビット毎に行われる。また、
「xor」は排他的論理和を計算する演算子である。

【００１６】ローテーション処理部２０は演算器３から
の入力データに対し制御部３０からの指示によってサイ
クルに対応させたビット入れ替え処理を実行するもので
ある。例えば１〜１６サイクルにおいては、１，５，
９，１３サイクル目に対し、０〜２４ビットまでのデー
タ列と２５〜３１ビットまでのデータ列とを相互に入れ
替える。すなわち２５〜３１ビットまでのデータ列が新
たに０〜７ビット目までのデータとなり、０〜２４ビッ
トまでのデータ列が新たに８〜３１ビット目までのデー
タとなる。

【００１７】初期値Ａ部２１〜初期値Ｄ部２４はそれぞ
れ所定の３２ビットデータが設定されているものであ
る。１サイクル目にはＸ部１５、Ｙ部１６、Ｚ部１７及
びＫ部１８にはデータが存在していないので、このまま
では好適なハッシュ値が得られないことから、制御部３
０によってこれらＸ部１５、Ｙ部１６、Ｚ部１７及びＫ
部１８に初期値データをセットさせる。演算器２５〜２
８は最終サイクルで得られたデータにそれぞれ初期値Ａ
部２１〜初期値Ｄ部２４からの値データＡ、Ｂ、Ｃ、Ｄ
を加算させて最終のハッシュ値として出力させるもので
ある。この出力ハッシュ値は図略のメモリに、あるいは
ネットワークを介して所望のメモリ部に導かれて記憶さ
れ、必要時に読み出されて照合用等として用いられる。

【００１８】ここで、本ハッシュ関数処理装置の基本的
な動作を説明する。制御部３０は入力データ部１１への
５１２ビット分のデータの取り込みを確認すると、１サ
イクル目の処理としてＡＤＤ部１２に値０を発生させて
設定数部１２のアドレス０から３２ビットのデータを出
力させると共に、入力データ部１１からアドレス０の３
２ビットのデータを出力させる。それぞれの出力データ
は演算器２で加算され、次いでこの加算データとＫ部１
８の値データＫとが演算器１で加算されると共に、Ｘ部
１５、Ｙ部１６、Ｚ部１７部の各値データＸ、Ｙ、Ｚに
演算部１９での演算された結果のデータが演算器３で加
算される。なお、図２に示す演算器１，３の入力データ
のラインが、図１に示すものと異なっているが、処理結
果自体は同一となるようになっている。

【００１９】演算器３の出力はローテーション処理部２
０で、サイクル目に対応した所定のビット入れ替え処理
を施された後、演算器４に入力される。演算器４はロー
テーション処理部２０からの出力データとＸ部１５の値
データＸとの加算を行って、中間ハッシュ値Ｘ′として
前記加算値がＸ部１５にフィードバックされ、ここか
ら、２番目のサイクル処理がスタートする。なお、２番
目のサイクル以降においては初期値Ａ部２１〜初期値Ｄ
部２４からの各初期値をＸ部１５〜Ｋ部１８にセットす
る必要はないので、制御部３０はこのための必要な措置
を施す。

【００２０】制御部３０はかかるサイクル処理を６４回
繰り返し行うと、６４回目は初期値Ａ部２１〜初期値Ｄ
部２４の値データを６４サイクル目の中間ハッシュ値
Ｘ′に対応させて加算処理し、最終の１２８ビット（＝
３２ビット×４）のハッシュ値を得る。

【００２１】次に、図３は、図１の基本ユニットをレジ
スタで時分割した回路図を示している。図３において、
レジスタＲはそれぞれ１ビットのデータバッファ用で、
入力データ３２ビット分を格納するべくパラレル方向に
３２ビット分の容量を有している。時分割は各部の処理
速度及び経時方向へのデータの流れを考慮して期間１〜
期間５の５区分に時分割され、それらには所定の時間幅
が設定されている。各期間には処理結果をバッファ的に
格納するための上述したレジスタＲが介設されている。
なお、この図以降においては制御部３０は特に図示して
いない。

【００２２】期間１はＡＤＤ１２及びセレクタ１４によ
る処理の期間を、期間２は入力データ部１１、設定部１
３からのデータ読み出し処理、Ｘ部１５〜Ｋ部１８から
のデータ読み出し処理、及び演算部１９での演算期間
を、期間３は演算器１，２による演算期間を、期間４は
演算器３による演算期間を、期間５はローテーション２
０によるビット入れ替え及び演算器４による演算期間を
それぞれ設定している。このように各処理の間にレジス
タＲを５段構成で介設することで、それぞれの期間にお
いて当該時間内に処理されたデータを一時的に格納する
ことでデータ処理のタイミング調整が容易となるように
している。

【００２３】図４は、図３の回路構成をベースにしてオ
ーバーラップ処理を実現する回路構成図である。演算器
１，３の関係は図２の回路と同一構成となっている。

【００２４】図４に示すように、入力データ部１１、Ａ
ＤＤ部１２及び設定数部１３の処理は、フィードバック
データＸ′を用いないから、先行して求めることが可能
である。そこで、オーバーラップ期間４′すなわちロー
テーション処理部２０と演算器４とによる処理の期間を
利用して、予め入力データ部１１から１サイクル先行し
たアドレスの３２ビット分のデータを読み出してレジス
タＲ１に保管し、かつＡＤＤ部１２からの次のアドレス
の指定により設定数部１３から３２ビット分の入力デー
タを取り出してレジスタＲ２に保管するようにしてお
く。そしてレジスタＲ１，Ｒ２に保管された各データを
フィードバックデータＸ′のレジスタＲ３からの出力と
同期（期間１の開始時点）して演算器２に出力するよう
にする。このようにすれば、期間１がセレクタ１４と演
算器２の処理期間に、期間２がＸ部１５〜Ｋ部１８及び
演算部１９と演算器１の処理期間に、期間３が演算器３
の処理期間に、期間４が上述の入力データ部１１、ＡＤ
Ｄ部１１、設定部１３及びローテーション処理部２０と
演算器４の処理期間というように、期間設定ができる。
この結果、レジスタＲの段数を図３の５段から４段に減
らすことができるので、１サイクルの処理時間をその分
短縮することができる。

【００２５】図５は、図３の回路構成において、レジス
タの段数を１段低減した時分割の例を示す回路構成図で
ある。図５は図３に示す期間２と期間３との間のレジス
タＲを除いて期間２としたものである。すなわち、本回
路において特に処理時間が問題となるのは演算器であ
る。そこで各段毎に演算器１回の演算が実行されるよう
に各段を設定し、レジスタＲを設けて演算速度を向上さ
せている。図５に示す期間では、演算器１，２の前処理
として、Ｘ部１５〜Ｋ部１８及び演算部１９の処理が含
まれているが、これらによる処理は演算器１，２に比し
て高速であるため、実質的には演算器１，２の処理速度
に依存することとなり、レジスタＲに対する入出力周期
をこの期間２に要する時間を考慮して設計すれば、期間
２を１段としてまとめて設計することが可能となる。こ
の場合も、レジスタの段数を、図３の５段から４段に減
らすことができ、その分１サイクルの処理時間を低減で
きる。

【００２６】図６は、オーバーラップを更に進めてレジ
スタを３段にした回路構成図である。なお、演算器１，
３の関係は図２の回路と同一構成となっている。

【００２７】図６は、期間２における演算器３に入力さ
れる演算器１からのデータが期間１で準備できるように
したものである。すなわち期間２で現サイクルにおける
演算器３による演算を実行させるためには、期間１で現
サイクルで演算器１の演算を行わせる必要がある。通常
では演算器１の演算内容はフィードバックデータＸ′の
うち、Ｋ部１８の値に依存する（図５等参照）が、図６
の回路では、演算器１は期間１の時点で既に現サイクル
の演算をする必要があるが、この期間１では新たな値デ
ータＫが得られていないため、期間１の直前の期間３′
で１サイクル分先行した入力データ、すなわちＺ部１７
の値データＺを用いて実質的に１サイクル分先行したデ
ータを取得するようにしている。すなわち本回路では中
間ハッシュ値を得る段階ではＫ部１８は不要となる。

【００２８】そこで、フィードバックデータＸ′が得ら
れる前の時点３′においてレジスタを介在させることな
く、期間１において値データＺを演算器１に取り込むよ
うにすれば、結果的に期間３′の時点で１サイクル先行
したデータが、期間１においてタイミング的に合ったサ
イクルで演算器１に入力されたこととなる。さらに、こ
の期間１の１サイクル前の期間１′（図中、期間２′の
左方。図には表されていない）にＡＤＤ部１２から次の
サイクルとなるアドレスを設定し、期間２′において設
定数部１３から次のサイクルの設定数を出力すると共に
入力データ部１１から次のサイクルの入力データを出力
するようにすることで、期間３′において演算器２で演
算し、レジスタＲ１１，Ｒ１２に取り込んでおくこと
で、新たなサイクル、すなわち次のサイクルとなる期間
１において演算器１に同期したサイクルの演算器２の出
力データを提供することが可能となる。この回路構成で
は、レジスタの段数を、図３の５段から３段に減らすこ
とができ、その分１サイクルの処理時間をさらに低減で
きる。

【００２９】図７は、１サイクルを２分割した時分割例
を示す回路構成図で、図８は、図７を用いてオーバーラ
ップした回路を構成した回路図である。

【００３０】この回路構成図は、期間１では、入力デー
タ部１１、設定数部１３、Ｋ部１８及び演算器１を含む
と共に、Ｘ部１５〜Ｚ部１７、演算部１９及び演算器２
による処理が実行される。一方、期間２では、演算器
４、ＡＤＤ部１２を含むと共にローテーション処理部２
０及び演算器３による処理が実行される。この構成によ
れば、期間１は演算器１の演算時間と演算器２の演算時
間とを加えた時間を元にして設定すればよい。なお、本
回路構成においては、Ｘ部１５〜Ｋ部１８がそれぞれ独
立して設けられており、Ｘ部１５が次サイクルでのＹ部
１６へ、Ｙ部１６が次サイクルでのＺ部１７へ、Ｚ部１
７が次サイクルでのＫ部１８へ接続されて、それぞれ１
サイクル分だけデータが進められるように設計されてい
る。この回路構成では、レジスタの段数を３段に、時分
割数を２に減らすことができ、その分１サイクルの処理
時間をさらに低減できる。

【００３１】図８を用いて動作を説明する。今、期間
１′と期間２′とで演算器１，２，３によって現サイク
ルでの演算処理が実行されるとして説明する。期間１′
の直前の期間（図８の期間１′の左方、図に表れていな
い）において、ＡＤＤ部１２から出力された現サイクル
より１サイクル分だけ先行したアドレスを受けて、期間
１′において設定数部１３から１サイクル分だけ先行し
た設定数が出力され、一旦レジスタＲ２１に取り込まれ
ると共に入力データ部から１サイクル分だけ先行した入
力データが出力されてレジスタＲ２２に取り込まれる。
さらに、期間２′において入力データ部１１及び設定数
部１３からの１サイクル先行した出力データがレジスタ
Ｒ２１、Ｒ２２から出力されて演算器４で処理され、レ
ジスタＲ２３に格納される。一方、この期間１′、期間
２′では、前述したように現サイクルでの処理も実行さ
れており、現サイクルにおけるフィードバックデータ
Ｘ′が期間２′においてＸ部１５に格納されると共に、
その他のデータが対応するレジスタＲに取り込まれる。
これらのデータは次サイクル用として用いられるもので
ある。

【００３２】続いて、期間１、すなわち次サイクルに移
行すると、前記各データがＸ部１５〜Ｋ部１８に取り込
まれ、このＫ部１８の値データＫ及び演算器４の出力デ
ータがレジスタＲ２３から出力されて演算器１に入力さ
れ、演算が実行される。一方、この期間１ではＸ部１５
〜Ｚ部１７の各データを用いて演算部１９での演算が実
行され、この演算部１８での演算結果と演算器１の演算
結果とが演算器２に入力されて演算される。そして、期
間２において、次サイクルでのローテーション処理部２
０及び演算器３による各処理が実行される。

【００３３】図９は、中間ハッシュ値のフィードバック
先に関する部分の回路図で、（Ａ）は改良した回路、
（Ｂ）は先の図に示すセレクタ１４を用いた回路であ
る。既に説明した各回路構成は、（Ａ）（Ｂ）いずれの
タイプも適用可能である。

【００３４】（Ｂ）に示すように、中間ハッシュ値であ
るフィードバックデータＸ′をセレクタ１４１によりＡ
部４１〜Ｄ部４４に振り分け、さらにＡ部４１〜Ｄ部４
４からの各データをセレクタ１４２によりＸ部１５〜Ｋ
部１８に振り分けるようにしている。この方式によれ
ば、回路が冗長になり、高速性にも向かない。そこで、
フィードバックデータＸ′と値データＸ〜Ｚとの関連性
から、（Ａ）の回路に示すようにＡ部４１〜Ｄ部４４を
シフトレジスタで構成し、フィードバックデータＸ′を
Ａ部４１に入力し、サイクル毎にＢ部４２からＤ部４４
へデータを３２ビット毎に順次シフトさせると共に、Ａ
部４１〜Ｄ部４４からの各データをＸ部１５〜Ｋ部１８
へそれぞれレジスタＲを経て転送させるようにした。こ
の構成によれば、セレクタ１４１，１４２を用いないた
め、高速性に優れる。

【００３５】図１０は、演算器の共有化を実現した回路
構成図である。

【００３６】この回路では５区分に時分割されており、
期間１では１サイクル先行したデータを演算する演算器
１、現サイクルでの演算を行う演算部１９による処理
が、期間２では期間１で得られた演算器１と演算部１９
の両出力データを加算する演算器１による処理が、期間
３ではローテーション処理部２０及び演算器２により中
間ハッシュ値を得る演算が、期間４では中間ハッシュ値
を演算器２を経てフィードバックデータとする処理が、
また期間４及び期間５では出力データ部１１、設定数部
１３及び両データを加算する演算器１による処理がそれ
ぞれ実行される。

【００３７】中間ハッシュ値を得ると共に、フィードバ
ックさせる処理は以上の回路構成で足りる。このよう
に、従来４個の演算器１〜４が用いられていたものを演
算器１，２のように２個の演算器で実現している。

【００３８】一方、ハッシュ関数処理は、６４回目のサ
イクルの最終ハッシュ値を出力するための回路を付設す
る必要があり、図１０にはこの回路構成が付加されてい
る。すなわち、最終ハッシュ値は、図２にも示したよう
に所定の設定値を加算した値とする必要がある。そこ
で、期間１〜期間５の各期間に着目し、個々の期間にお
いて使用していない方の演算器を当該期間で用いる（例
えばある期間において演算器１が使用されていれば、演
算器２を用いる）ようにして最終ハッシュ値が得られる
ようにすれば、最終的には演算器は２個で済むこととな
る。

【００３９】図１０において、期間２は演算器１のみが
用いられているので、この期間２で演算器２を用いて
（演算器２−１で示す）、１サイクル前の値である値デ
ータＺ（現サイクル換算で値データＫに対応）に設定値
Ａを加算することで新初期値Ａを得、これを出力すると
共にＡ部に記憶する。

【００４０】また、期間３は演算器２のみが用いられて
いるので、この期間３で演算器１を用いて（演算器１−
１という）、値データＸに設定値Ｃを加算することで新
初期値Ｃを得、これを出力すると共にＣ部に記憶する。
さらに、期間４は演算器２のみが用いられているので、
この期間４で演算器１を用いて（演算器１−２で示
す）、値データＹに設定値Ｄを加算することで新初期値
Ｄを得、これを出力すると共にＤ部に記憶する。なお、
期間４における演算器２は、設定値Ｂを加算した新設定
値Ｂを得、これを出力できるようになっている。

【００４１】期間２における演算器２−１、期間４にお
ける演算器２と演算器１−２、期間３における１−１か
らの新初期値Ａ〜Ｄが最終のハッシュ値とされると共
に、これらの値Ｂ〜Ｄは次の５１２ビットのＸ〜Ｚの初
期値データとされる。

【００４２】この回路構成によれば、各期間において最
大で２個の演算器を用いるようにしたので、演算器は２
個あれば十分となる。なお、演算器の切換え制御及びこ
れに伴う図略の入出ラインの接続関係は、図２に示す制
御部３０によって期間１〜５の管理及びサイクルの管理
を行いながら適宜切換えられるようにされている。この
ように演算器２個だけでハッシュ関数処理装置を構成し
たので、回路構成がその分簡素化される。

【００４３】なお、演算器の個数は２個を使い分ける態
様に限らず、３個すなわち従来に対して１個だけ減らす
ようにした構成を採用してもよい。

【００４４】

【発明の効果】請求項１の発明によれば、処理を重複し
て行わせることで処理段数を減らし、処理時間を低減す
なわち高速性を有するハッシュ関数処理装置を提供でき
る。

【００４５】請求項２の発明によれば、回路が単純化で
きると共に処理の高速化が図れる。

【００４６】請求項３の発明によれば、演算器を共有化
することで、その個数を低減でき、回路の簡素化が図れ
る。

【図面の簡単な説明】

【図１】ハッシュ関数処理装置の基本ユニットを示す回
路図である。

【図２】ハッシュ関数処理の詳細な回路図である。

【図３】図１の基本ユニットをレジスタで時分割した回
路図である。

【図４】図３の回路構成をベースにしてオーバーラップ
処理を実現する回路構成図である。

【図５】図３の回路構成において、レジスタの段数を１
段低減した時分割の例を示す回路構成図である。

【図６】オーバーラップを更に進めてレジスタを３段に
した回路構成図である。

【図７】１サイクルを２分割した時分割例を示す回路構
成図である。

【図８】図７を用いてオーバーラップした回路を構成し
た回路図である。

【図９】中間ハッシュ値のフィードバック先に関する部
分の回路図で、（Ａ）は改良した回路、（Ｂ）は先の図
に示すセレクタを用いた回路である。

【図１０】演算器の共有化を実現した回路構成図であ
る。

【符号の説明】

１〜４、１−１，１−２，２−１演算器１１入力データ部１２ＡＤＤ部１３設定数部１４セレクタ１５Ｘ部１６Ｙ部１７Ｚ部１８Ｋ部１９演算部２０ローテーション処理部Ｒレジスタ３０制御部

───────────────────────────────────────────────────── フロントページの続き (72)発明者中谷浩茂大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者宮崎靖一大阪府門真市大字門真1048番地松下電工株式会社内Ｆターム(参考） 5B056 BB00 FF02 5J104 AA18 NA12 NA23

Claims

【特許請求の範囲】

【請求項１】複数段の演算器によって処理される処理
データの流れ方向にレジスタを介設させて複数段に分割
した回路部を構成すると共に、少なくとも、ローテーシ
ョン処理部による入力データに対するビット入れ替え処
理及びローテーション処理部からの出力データと１サイ
クル前のフィードバックデータとを用いて演算器で演算
処理を施す期間に、次サイクルの入力データ及び設定数
部からの出力データに対する演算処理をオーバーラップ
させて行うようにしたことを特徴とするハッシュ関数処
理装置。
【請求項２】前記フィードバックデータを取り込む回
路をシフトレジスタで構成したことを特徴とする請求項
１記載のハッシュ関数処理装置。
【請求項３】前記複数の演算器が異なる段において共
有化されてなることを特徴とする請求項１記載のハッシ
ュ関数処理装置。