JPH02207351A

JPH02207351A - データ路の巾が予め定められたコンピュータシステムのデータ記憶レートを増加する方法及び装置

Info

Publication number: JPH02207351A
Application number: JP1234514A
Authority: JP
Inventors: Jr David A Webb; ディヴィッド　エイ　ウエッブ　ジュニア; Dwight P Manley; ドワイト　ピー　マンリー; Ricky C Hetherington; リッキー　シー　ヒーザリングトン; Tryggve Fossum; トリューグヴ　フォッサム; Ronald M Salett; ロナルド　エム　サレット
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1989-02-03
Filing date: 1989-09-08
Publication date: 1990-08-17
Also published as: EP0817061A3; EP0381323A3; EP0817061A2; DE69032276T2; US5019965A; CA1325291C; AU5393590A; ATE165679T1; EP0381323B1; DE69032276D1; AU628526B2; EP0381323A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、現在出願中の以下の米国特許出願に開示され
たコンピュータシステムの幾つかの特徴に関するもので
ある。エバンス氏等の「デジタルコンピュータのシステ
ム制御ユニットとサービス処理ユニットとの間のインタ
ーフェイス（ＡＮＩＮＴＥＲＦＡＣＥ　ＢＥＴＷＥＥＮ
　Ａ　ＳＹＳＴＥＭ　Ｃ０ＮＴＲ０Ｌ　ＵＮＩＴ　ＡＮ
ＤＡ　５ＥＲＶＩＣＥ　ＰＲＯ（：ＥＳＳＩＮＧ　ＵＮ
ＩＴ　ＯＦ　Ａ　ＤＩＧＩＴＡＬＣＯＭＰＵＴＥＲ）Ｊ
　　；アーノルド氏等の［マルチプロセッサシステムの
システム制御ユニットを中央処理ユニットとインターフ
ェイスする方法及び装置（ＭＥＴ）ＩＯＤ　ＡＮＤ　Ａ
ＰＰＡＲＡＴＵＳ　ＦＯＲＩＮＴＥＲＦＡＣＩＮＧ　Ａ
ＳＹＳＴＥＭ　Ｃ０ＮＴＲ０Ｌ　ＵＮＩＴ　ＦＯＲＡ　
ＭＵＬＴｒＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ　ＷＩＴＨ
ＴＨＥ　ＣＥＮＴＲＡＬ　ＰＲＯＧＥＳＳＩＮＧ　［Ｊ
ＮＩＴＳ）　Ｊ　；ガグリアード氏等の［マルチプロセ
ッサシステムのシステム制御ユニットをシステム主メモ
リとインターフェイスする方法及び手段（阿ＥＴＦ（Ｏ
Ｄ　ＡＮＤＭＥＡＮＳ　ＦＯＲＩＮＴＥＲＦＡＣＩＮＧ
　Ａ　ＳＹＳＴＥＭ　ＣＯＮＴＲＯＬ　ＵＮＩＴＦＯＲ
Ａ　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ　ｗ
ＩＴＩ（ＴＨＥ　ＳＹＳＴＥＭＭＡＩＮ　ＭＥＭＯＲＹ
）Ｊ　　；　Ｄ、フィツト氏等の「可変長さの命令アー
キテクチャにおける多数の指定子のデコード（ＤＥＣＯ
ＲＤＩＮＧ　ＭＵＬＴＩＰＬＥ　５ＰＥＣＩＦＩＥＲＳ
　ＩＮ　ＡＶＡＲＩＡＢＬＥ　ＬＥＮＧＴＨｌＮ５ＴＲ
ＵＣＴＩＯＮ　ＡＲＣＨＩＴＥＣＴＵＲＥ）Ｊ　；Ｄ、
フィツト氏等の［仮想命令キャッシュリフエルアルゴリ
ズムｍＲＴＵＡＬ　ｌＮ５ＴＲＵＣＴＩＯＮ　ＣＡＣＨ
ＥＲＥＦＩＬＬ　ＡＬＧＯＲＩＴＨＭ）Ｊ　　；パーマ
ン氏等の「レジスタのパイプライン処理及び同じ命令内
で指定子を変更するレジスタ（ＰＩＰＥＬＩＮＥ　ＰＲ
Ｏ（１：ＥＳＳＴＮＧ　０ＦＲＥＧＩＳＴＥＲＡＮＤ　
ＲＥＧＩＳＴＥＲＭＯＤＩＦＹＩＮＧ　５ＰＥＣＩＦＩ
ＥＲ５ＷＩＴＨＩＮ　ＴＨＥ　ＳＡＭＥ　ｌＮ５ＴＲＵ
ＣＴＩＯＮ）」；マーレイ氏等の［デジタルコンピュー
タのためのデータ依存性分析式の多命令処理システム（
ＭＵＬＴＩＰＬＥ　ｌＮ５Ｔ−ＲＵＣＴＩＯＮ　ＰＲＥ
ＰＲＯＣＥＳＳＩＮＧ　ＳＹＳＴＥＭ　ＷＩＴ）Ｉ　Ｄ
ＡＴＡ　ＤＥＰＥ−ＮＤＥＮＣＹ　ＲＥＳＯＬＵＴＩＯ
Ｎ　ＦＯＲＤＩＧＩＴＡＬ　ＣＯＭＰＵＴＥＲ５）Ｊ　
　。

Ｄ、フィツト氏等の「パイプラインプロセッサにおける
インプライド指定子の予めの処理（ＰＲＥ−ＰＲＯＣＥ
ＳＳＩＮＧＩＭＰＬＩＥＤ　５ＰＥＣＩＦＩＥＲ３ＩＮ
　Ａ　ＰＩＰＥＬＩＮＥＤＰＲＯＣＥＳＳＯＲ）Ｊ　　
；　Ｄ、フィツト氏等の［分岐予想方法（ＭＥＴＨＯＤ
　ＯＦ　ＢＲＡＮＣＨＰＲＥＤＩＣＴＩＯＮ）Ｊ　　；
フォラサム氏等の「デジタルコンピュータのパイプライ
ン浮動小数点加算器（ＰＩＰＥＬｒＮＥＤ　ＦＬＯＡＴ
ＩＮＧ　ＰＯＩＮＴＡＤＤＥＲＦＯＲＤＩＧＩＴＡＬ　
ＣＯＭＰＵＴＥＲ）Ｊ　　；グランドマン氏等の「自己
タイミングとリレジスタフアイル（ＳＥＬＦ　ＴＩＭＥ
Ｄ　ＲＥ（ｄＳＴＥＲＦＩＬＥ）Ｊ　　；ベヴエン氏等
の［パイプラインコンピュータシステムにおいてエラー
を検出して修正する方法及び装置（ＭＥＴＨＯＤＡＮＤ
　ＡＰＰＡＲＡＴＵＳ　ＦＯＲＤＥＴＥＣＴＩＮＧ　Ａ
ＮＤ　Ｃ０ＲＲＥＣＴＩＮＧＥＲＲＯＲ５ＩＮ　Ａ　Ｐ
ＩＰＥＬＩＮＥＤ　ＣＯＭＰＵＴＥＲＳＹＳＴＥＭ）　
Ｊ　；フライン氏等の「マルチプロセッサシステムにお
いてシステム制御ユニットを用いて通信要求を仲裁する
方法及び手段（ＭＥＴＨＯＤ　ＡＮＤ　ＭＥＡＮＳ　Ｆ
ＯＲＡＲＢＩ−ＴＲＡＴＩＮＧ　ＣＯＭＭＵＮＩＣＡＴ
ＩＯＮ　ＲＥＱＵＥＳＴＳ　ＵＳＩＮＧ　ＡＳＹＳＴＥ
Ｍ　Ｃ０ＮＴＲ０Ｌ　ＵＮＩＴ　ＩＮ　Ａ　ＭＵＬＴＩ
−ＰＲＯＣＥＳＳＯＲ３ＹＳＴＥＭ）Ｊ　　；　Ｅ、フ
ィツト氏等の「マルチコード化実行ユニットにおける並
列動作によるマルチファンクションユニットの制御（Ｃ
ＯＮＴＲＯＬ　ＯＦ　ＭＵＬＴＩ−ＰＬＥ　ＦＵＮＣＴ
ＩＯＮ　ＵＮＩＴＳ　ＷＩＴＨＰＡＲＡＬＬＥＬ　０Ｐ
ＥＲＡＴＩＯＮＩＮ　Ａ　ＭＩＣＲＯＣＯＤＥＤ　ＥＸ
ＥＣＵＴＩＯＮ　ＵＮＩＴ）Ｊ　　；ウェブ二世氏等の
［仮想メモリシステムをベースとするデジタルコンピュ
ータの命令パイプライン内で予めフェッチした命令でメ
モリアクセス例外を処理する方法（ＰＲＯＣＥＳＳＩＮ
Ｇ　ＯＦ　ＭＥＭＯＲＹ　ＡＣＣＥＳＳ　ＥＸＣＥＰ−
ＴＩＯＮＳ　ＷＩＴＨＰＲＥ−ＦＥＴＣＨＥＤ　ｌＮ５
ＴＲＵＣＴＩＯＮＳ　ＷＩＴＨＩＮＴＨＥ　ｌＮ５ＴＲ
ＵＣＴＩＯＮ　ＰＩＰＥＬＩＮＥ　ＯＦ　Ａ　ＶＩＲＴ
ＵＡＬ　ＭＥＭＯＲＹＳＹＳＴＥＭ−ＢＡＳＥＤ　ＤＩ
ＧＩＴＡＬ　ＣＯＭＰＵＴＥＲ）Ｊ　　；ヘザリントン
氏等の「デジタルコンピュータシステムにおいて仮想−
物理メモリアドレスの変換を制御する方法及び装置（Ｍ
ＥＴＨＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴＵＳ　ＦＯＲＣ０
ＮＴ−ＲＯＬＬＩＮＧ　ＴＨＥ　Ｃ０ＮＶＥＲＳＩＯＮ
　ＯＦ　ＶＩＲＴＵＡＬ　Ｔ。

ＰＨＹＳＩＣＡＬ　ＭＥＭＯＲＹ　ＡＤＤＲＥＳＳＥＳ
　ＩＮ　Ａ　ＤＩＧＩＴＡＬＣＯＭＰＵＴＥＲＳＹＳＴ
ＥＭ）Ｊ　　；ヘザリントン氏等の［エラー修正機能を
有する書き込みバッファ（ＷＲＩＴＥＢＡＣＫ　ＢＵＦ
ＦＥＲＷＩＴＨＥＲＲＯＲＣ０ＲＲＥＣＴＩＮＧ　ＣＡ
ＰＡ−ＢＩＬＩＴＩＥＳ）Ｊ　　；フライン氏等の［マ
ルチプロセッサシステムにおいてシステム制御ユニット
を用いて通信要求を仲裁する方法及び手段（ＭＥＴＩ（
ＯＤ　ＡＮＤＭＥＡＮＳ　ＦＯＲＡＲＢＩＴＲＡＴＩＮ
Ｇ　ＣＯＭＭＵＮＩＣＡＴＩＯＮ　ＲＥＱＵＥＳＴＳＵ
ＳＩＮＧ　Ａ　ＳＹＳＴＥＭ　Ｃ０ＮＴＲ０Ｌ　ＵＮＩ
Ｔ　ＩＮ　Ａ　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＩＮＧ　Ｓ
ＹＳＴＥＭ）Ｊ　　；チナスウェイ氏等の「マルチプロ
セッサシステムのシステムユニット間でデータ転送する
ためのモジュールクロスバ−相互接続ネットワーク（Ｍ
ＯＤＵＬＡＲＣＲＯＳＳＢＡＲＩＮＴＥＲ−ＣＯＮＮＥ
ＣＴＩＯＮ　ＮＥＴＷＯＲＫ　ＦＯＲＤＡＴＡ　ＴＲＡ
ＮＳＡＣＴＩＯＮＳＢＥＴＷＥＥＮ　ＳＹＳＴＥＭ　Ｕ
ＮＩＴＳ　ＩＮ　Ａ　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲ
５ＹＳＹＴＥＭ）Ｊ　　；ポルジン氏等の「マルチプロ
セッサシステムのシステム制御ユニットを入力／出カニ
ニットとインターフェイスする方法及び装置（ＭＥＴＨ
ＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴＵＳ　ＦＯＲＩＮＴＥＲ
ＦＡＣＩＮＧ　ＡＳＹＳＹＴＥＭ　Ｃ０ＮＴＲ０Ｌ　Ｕ
ＮＩＴ　ＦＯＲＡ　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲ、
ＳＹＳＴＥＭ　ＷＩＴＨＩＮＰＵＴｌｏＵＴＰＵＴ　Ｕ
ＮＩＴＳ）Ｊ　　、ガグＩＪ　７一ド氏等の［マルチプ
ロセッサシステムのシステム制御ユニットをシステム主
メモリとインターフェイスする手段に用いるメモリ構成
（ＭＥＭＯＲＹＣＯＮＦＩＧＵＲＡＴＩＯＮ　ＦＯＲＵ
ＳＥ　ＷＩＴＨＭＥＡＮＳ　ＦＯＲＩＮＴＥＲ−ＦＡＣ
ＩＮＧ　Ａ　ＳＹＳＴＥＭ　Ｃ０ＮＴＲ０Ｌ　ＵＮＩＴ
　ＦＯＲＡＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥ
Ｍ　ＷＩＴＨＴＨＥ　ＳＹＳＴＥＭ　ＭＡＩＮＭＥＭＯ
ＲＹ）Ｊ　　；そしてガグリアード氏等の［システムモ
ジュール間のＤＲＡＭ制御信号をエラーチエツクする方
法及び手段（ＭＥＴＨＯＤ　ＡＮＤ　ＭＥＡＮＳ　ＦＯ
ＲＥＲＲＯＲＣＨＥＣＫＩＮＧ　ＯＦ　ＤＲＡＭ−ＣＯ
ＮＴＲＯＬ　５ＩＧＮＡＬＳ　ＢＥＴＷＥＥＮＳＹＳＴ
ＥＭ　ＭＯＤＵＬＥＳ）Ｊ　　。

本発明は、一般に、高速デジタルコンピュータシステム
においてデータを記憶するレートを制御するための装置
に係り、より詳細には、連続的に配置される記憶要求を
単一の記憶動作に結合することによってデータ記憶帯域
中を増加するための装置に係る。

従来の技術高速デジタルコンピュータの分野においては、コンピュ
ータシステムが一般に３２ビツトのような規定の巾のア
ーキテクチャを使用するのが通常である。従って、バス
や、演算論理ユニットや、レジスタファイルや、キャッ
シュアクセス経路を含むコンピュータシステム内の殆ど
のデータ経路は３２ビツト巾である。しかしながら、コ
ンピュータシステム内の全てのデータ構造体が同じサイ
ズであるのではない。実際にあるものはもっと狭いがそ
の多くはもっと広く、これらは、例えば倍精度フローテ
ィングポイント数、文字ストリング、２進化１０進スト
リング、６４ビツト整数（クオドワード）、１２８ビツ
ト整数（オクタワード）、命令及びスタックフレームを
含む。

これらの巾の広いデータ構造体は、典型的に、コンピュ
ータシステム内の高周波数動作に用いられる。それ故、
全システム性能を増加すると共にボトルネックを防止す
るために、これらの巾の広い高周波数構造体を取り扱う
データ経路も対応的にｒｊｙが広くされている。データ
経路の巾を広げることにより、経路に沿って供給するこ
とのできるデータの量が増加することが明らかである。

全てのデータ経路の巾を広げる場合には設計上競合する
問題が生ずる。まず第１に、データ経路の巾を広げると
、コンピュータシステムの全体的なコストが高くなり、
ある場合には、性能の増加が無視できる程度のものにな
ってしまう。あるいは又、巾の広いデータ経路は、比較
的少数の意図された動作にしか必要とされないことがあ
る。

従って、この場合、個々の機能に対する性能の増加が著
しいものであるが、システム性能に対する全体的な衝撃
がコストの増加を必ずしも保証しない。

更に、通信されているデータ構造体はそれらのデータ経
路よりも著しく巾の広いものであってもよいが、経路の
巾が性能を制限することになり、経路の巾を単に増加す
るだけでは現在のデータ経路を最適化する以上の効果が
発揮されない。例えばＶＡＸアーキテクチャにおいては
、実行ユニットからキャッシュへ至るデータ経路が３２
ビツト巾であるに過ぎないが、実行ユニットは６４ビツ
ト（クオドワード）記憶動作を実行することができる。

クオドワードは、３２ビツトのデータ構造体（ロングワ
ード）に分割され、そして３２ビツトデータ経路を経て
転送される。最初は、データ経路を６４ビツトに増加す
ることによってデータ記憶レートを２倍にできると考え
られたが、このように簡単にはいかない。キャッシュ技
術では、一般に、各々の記憶動作を実行するのに２つの
クロックサイクルが必要とされる。それ故、データ経路
が１サイクル当たり６４ビツトを供給できる場合でも、
キャッシュのデータ記憶経路は２サイクルごとに６４ビ
ツトに過ぎない。

発明が解決しようとする課題本発明は、上記した問題の１つ又は２つ以上を解消する
ことに係る。

本発明の主たる目的は、キャッシュに接続されたデータ
バスの巾を広げることなくキャッシュにデータを記憶で
きるレートを増加することである。

本発明の別の目的は、クオドワード整列された連続する
ロングワード記憶動作を識別しそしてそれを対にし、そ
の両方のロングワードを単一の記憶動作で記憶するため
の装置及び方法を提供することである。

課題を解決するための手段本発明の１つの特徴においては、コンピュータシステム
のキャッシュに送られるデータの流れを制御するための
装置が提供される。この装置は、第１のロングワードの
データと、このデータを記憶すべきアドレスと、その隣
接アドレスに記憶すべき第２のロングワードのデータが
次のクロックサイクルに供給されることを指示する信号
とを供給するための手段を備えている。第１の書き込み
バッファは、キャッシュの下位部分に接続された出力と
、第１のロングワードのデータを受け取るための入力と
を有している。第２の書き込みバッファは、キャッシュ
の上位部分に接続された出力と、クオドワードに整列さ
れている第１のロングワード及びそれに続くクロックサ
イクル中に実際に供給されている第２のロングワードデ
ータに応答して第２のロングワードデータを受け取るた
めの入力とを有している。この装置は、更に、意図され
たアドレスにあるキャッシュの上位及び下位部分を実質
的に同時にイネーブルして、一次及び二次バッファの内
容をクオドワードとしてキャッシュのアドレスに記憶す
る手段も備えている。

本発明の別の特徴においては、２つのクロックサイクル
時間中にコンピュータシステムのキャッシュへ送られる
データの流れを制御するための方法が提供される。この
方法は、第１のロングワードデータと、このデータを記
憶すべきアドレスと、第１のクロックサイクル中のコン
テクスト信号とを供給するための段階を含む。上記コン
テクスト信号は、その隣接アドレスに記憶すべき第２の
ロングワードデータが第２のクロックサイクル中に供給
されることを指示する。第１のロングワードデータは、
第１のクロックサイクル中に一次書き込みバッファに記
憶される。第２のロングワードデータは、第２のクロッ
クサイクル中に二次書き込みバッファに記憶される。第
２のロングワードは、クオドワード整列されている第１
のロングワードと、第２のクロックサイクル中に実際に
供給される第２のロングワードデータとに応答しで記憶
される。上記方法は、更に、第２のクロックサイクル中
に指示されたアドレスにおいてキャッシュの上位及び下
位部分を実質的に同時にイネーブルし、一次及び二次バ
ッファの内容がクオドワードとしてキャッシュのアドレ
スに記憶されるようにする。

本発明の他の目的及び効果は、添付図面を参照として以
下の詳細な説明から明らかとなろう。

実施例本発明は種々の形態で実施できるが、その特定の実施例
を添付図面に一例として示し、以下に詳細に説明する。

しかしながら、本発明はその特定の形態に限定されるも
のではなく、特許請求の範囲によって定められた精神及
び範囲内に入る全ての変更や修正を網羅するものと理解
されたい。

第１図は、バイブラインコンピュータシステム１０の一
部分を示すトップレベルのブロック図である。このシス
テムｌＯは、主メモリ１４ヘアクセスする少なくとも１
つの中央処理ユニット（ＣＰＵ）１２を備えている。こ
のようなシステムでは主メモリ１４を共有することによ
り更に別のＣＰＵを使用できることを理解されたい。例
えば、４台までのＣＰＵを同時に動作させて、共有主メ
モリ１４と効率的に通信することができる。

ＣＰＵ１２の内部では、個々の命令の実行が多数のより
小さなタスクに分割される。これらのタスクは、その目
的に適するようにされた専用の別々の個々のファンクシ
ョンユニットによって実行される。

各々の命令は最終的には別々の動作を実行するが、各命
令が分割されたより小さなタスクの多くは全ての命令に
対して共通である。一般に、命令の実行中には、命令の
フェッチ、命令のデコード、オペランドのフェッチ、実
行及び結果の記憶といったステップが行なわれる。従っ
て、専用のハードウェア段を使用することにより、これ
らのステップを重畳して、全体的な命令のスループット
を高めることができる。

パイプラインを通るデータの経路は、各バイブライン段
の結果を次のバイブライン段へ転送するための各組のレ
ジスタを備えている。これらの転送レジスタは、共通の
システムクロックに応答してタイミング取りされる。例
えば、第１のクロックサイクル中には、命令フェッチに
専用のハードウェアによって第１の命令がフェッチされ
る。

第２のクロックサイクル中には、そのフェッチされた命
令が転送されそして命令デコードハードウェアによって
デコーダされるが、それと同時に、次の命令が命令フェ
ッチハードウェアによってフェッチされる。第３のクロ
ックサイクル中には、各命令がバイブラインの次の段ヘ
シフトされそして新たな命令がフェッチされる。従って
、パイプラインが一杯になった後に、各クロックサイク
ルの終わりに命令が完全に実行される。

このプロセスは、製造環境における製造ラインに類似さ
せることができる。各作業者は彼又は彼女の作業段を通
る各製品に対して単一の作業のみを行なうようにされる
。各々の作業が行なわれる度に、製品は完成へと近づい
ていく。最終段において、作業者が彼に指定された作業
を行なう度に、完成した製品が組立ラインからでてくる
。

第１図に示すように、ＣＰＵ１２は、少なくとも３つの
ファンクションユニット、即ちメモリアクセスユニット
１６と、命令ユニット１８と、実行ユニット２０とに区
分化される。これらのユニットは、各々、ＭＢＯＸ、Ｉ
ＢＯＸ及びＥＢＯＸと称されることもある。

命令ユニット１８は、命令を予めフェッチし、Ｏｐコー
ドをデコードして、オペランド及び結果指定子を得、オ
ペランドをフェッチし、そしてプログラムカウンタ２４
を更新する。命令ユニット１８は、オペランド処理ユニ
ット２２と、プログラムカウンタ２４と、命令デコーダ
２６とを備えている。プログラムカウンタ２４は命令ユ
ニット１８に保持されており、メモリアクセスユニット
１６に保持された高速キャッシュメモリ２８がら適当な
命令を検索できるようになっている。キャッシュ２８は
、主メモリ１４に記憶された命令の小さな部分のコピー
を記憶し、命令アクセス時間を短縮することにより処理
速度を増加するように使用される。キャッシュ２８の動
作については、メモリアクセスユニット１６の説明に関
連して以下で詳細に述べる。

プログラムカウンタ２４は、主メモリ１４及びキャッシ
ュ２８の物理的なメモリ位置ではなくて仮想メモリ位置
を使用するのが好ましい。従って、プログラムカウンタ
２４の仮想アドレスは、命令を検索できるようになる航
に主メモリ１４の物理的なアドレスに変換しなければな
らない。従って、プログラムカウンタ２４の内容がメモ
リユニット１６に転送され０、そこで変換バッファ３０
がアドレス変換を実行する。命令は、変換されたアドレ
スを用いてキャッシュ２８内の物理的なメモリ位置から
検索される。キャッシュ２８は、データ返送ライン３２
を経て命令デコーダ２６へ命令を供給する。キャッシュ
２８及び変換バッファ３０の構成及び動作については、
デジタルイクイツブメントコ−ポレーション発行の「コ
ンピュータプログラミング及びアーキテクチャ；Ｔｈｅ
ＶＡＸ−１１Ｊ　　（１９８０年）の第３５１−３６８
ページに掲載されたレビイ及びエコース二世氏著の第１
Ｉ章に説明されている。

オペランド処理ユニット（ＯＰＵ）２２も仮想アドレス
を発生する。特に、この０ＰＵ２２はメモリソース（読
み取り）及び行き先（ｉＦき込み）命令のための仮想ア
ドレスを発生する。少なくともメモリ読み取り命令の場
合に、０ＰＵ２２は、これらの仮想アドレスをメモリア
クセスユニット１６に供給し、そこでそれらを物理的な
アドレスに変換しなければならない。次いで、キャッシ
ュ２８の物理的なメモリ位置がアクセスされて、メモリ
ソース命令のためのオペランドがフェッチされる。

本発明の好ましい方法を実施するために、０ＰＵ２２は
、メモリ行き先命令オペランドのための行き先の仮想ア
ドレスをメモリアクセスユニット１６に供給する。仮想
アドレスは、例えば、３２ビツト数である。この３２ビ
ツトの仮想アドレスを送信するのに加えて、０ＰＵ２２
は、命令が読み取り動作を指示するか書き込み動作を指
示するかを示すために３ビツトの制御フィールドも供給
する。制御フィールドが仮想アドレスが読み取り命令に
対応していることを指示する場合には、キャッシュ２８
はその識別された物理メモリ位置からデータを検索し、
そしてそれをデータ返送ライン３４を経て実行ユニット
２０へ供給する。

これに対し、書き込み動作の場合には、書き込まれるべ
きデータを入手するまで書き込みアドレスが記憶される
。明らかなように、ＭＯＶＥ又はＡＤＤのような命令の
場合には、書き込まれるべきデータは、命令の実行が完
了するまで得られない。しかしながら、行き先の仮想ア
ドレスを、命令の実行に必要な時間中に、それに対応す
る物理的アドレスに変換することができる。又、ｏＰＵ
２２については、この時間中に多数の命令指定子を予め
処理して、命令を実行する全体的な速度を高めることが
所望される。これらの目的のためにメモリアクセスユニ
ット１６には、変換バッファ３０とキャッシュ２８との
中間に“書き込み待ち行列″３６が設けられており、こ
れは、色々な数の書き込み動作の物理的な行き先アドレ
スを記憶するものである。この書き込み待ち行列３６は
、実行ユニット２０が命令を完了してそれにより得たデ
ータをメモリアクセスユニット１６に送るまでアドレス
を維持する。このデータは予め記憶されている書き込み
アドレスと対にされキャッシュ２８のそのメモリ位置に
書き込まれる。

又、０ＰＵ２２は、メモリオペランドではない命令に基
づいても動作する。例えば、０ＰＵ２２は、即値オペラ
ンド、短いリテラル及びレジスタオペランドも処理する
。これらの形式の命令の各々において、０ＰＵ２２はそ
の結果を実行ユニット２０に直接供給する。

命令を処理する第１の段階は、命令の″ｏｐコード”部
分をデコードすることである。各命令の第１の部分は、
命令において実行されるべき動作を指定するＯｐコード
より成る。デコード動作は、命令デコーダ２６において
標準的なテーブル・ルックアップ技術を用いて行なわれ
る。命令デコーダ２６は、ルックアップテーブルにおい
て命令を実行するためのマイクロコードスタートアドレ
スを見出し、そのスタートアドレスを実行ユニット２０
へ送る。その後、実行ユニット２ｏは、指示されたスタ
ートアドレスから始めて予め記憶されたマイクロコード
を実行することによりその指定の動作を実行する。又、
デコーダ２６は、ソースオペランド及び行き先オペラン
ド指定子が命令においてどこに生じるかを判断し、そし
てその命令を実行する前に予め処理を行なうためにこれ
らの指定子をオペランド処理ユニット２２へ送る。

第２図を説明すれば、メモリアクセスユニット１６は、
キャッシュ２８と、変換バッファ３０と、書き込み待ち
行列３６と、−群のレジスタ３８とを備えている。上記
したように、キャッシュ２８は、主メモリ１４に記憶さ
れた情報の小さな部分のコピーを記憶する高速メモリで
ある。キャッシュ２８は主メモリ１４よりも非常に高い
速度でアクセスすることができる。それ故、その目的は
、メモリアクセス（即ち、読み取り又は書き込み）を実
行するに必要な平均時間を短縮することである。キャッ
シュ２８は、主メモリ１４に記憶された情報のうちの僅
かな部分しか記憶しないので、キャッシュ２８に含まれ
ていないメモリへアクセスしようとする命令が時々生じ
る。キャッシュ２８は、これらの“ミス″′が生じたと
きを確認し、これらの場合に、キャッシュ２８は主メモ
リ１４から識別されたデータを検察する。もちろん、こ
れらの“ミス”の間にはＣＰＵ１２の性能に影響が生じ
る。しかしながら、キャッシュ２８では、全体的なメモ
リアクセス速度が高められる。

変換バッファ３０は、最も最近に使用された仮想−物理
アドレス変換を記憶している高速連想メモリである。仮
想メモリシステムにおいては、単一の仮想アドレスを参
照すると、所望の情報が得られるまでに多数のメモリ参
照が生じる。しかしながら、変換バッファ３０を使用す
る場合には、変換が、変換バッファ３０内に単に″′ヒ
ツト”を見い出すことに簡単化される。０ＰＵ２２及び
実行ユニット２０によって発生されたこれらの仮想アド
レスはラッチ３５に記憶され、マルチプレクサ３７によ
ってアクセスされて転換バッファ３゜によって処理され
るまでそこに保持される。

仮想−物理アドレス変換が完了すると、物理アドレスが
書き込み待ち行列３６又はレジスタ３８の１つへ転送さ
れる。その名前が示すとおり、書き込み待ち行列３６は
、対応する動作がメモリへの書き込みである場合にのみ
物理アドレスを受け取る。書き込み待ち行列３６の目的
は、書き込み動作の物理的な書き込みアドレスに対して
一時的な記憶位置を与えることである。ＣＰＵ１２のパ
イプライン特性により、書き込みアドレスは、そこに記
憶されるべきデータが得られる前に入手される。実際に
、データが、実行ユニット２０において命令が実行され
た後にのみ得られるようになる。更に、バイブラインに
おいて命令のための多数のオペランド指定子を予め処理
することが所望されるので、複数の物理的な書き込みア
ドレスがそれらの対応するデータを待機していくことが
生じる。従って、書き込み待ち行列３６は、複数の物理
的な書き込みアドレスを受け入れるように構成された多
位置先入れ先出しバッファである。

これに対し、物理アドレスに対応する動作が読み取り動
作である場合には、変換バッファ３０は、読み取り動作
のオペランドに対する物理アドレスを与える。読み取り
アドレスはレジスタ３８の１つに送られ、そこでマルチ
プレクサ４０によって選択されてキャッシュ２８へ送ら
れる。キャッシュ２８は、識別されたメモリ位置をアク
セスし、その位置に記憶されたデータをデータ返送ライ
ン３４を経て実行ユニット２０へ供給する。

キャッシュ２８は２つの部分、即ちデータ記憶領域及び
タグ記憶領域に分割される。キャッシュ２８は主メモリ
１４の一部分しか含んでいないので、タグ記憶領域は、
現在どんなデータがデータ記憶領域に配置されるかを追
跡するために必要とされる。従って、キャッシュの読み
取り動作中には、タグ及びデータ記憶領域が１つのレジ
スタ３８の物理アドレスを用いて同じクロックサイクル
中にアクセスされる。所望のデータがキャッシュに得ら
れる場合には次のクロックサイクル中に読み取りデータ
が直ちに得られる。要求されたデータがキャッシュ２８
に得られる限り、キャッシュ２８は各クロックサイクル
ごとに１つの読み取り動作を実行することができる。

これに対し、キャッシュ２８は、他のクロックサイクル
ごとに１つの書き込み動作しか実行することができない
。書き込み動作中に、タグ記憶領域は新たなデータが書
き込まれる前に質問されねばならない。さもなくば、キ
ャッシュ２８に既に存在するデータが重畳書き込みされ
て破壊されてしまう。従って書き込み動作中には、タグ
記憶領域が第１のクロックサイクル中にアクセスされそ
してデータ記憶領域が第２のクロックサイクル中にアク
セスされる。

従って、実行ユニット２０とキャッシュ２８との間のデ
ータ路が６４ビツト巾であっても、データは３２ビツト
／クロツクサイクルのレートで（２つのサイクルごとに
６４ビツトのレートで）キャッシュ２８に記憶される。

データ路の最大帯域中は３２ビツト／サイクルである。

しかしながら、キャッシュ２８は６４ビツトの記憶動作
を実行できるもので、連続する３２ビツトの書き込み動
作を互いに対にして１つの６４ビット動作で記憶できる
場合には３２ビツトのデータ路を６４ビツトデータ路と
同じレートで実行することができる。

多数の３２ビツトワードを書き込むべき場合には、これ
らが通常メモリにおいて隣接するようにされる。更に、
殆どのデータはメモリにおいて自然に整列される。自然
に整列されたクオドワードは、３つの最下位ビットが０
となるようなアドレスを有している。又、クオドワード
は２つのロングワードで構成されることに注意されたい
。それ故、実行ユニット２０からの２つの連続するロン
グワード書き込み動作がキャッシュ２８内の同じ整列さ
れたクオドワード内に入ることが考えられる。これは、
典型的に、倍精度フローティングポイントデータ、スト
リングデータ、プロセデュア呼び出しスタックフレーム
等々について言えることである。

一次及び二次の書き込みバッファ５０及び５２は、実行
ユニット２０から３２ビツトデータバスに並列に接続さ
れる。一次及び二次の書き込みバッファ５０及び５２の
出力は、各々、キャッシュ２８に至る６４ビツトデータ
路の下位及び上位の３２ビツトに接続される。又、この
６４ビツトデータ路は、キャッシュ２８を主メモリ２８
に相互接続し、主メモリ２８からキャッシュ２８を再充
填するのに用いられる。キャッシュの再充填中に、タグ
記憶領域に質問する必要がないことに注意されたい。実
行ユニットで開始される書き込み動作とは異なり、キャ
ッシュ再充填中の書き込み動作は各クロックサイクル中
に行なうことができる。従って、この場合には、６４ビ
ツトのデータ路がキャッシュ再充填に対してデータ記憶
レートを最適化する。

一次書き込みバッファ５０は、通常、キャッシュ２８に
書き込むべきデータを受け取って記憶する。２次書き込
みバッファ５２は、実行ユニット２０が２つの連続する
ロングワード書き込み動作の第２のものを供給する場合
にのみデータを受け取って記憶する。その後、キャッシ
ュ２８は、書き込みバッファ５０．５２の各々からロン
グワードのデータを受け入れる。２次書き込みバッファ
５２は、対にされたロングワード書き込み動作をこのよ
うに最適化する間にのみ使用される。

第３図には、変換バッファ３０．キャッシュ２８及び書
き込みバッファ５０．５２の内部動作の機能図が示され
ている。変換バッファ３０は、実行ユニット２０から４
つの異なった形式の信号、即ち３２ビツト仮想アドレス
、１ビットアドレス有効信号、５ビットコマンド信号及
び３ピットコンテクスト信号を受け取る。３２ビツトの
仮想アドレスは、上記したように、ラッチ３５に記憶さ
れ、そしてそこからマルチプレクサ３７によって最終的
にアクセスされて仮想アドレスから物理アドレスに変換
される。下位ビットはＲＡＭ５６に対するポインタとし
て働く。そのＲＡＭ位置に実際に記憶されたデータの上
位アドレスビットは、仮想アドレスの上位ビットと共に
比較器５８に送られる。それらが一致される場合には、
ＲＡＭ位置に記憶されたアドレスが対応する物理アドレ
スであり、比較器５８の出力信号によってバッファ６０
にクロックされる。

それと同時に、このアドレスが最適化されたクオドワー
ド書き込み動作の第１のロングワードに対応するかどう
かを判断するために、変換バッファ３０は、３つの状態
を満足するかどうか判断しなければならない。第１に、
アドレスはクオドワード書き込み動作を実行するために
クオドワード整列されねばならない、アドレスがクオド
ワード整列されたかどうかを決定するために、仮想アド
レスの下位３ビツトを検査するだけでよい。従って、３
ビツトの比較器６２は、その第１の入力が仮想アドレス
の下位３ビツトに接続されそしてその第２の入力が予め
選択された一定の値０００に接続されている。

第２の条件は、実行ユニット２０がクオドワード書き込
み動作を実際に要求していることを必要とする。実行ユ
ニット２０によって与えられる３ピットコンテクスト信
号は、実行すべき動作のサイズを識別する予め選択され
たコードを含み、一方、５ビツトコマンドフイールドは
動作の形式（即ち、書き込み）を指示する。実行ユツト
２０は、クオドワード、ロングワード又はバイト書き込
み動作を要求することができる。最適化は、実行ユニッ
ト２０がクオドワード書き込み動作を要求した場合にの
み行なわれる。従って、３ビツト比較器６４は、第１入
力がコンテクスト信号に接続されそしてその第２人力が
クオドワード書き込み要求に対するコードに合致する予
め選択された一定値に接続される。

比較器６２．６４の出力は、３人力ＡＮＤゲート６６の
入力に接続される。ＡＮＤゲート６６への第３の入力は
、実行ユニット２０からのアドレス有効信号に直結され
る。このアドレス有効信号は、実行ユニット２０がその
後のロングワードアドレス及びそれに対応するデータを
、クオドワード最適化を行なうべき時間に適切に供給し
たことを指示する。従って、ＡＮＤゲート６６は１ビツ
トのクオドワード有効信号をキャッシュ２８に供給し、
これにより、キャッシュ２８は書き込みバッファ５０．
５２の各々からロングワードデータを受け取ることがで
きる。

キャッシュ２８内において、バッファ制御器６８は、ク
オドワード有効信号を、実行ユニット２０からのデータ
有効信号と共に受け取る。データ有効信号は、３２ビツ
トデータバスにデータが出されたことを指示するために
実行ユニット２０によって送られる二通常、最適化され
ないデータ転送中及び最適化されたデータ転送の下位ロ
ングワードの転送中には、バッファ制御器６８がホール
ド信号を一次書き込みバッファ５０へ発生し、この書き
込みバッファ５０がデータバス上にその時存在するデー
タを記憶できるようにする。バッファ制御器６８は、ク
オドワード有効信号がないときにデータ有効信号を受け
取るのに応答してこの一次ホールド信号を発生する。

一方、クオドワード及びデータ有効信号の両方が存在す
るときには、バッファ制御器６８はホールド信号を二次
書き込みバッファ５２へ出力し、該バッファがバス上に
その時現れるデータを記憶するようにする。このように
、最適化されたクオドワード書き込み動作中には、書き
込みバッファ５０．５２に、クオドワードデータの下位
及び上位のロングワードが連続的にロードされる。

キャッシュ２８内に含まれた６４ビツトのＲＡＭアレイ
７０は、２組の３２ビット記憶位置に分割され、各３２
ビツトの組は独立して動作できるイネーブル入力を有し
ている。変換バッファ３０からの３２ビツトの物理アド
レスはＲＡＭアレイ７０に対するポインタとして働き、
両方のイネーブル入力はクオドワード有効信号に接続さ
れている。従って、クオドワード有効信号がアサートさ
れるときの最適化されたクオドワード書き込み中には、
ＲＡＭアレイ７０の両方のロングワードがイネーブルさ
れ、書き込みバッファ５０．５２にその時保持されてい
る２つのロングワードを記憶する。

最適化されたクオドワード書き込み動作のタイミング及
び動作は、第４図に示されたタイミング図を参照するこ
とによって理解されよう。コンテクスト、データ、クオ
ドワード有効信号、キャッシュルックアップ及び書き込
み動作に対して、５つのクロックサイクル周期Ａ−Ｅが
示されている。クロックサイクルＡから始めて、実行ユ
ニット２０は、その時送られているデータ及びアドレス
がクオドワード書き込み動作の第１のロングワードに対
応することを指示するコンテクスト信号を発生する。短
い時間の後に、最初の３２ビツトのデータと、データ有
効信号とが実行ユニット２０から一次書き込みバッファ
５０へ送られる。クオドワード有効信号がない場合には
、バッファ制御器６８は、−次書き込みバッファ５０が
第１のロングワードデータをセーブできるようにする。

それと同時に、変換バッファ３０は仮想−物理アドレス
変換を実行し、それにより得た物理アドレスをキャッシ
ュ２８へ供給する。

クロックサイクルＢにおいて、実行ユニット２０は、そ
のとき供給されているデータ及びアドレスがクオドワー
ド書き込み動作の第２のロングワードに対応することを
指示する別のコンテクスト信号を発生する。その短時間
の後に、第２の３２ビツトのデータと、データ有効信号
とが実行ユニット２０から第２の書き込みバッファ５２
へ送られる。実行ユニット２０は第２のロングワードの
データを首尾良く供給しているので、アドレス有効信号
がアサートされ、これによりクオドワード有効信号が同
様にアサートされる。クオドワード有効信号の存在によ
り、バッファ制御器６８は一次書き込みバッファ５２が
第２のロングワードデータをセーブできるようにする。

キャッシュ２８は書き込み動作を実行するのに２つのク
ロックサイクルを必要とすることを想起されたい。第１
のクロックサイクルは、キャッシュラムアレイ７０内の
タグを調べて、良好なデータを重畳書き込みしないよう
にすることを含み、そして第２のクロックサイクルはＲ
ＡＭアレイにデータを実際に書き込むことのみに使用さ
れる。

従って、クロックサイクルＢの間に、キャッシュ２８は
ルックアップ機能を実行する。

クロックサイクルＣにおいて、アサートされたクオドワ
ード有効信号は、ＲＡＭアレイ７０の両方の３２ビツト
部分がイネーブルされて、一次及び二次の両方の書き込
みバッファ５０及び５２がＲＡＭアレイ７０にロードさ
れるよう確保する。

それと同時に、実行ユニット２０は、キャッシュ２８に
書き込まれるべき次のクオドワードデータに対し、クオ
ドワードコンテクスト信号を送信する。クロックサイク
ルＣ及びＤは、クロックサイクルＡ及びＢと実質的に同
じである。従って、クロックサイクルＣ及びその後の各
第２のクロックサイクル中には、６４ビツトのキャッシ
ュ書き込み動作が実行される。

第４図のタイミング図について説明した論理的な状態は
、実行ユニット２０かもキャッシュ２８までの最大デー
タ転送レートを表していることを理解されたい。従って
、３２ビツトデータバスのみを使用しそしてキャッシュ
２８が２つのクロックサイクルごとに１つの書き込み動
作しか実行できないように拘束された状態で、本発明は
、クロックサイクル当たり３２ビツトという効果的な転
送レートを実現する。

これに対し、第５図のタイミング図は、実行ユニットと
キャッシュ２８との間データを、最適なりオドワード転
送を試みたが失敗した場合について示している。最適な
りオドワード転送が失敗しても、通常のロングワード転
送がまだ行なわれ、ＣＰＵが動作を継続して一時的に低
いレートで動作できるようになる。

クロックサイクルＡにおいて、実行ユニット２０はクオ
ドワードアドレス有効信号を発生し、これは、現在供給
されているデータ及びアドレスがクオドワード書き込み
動作の第１のロングワードに対応することを示すもので
ある。その短時間の後に、第１の３２ビツトのデータと
、データ有効信号とが実行ユニット２０から一時書き込
みバッファ５０へ送られる。クオドワード有効信号がな
い場合には、バッファ制御器６８は、１次書き込みバッ
ファ５０が第１のロングワードデータを制御できるよう
にする。それと同時に、変換バッファ３０は仮想−物理
アドレス変換を実行し、それにより得られた物理アドレ
スをキャッシュ２８へ供給する。

クロックサイクルＢにおいて、実行ユニット２０は別の
コンテクスト信号を発生し損なっており、従って、所望
のロングワードデータ及びアドレスがそのとき供給され
てないことを示す。従って、クオドワード有効信号はア
サートされず、第２の書き込みバッファ５２はバス上に
存在するデータをセーブするようにイネーブルされず、
ＲＡＭアレイ７０の両方の３２ビツト部分はイネーブル
されない。キャッシュ２８はクロックサイクルＢにおい
てルックアップを実行すると共にクロックサイクルＣに
おいて書き込み動作を実行するが、ＲＡＭアレイ７０の
下位の３２ビツト部分のみがイネーブルされて、−時書
き込みバッファ５０の内容しか受け取ることができない
。

それ故、有効なデータ転送レートは、最適なりオドワー
ド転送レートの半分に過ぎない。従って、その後の第２
のブロックサイクルの度に３２ビツトのロングワードが
転送される。

更に、失敗が生じた最適なりオドワード転送に対するタ
イミング図は通常のロングワード転送の場合と実質的に
同じであることに注意されたい。

唯一の相違は、クロックサイクルにおいて、実行ユニッ
ト２０がクオドワード転送ではなくてロングワード転送
に対応するコンテクスト信号を供給することである。そ
れ故、失敗となった最適なりオドワード転送でも、最適
でないロングワード転送と同じ有効転送レートが得られ
る。

第６図は、キャツシュＲＡＭイネーブル信号の論理図で
ある。ＡＮＤゲート６６は、１対のラッチ８０．８２か
ら入力を受け取ると共に、実行ユニット２０からアドレ
ス有効信号を受け取る。

ラッチ８０の入力は、比較器６２の出力に接続され、こ
の信号はクオドワード整列されたクオドワードアドレス
を表している。ラッチ８２の入力は比較器６４の出力に
接続され、その信号は、クオドワード書き込みが要求さ
れていることを示す実行ユニット２０からのコンテクス
ト信号を表している。ＡＮＤゲート６６の出力は、クオ
ドワード有効信号であり、これは１対のＯＲゲート８４
．８６を経てキャツシュＲＡＭアレイ７０の上位及び下
位の３２ビツト部分のイネーブル入力に送られる。

ＯＲゲート８２．８４の各々は、ＲＡＭアレイ７０の上
位及び下位の３２ビツト部分をイネーブルするための第
２の入力も有している。上位の３２ビツト部分は、コン
テクスト信号がロングワード書き込み要求に対応しそし
てロングワード書き込み要求のアドレスがＲＡＭアレイ
７０の上位の３２ビツト部分に対応するときにイネーブ
ルされる。ＡＮＤゲート８８は、コンテクスト＝ロング
ワード及びアドレス＝００１の入力を受け取る。

従って、ＡＮＤゲート８８の出力は、実行ユニットがロ
ングワード書き込み動作を要求しそして書き込まれるべ
きアドレスが上位の３２ビツト部分に対応するときにの
みアサートされる。

同様に、下位の３２ビツト部分も、コンテクスト信号が
ロングワード書き込み要求に対応しそしてロングワード
書き込み要求のアドレスがＲＡＭアレイ７０の下位の３
２ビツト部分に対応するときにイネーブルされる。ＡＮ
Ｄゲート９０はコンテクスト＝ロングワード及びアドレ
ス；０００の入力を受け取る。さらに、ロングワード転
送を要求しているオリジナルテキストは、ロングワード
の要求に下がりそしてＡＮＤゲート８８．９０の入力へ
送られる。

それ故、最適なりオドワード転送が可能であるときには
、クオドワード有効信号がＯＲゲートき４．８６を経て
ＲＡＭアレイ７０の上位及び下位のイネーブル入力に送
られる。一方、最適なりオドワード転送が失敗に終わっ
た場合でも、その下げられたクオドワードコンテクスト
信号が適当なＡＮＤゲート８８．９０を経てＲＡＭアレ
イ７０の下位又は上位のイネーブル入力へ送られる。

【図面の簡単な説明】

第１図は、中央処理ユニット及びそれに関連したメモリ
の一部分を示すトップレベルのブロック図、第２図は、メモリアクセスユニットの変換バッファ及び
キャッシュ部分のブロック図、第３図は、変換バッファ
及びキャッシュの内部動作を示す機能図、第４図は、変換バッファ及びメモリアクセスユニットに
生じる著しい制御事象を示すタイミング図、第５図は、最適でない書き込み動作中に変換バッファ及
びメモリアクセスユニットに生じる著しい制御事象を示
すタイミング図、そして第６図は、キャツシュＲＡＭイ
ネーブル信号の論理図である。ｌＯ・・・パイプラインコンピュータシステム１２・・
・中央処理ユニット（ＣＰ　Ｕ）１４・・・主メモリ１６・・・メモリアクセスユニット１８・・・命令ユニット２０・・・実行ユニット２２・・・オペランド処理ユニット２４・・・プログラムカウンタ２６・・・命令デコーダ２８・・・キャッシュ３０・・・変換バッファ　　３５・・・ラッチ３６・・
・書き込み待ち行列３７．４０・・・マルチプレクサ３８・・・レジスタ

Claims

【特許請求の範囲】

（１）コンピュータシステムのキャッシュメモリへのデ
ータの流れを制御する装置において、第１のロングワー
ドのデータと、データを記憶すべきアドレスと、その隣
接アドレスに記憶すべき第２のロングワードのデータが
次のクロックサイクル中に供給されることを指示する信
号とを発生するための手段と、上記キャッシュメモリの下位部分に接続された出力、及
び上記第１のロングワードのデータを受け取る入力とを
有する一次書き込みバッファと、上記キャッシュの上位
部分に接続された出力と、上記第１のロングワードがク
オドワード整列されるのに応答して第２のロングワード
のデータを受け取るようにされた入力とを有し、上記第
２のロングワードのデータが上記次のクロックサイクル
中に実際に送られるようにされた二次書き込みバッファ
と、上記アドレスにおいて上記キャッシュの上位及び下位部
分を実質的に同時にイネーブルし、これにより、上記一
次及び２次バッファの内容がクオドワードとして上記キ
ャッシュの上記アドレスに記憶されるようにする手段と
を具備することを特徴とする装置。
（２）上記一次及び二次の書き込みバッファが１ロング
ワード巾であるように各々構成され、上記コンピュータ
システムの実行ユニットからデータバスへ３つの入力が
並列に接続される請求項１に記載の装置。
（３）上記キャッシュは、上記クオドワード整列された
アドレスがキャッシュに得られるかどうかを判断するた
めにルックアップを行なうようにされ、上記ルックアッ
プは、上記アドレスが受け取られる同じクロックサイク
ル中に行なわれ、これにより、上記キャッシュは、上記
二次書き込みバッファによって上記第２のロングワード
のデータが受け取られた直後に上記クオドワードのデー
タを自由に記憶できる請求項１に記載の装置。
（４）上記次のクロックサイクルに上記第２のロングワ
ードのデータが存在しないのに応答して上記キャッシュ
内のアドレスの上位及び下位部分を同時にイネーブルす
るのを防止する手段を更に備えた請求項１に記載の装置
。
（５）上記次のクロックサイクルにおいて第２のロング
ワードのデータが存在しないのに応答して上記キャッシ
ュ内のアドレスの下位部分のみをイネーブルする手段を
含む請求項４に記載の装置。
（６）２つのクロックサイクル時間周期中にコンピュー
タシステムのキャッシュメモリへ送られるデータの流れ
を制御する方法において、第１のロングワードのデータと、このデータを記憶すべ
きアドレスと、上記第１のクロックサイクル中のコンテ
クスト信号であって、隣接するアドレスに記憶されるべ
き第２のロングワードのデータが第２のクロックサイク
ル中に送られることを指示するようなコンテクスト信号
とを供給し、第１のクロックサイクル中に一次書き込み
バッファに上記第１ロングワードのデータを記憶し、第
２のクロックサイクル中に二次書き込みバッファに上記
第２のロングワードのデータを記憶し、上記第２のロン
グワードは、上記第１のロングワードがクオドワード整
列されるのに応答して記憶され、そして上記第２のロン
グワードのデータは上記第２のクロックサイクル中に実
際に供給され、そして第２のクロックサイクル中に上記キャッシュの上記アド
レスにおける上位及び下位部分を実質的に同時にイネー
ブルし、これにより、上記一次及び二次バッファの内容
がキャッシュ内の上記アドレスにクオワードとして記憶
されるようにすることを特徴とする方法。
（７）上記第２のクロックサイクルにおいて上記第２の
ロングワードのデータが存在しないのに応答して上記キ
ャッシュ内のアドレスの上位及び下位部分を同時にイネ
ーブルするのを阻止する段階を含む請求項６に記載の方
法。
（８）上記第２のクロックサイクルにおいて上記第２の
ロングワードのデータが存在しないのに応答して上記第
２のクロックサイクル中に上記キャッシュ内のアドレス
の下位部分のみをイネーブルする段階を含む請求項７に
記載の方法。
（９）上記アドレスがクオドワードのデータを記憶する
のに利用できるかどうかを判断するために上記第１のク
ロックサイクル中にキャッシュ内のクオドワード整列さ
れたアドレスをルックアップする段階を含む請求項８に
記載の方法。
（１０）２つのクロックサイクル時間周期中にロングワ
ードサイズのバスからコンピュータシステムのキャッシ
ュメモリへ送られるデータの流れを制御する方法であっ
て、上記キャッシュメモリは、クオドワードのデータが
単一のクロックサイクル中に上記キャッシュメモリへ書
き込まれるようなクオドワードサイズのデータアクセス
路を有するものであり、上記方法は、ａ）上記２つのクロックサイクル時間周期のうちの第１
サイクル中に、上記バスを経て上記キャッシュへ第１の
ロングワードのデータを供給し、上記第１のロングワー
ドのデータをバッファに記憶し、そして上記データを書
き込むべきキャッシュブロックアドレスで上記キャッシ
ュをアドレスし、そのアドレスされたキャッシュブロッ
クがデータを自由に受け取れるときにヒット信号を得る
ようにし、そしてｂ）上記２つのクロックサイクル時間周期のうちの第２
のクロックサイクル中に、上記アドレスされたキャッシ
ュブロックが自由にデータを受け取れることを指示する
上記ヒット信号と、上記第１のロングワードのデータが
第２のロングワードのデータと対にされてクオドワード
のデータを形成することを指示するクオドワードコンテ
クスト信号と、上記クオドワードのデータが上記キャッ
シュブロックアドレスと整列されたアドレスに記憶され
るべきであることを指示するクオドワードの整列された
アドレス信号とに応答して、上記第２のロングワードの
データを上記バスを経て上記キヤッシユへ供給すると共
に、上記クオドワードデータアクセス路の各々の異なっ
た部分経て上記第１及び第２のロングワードのデータを
送ることにより上記第２のロングワードのデータと上記
バッファからの上記第１のロングワードのデータとを上
記アドレスされたキャッシュブロックに記憶するという
段階を具備することを特徴とする方法。
（１１）上記第２のクロックサイクル中にデータ有効信
号が受け取られないときに上記アドレスされたキャッシ
ュブロックにデータを記憶するのを禁止する段階を更に
備えた請求項１０に記載の方法。