JP2012530979A - 所与の範囲のページのキャッシュフラッシュおよび所与の範囲のエントリのtlb無効化を行なうシステム、方法、および装置 - Google Patents
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Abstract
【選択図】 図1
Description
図1は、所与の範囲のキャッシュラインのキャッシュフラッシュおよび/または所与の範囲のTLBエントリの無効化をサポートしているプロセッサコアの実施形態を示す図である。本実施形態は、本発明の実施形態の説明があいまいにならないように、当該プロセッサコアに含まれる側面を必ずしも全て示すものではない。プロセッサコア101は、プロセッサコア101が実行すべき命令をフェッチするフェッチ部103を備える。命令は、キャッシュ、メインメモリ、ハードディスク等の任意のストレージデバイスからフェッチされるとしてよい。プロセッサコア101はさらに、フェッチされた命令をデコードするデコード部105を備える。以下で説明する命令は、このデコード部によってデコードされる。ある実施形態によると、デコード部105は、フェッチされた命令を1以上のマイクロ演算にデコードする。命令とマイクロ演算とのマッピングは、マイクロコードロジック121で実現されるとしてよい。
上述したプロセッサコアでキャッシュラインフラッシュ(CLFLUSH)命令が実行されると、ソースオペランドで特定された線形アドレスを含む1つのキャッシュラインが、プロセッサキャッシュヒエラルキーの全てのレベルから無効化される(データおよび命令)。この無効化は、キャッシュコヒーレンシドメイン全体にブロードキャストされる。このラインが、キャッシュヒエラルキーの任意のレベルにおいてメモリと矛盾している(汚れている)場合には、無効化の前にメモリに書き込まれる。ソースオペランドは、バイトメモリ位置である。
TLBエントリ無効化(INVLPG)命令が上述のプロセッサコアによって実行されると、ソースオペランドが特定するトランスレーション・ルックアサイド・バッファ(TLB)エントリが無効化される。ソースオペランドは、メモリアドレスである。プロセッサコアは、このアドレスを含むページを特定して、このページのTLBエントリをフラッシュする。
図8は、適切なコンピュータシステム801の実施形態例を示すブロック図である。当該コンピュータシステムは、プロセッサ800を備えている。プロセッサは、上述した命令802のうち少なくとも1つを実行可能な実行部806を少なくとも1つ有する。
Claims (20)
- プロセッサの複数のキャッシュラインをフラッシュする方法であって、
前記プロセッサの前記複数のキャッシュラインがフラッシュされる旨を示す第1のフィールドを含む単一の命令を受信する段階と、
前記単一の命令に応じて、前記プロセッサの前記複数のキャッシュラインをフラッシュする段階と
を備える方法。 - 前記単一の命令は、フラッシュされる前記複数のキャッシュラインの先頭アドレスを非明示的に提供する請求項1に記載の方法。
- 前記フラッシュされる複数のキャッシュラインの前記先頭アドレスの少なくとも一部分を第1のレジスタにロードする段階と、
フラッシュされるキャッシュラインの数を表すカウンタ値を第2のレジスタにロードする段階と
をさらに備える請求項2に記載の方法。 - 前記フラッシュされる複数のキャッシュラインの前記先頭アドレスに対応付けられている第1のキャッシュラインをフラッシュする段階と、
前記第2のレジスタに格納されている前記カウンタ値をデクリメントする段階と、
フラッシュされるべき第2のキャッシュラインの第2のアドレスのうち少なくとも一部分を含むように前記第1のレジスタを更新する段階と、
前記第2のキャッシュラインをフラッシュする段階と
をさらに備える請求項3に記載の方法。 - 前記フラッシュされる第2のキャッシュラインの第2のアドレスのうち少なくとも一部分を含むように前記第1のレジスタを更新する段階は、
前記先頭アドレスに所与の数を加算する段階
を有する請求項4に記載の方法。 - 前記フラッシュされる第2のキャッシュラインの第2のアドレスのうち少なくとも一部分を含むように前記第1のレジスタを更新する段階は、
前記先頭アドレスから所与の数を減算する段階
を有する請求項4に記載の方法。 - オペレーティングシステム(OS)は、前記単一の命令の実行を要求する請求項1に記載の方法。
- 複数のトランスレーション・ルックアサイド・バッファ(TLB)エントリを無効化する方法であって、
前記複数のTLBエントリが無効化される旨を示す第1のフィールドを含む単一の命令を受信する段階と、
前記単一の命令に応じて、前記複数のTLBエントリを無効化する段階と
を備える方法。 - 前記単一の命令は、無効化される第1のTLBエントリの先頭アドレスを非明示的に提供する請求項8に記載の方法。
- 無効化される前記複数のTLBエントリの前記先頭アドレスのうち少なくとも一部分を第1のレジスタにロードする段階と、
無効化されるTLBエントリの数を表すカウンタ値を第2のレジスタにロードする段階と
をさらに備える請求項9に記載の方法。 - 前記無効化される複数のTLBエントリの前記先頭アドレスに対応付けられている第1のTLBエントリを無効化する段階と、
前記第2のレジスタに格納されている前記カウンタ値をデクリメントする段階と、
無効化される第2のTLBエントリの第2のアドレスのうち少なくとも一部分を含むように前記第1のレジスタを更新する段階と、
前記第2のTLBエントリを無効化する段階と
をさらに備える請求項10に記載の方法。 - 前記無効化される第2のTLBエントリの第2のアドレスのうち少なくとも一部分を含むように前記第1のレジスタを更新する段階は、
前記先頭アドレスに所与の数を加算する段階
を有する請求項11に記載の方法。 - 前記無効化される第2のTLBエントリの第2のアドレスのうち少なくとも一部分を含むように前記第1のレジスタを更新する段階は、
前記先頭アドレスから所与の数を減算する段階
を有する請求項11に記載の方法。 - オペレーティングシステム(OS)は、前記単一の命令の実行を要求する請求項8に記載の方法。
- キャッシュラインとしてデータを格納するキャッシュと、
前記キャッシュの複数のキャッシュラインがフラッシュされる旨を示す第1のフィールドを含む第1の命令をデコードするデコード回路と、
デコードされた前記第1の命令が示す前記複数のキャッシュラインをフラッシュする実行回路と
を備える装置。 - ページ・テーブル・エントリを格納するトランスレーション・ルックアサイド・バッファ(TLB)を
をさらに備え、
前記デコード回路は、複数のTLBページ・テーブル・エントリが無効化される旨を示す第1のフィールドを含む第2の命令をデコードする請求項15に記載の装置。 - 前記第2の命令が示す前記複数のTLBページ・テーブル・エントリを無効化する、前記TLBに設けられている実行回路をさらに備える請求項16に記載の装置。
- 前記実行回路は、
デコードされた第1の命令が示す前記複数のキャッシュラインをフラッシュする方法を表すステートマシンであって、キャッシュロジックに格納されているステートマシン
を有する請求項15に記載の装置。 - 前記第1の命令の実行に応じてフラッシュされるキャッシュラインの数を表す値を格納する第1のレジスタと、
前記第1の命令の実行に応じてフラッシュされる前記キャッシュラインのアドレスのうち少なくとも一部分を格納する第2のレジスタと
をさらに備える請求項15に記載の装置。 - 前記第1の命令を、前記実行回路が実行する複数のマイクロ演算に変換するマイクロコードをさらに備える請求項15に記載の装置。
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