JP3493369B2 - コンピュータ - Google Patents
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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Description
【０００１】
【産業上の利用分野】この発明は実行する命令数を少な
くした高性能なコンピュータに関するものである。
くした高性能なコンピュータに関するものである。
【０００２】
【従来の技術】コンピュータは、ソフトウェアでプログ
ラムされた任意の手続きをそのコンピュータが実行でき
る命令語で記述した命令列に変換し、その命令列を実行
することでいろいろな処理を実現する。コンピュータの
１つとして、たとえば、ＭＩＰＳ社が開発したＭＩＰＳ
Ｒ３０００コンピュータ（以下「Ｒ３０００」と称
す）がある。このＲ３０００は、“ｍｉｐｓ ＲＩＳＣ
ＡＲＣＨＩＴＥＣＴＵＲＥ”，ＧＥＲＲＹ ＫＡＮＥ
に詳しく説明されている。
ラムされた任意の手続きをそのコンピュータが実行でき
る命令語で記述した命令列に変換し、その命令列を実行
することでいろいろな処理を実現する。コンピュータの
１つとして、たとえば、ＭＩＰＳ社が開発したＭＩＰＳ
Ｒ３０００コンピュータ（以下「Ｒ３０００」と称
す）がある。このＲ３０００は、“ｍｉｐｓ ＲＩＳＣ
ＡＲＣＨＩＴＥＣＴＵＲＥ”，ＧＥＲＲＹ ＫＡＮＥ
に詳しく説明されている。
【０００３】図１４はＲ３０００の中央処理装置（Cent
er Processing Unit、以下ＣＰＵと呼ぶ）の構成を示す
ブロック図である。同図において、１はレジスタファイ
ル、２は算術論理演算装置（以下「ＡＬＵ」と称す）、
３はアドレス加算器、４はプログラムカウンタ、５は制
御回路（命令デコーダを含む）である。なお、シフト回
路や乗算回路のような演算に関するものはすべてＡＬＵ
２に含まれているとする。
er Processing Unit、以下ＣＰＵと呼ぶ）の構成を示す
ブロック図である。同図において、１はレジスタファイ
ル、２は算術論理演算装置（以下「ＡＬＵ」と称す）、
３はアドレス加算器、４はプログラムカウンタ、５は制
御回路（命令デコーダを含む）である。なお、シフト回
路や乗算回路のような演算に関するものはすべてＡＬＵ
２に含まれているとする。
【０００４】また、６ａ，６ｂはレジスタファイル１よ
り読み出したレジスタの格納データ、７ａ，７ｂは制御
回路から出力される即値、８はＡＬＵの演算結果、９は
プログラムカウンタの出力データすなわち命令メモリの
アドレス値、ＣＭＤは命令メモリの出力信号すなわちこ
のコンピュータを動作させる命令、１１はアドレス加算
器の演算結果すなわちデータメモリのアドレス値であ
る。１８は命令語の中に記述されている書き込むレジス
タの番号を示すアドレスデータ、１６ａ，１６ｂはそれ
ぞれ命令語の中に記述されている読み出すレジスタの番
号を示すアドレスデータである。
り読み出したレジスタの格納データ、７ａ，７ｂは制御
回路から出力される即値、８はＡＬＵの演算結果、９は
プログラムカウンタの出力データすなわち命令メモリの
アドレス値、ＣＭＤは命令メモリの出力信号すなわちこ
のコンピュータを動作させる命令、１１はアドレス加算
器の演算結果すなわちデータメモリのアドレス値であ
る。１８は命令語の中に記述されている書き込むレジス
タの番号を示すアドレスデータ、１６ａ，１６ｂはそれ
ぞれ命令語の中に記述されている読み出すレジスタの番
号を示すアドレスデータである。
【０００５】制御回路５は、命令ＣＭＤを受け、命令Ｃ
ＭＤに基づき、制御データ７ａ及び７ｂをＡＬＵ２及び
アドレス加算器３にそれぞれ出力し、読み出しレジスタ
アドレス信号１６ａ，１６ｂ及び書き込みレジスタアド
レス信号１８をレジスタファイル１に出力する。
ＭＤに基づき、制御データ７ａ及び７ｂをＡＬＵ２及び
アドレス加算器３にそれぞれ出力し、読み出しレジスタ
アドレス信号１６ａ，１６ｂ及び書き込みレジスタアド
レス信号１８をレジスタファイル１に出力する。
【０００６】レジスタファイル１は、読み出しレジスタ
アドレス信号１６ａ，１６ｂ及び書き込みレジスタアド
レス信号１８に基づき、レジスタデータ６ａをＡＬＵ２
及びアドレス加算器３に出力し、レジスタデータ６ｂを
外部メモリ（図示せず）に出力する。また、書き込みレ
ジスタアドレス信号１８で書き込みレジスタが指示され
ている場合、書き込みレジスタにＡＬＵ演算結果８を書
き込む。
アドレス信号１６ａ，１６ｂ及び書き込みレジスタアド
レス信号１８に基づき、レジスタデータ６ａをＡＬＵ２
及びアドレス加算器３に出力し、レジスタデータ６ｂを
外部メモリ（図示せず）に出力する。また、書き込みレ
ジスタアドレス信号１８で書き込みレジスタが指示され
ている場合、書き込みレジスタにＡＬＵ演算結果８を書
き込む。
【０００７】ＡＬＵ２はレジスタデータ６ａと制御デー
タ７ａとを加算し、その加算結果であるＡＬＵ演算結果
８をレジスタファイル１に出力する。
タ７ａとを加算し、その加算結果であるＡＬＵ演算結果
８をレジスタファイル１に出力する。
【０００８】アドレス加算器３は、レジスタデータ６ａ
と制御データ７ｂとを加算し、その加算結果であるアド
レス加算結果１１を外部メモリに出力する。このアドレ
ス加算結果１１が外部メモリのアクセス対象のアドレス
となる。
と制御データ７ｂとを加算し、その加算結果であるアド
レス加算結果１１を外部メモリに出力する。このアドレ
ス加算結果１１が外部メモリのアクセス対象のアドレス
となる。
【０００９】プログラムカウンタ４は、制御信号２３が
“Ｌ”のとき、プログラムカウント値９を順次インクリ
メントして出力する。
“Ｌ”のとき、プログラムカウント値９を順次インクリ
メントして出力する。
【００１０】コンピュータＲ３０００はプログラムカウ
ント値９をアドレス値として読み出された命令１０を制
御回路５で解読し、必要な信号を生成してそれぞれのブ
ロックにその信号を与えることによって処理を実行す
る。
ント値９をアドレス値として読み出された命令１０を制
御回路５で解読し、必要な信号を生成してそれぞれのブ
ロックにその信号を与えることによって処理を実行す
る。
【００１１】図１５はレジスタファイル１の内部構成を
示す説明図である。同図に示すように、マトリクス状に
メモリセルＭＣが構成され、各行のメモリセルＭＣがそ
れぞれ＄０〜＄３１のレジスタＲ０〜Ｒ３１となる。こ
れらのメモリセルＭＣへのアクセスはデコード回路６０
０〜６０２の制御下で行われる。
示す説明図である。同図に示すように、マトリクス状に
メモリセルＭＣが構成され、各行のメモリセルＭＣがそ
れぞれ＄０〜＄３１のレジスタＲ０〜Ｒ３１となる。こ
れらのメモリセルＭＣへのアクセスはデコード回路６０
０〜６０２の制御下で行われる。
【００１２】デコード回路６００は書き込みレジスタア
ドレス信号１８を受け、書き込みレジスタアドレス信号
１８に基づき複数の書き込みレジスタ選択線１９を選択
的に“Ｈ”にする。デコード回路６０１は読み出しレジ
スタアドレス信号１６ａを受け、読み出しレジスタアド
レス信号１６ａに基づき複数の読み出しレジスタ選択線
２０ａを選択的に“Ｈ”にする。デコード回路６０２は
読み出しレジスタアドレス信号１６ｂを受け、読み出し
レジスタアドレス信号１６ｂに基づき読み出しレジスタ
選択線２０ｂを選択的に“Ｈ”にする。
ドレス信号１８を受け、書き込みレジスタアドレス信号
１８に基づき複数の書き込みレジスタ選択線１９を選択
的に“Ｈ”にする。デコード回路６０１は読み出しレジ
スタアドレス信号１６ａを受け、読み出しレジスタアド
レス信号１６ａに基づき複数の読み出しレジスタ選択線
２０ａを選択的に“Ｈ”にする。デコード回路６０２は
読み出しレジスタアドレス信号１６ｂを受け、読み出し
レジスタアドレス信号１６ｂに基づき読み出しレジスタ
選択線２０ｂを選択的に“Ｈ”にする。
【００１３】図１６はメモリセルＭＣの内部構成を示す
回路図である。同図に示すように、インバータＧ１及び
Ｇ２のループ接続により記憶部２１を構成し、インバー
タＧ１の入力部とＡＬＵ演算結果８の１ビット情報が得
られる書き込み信号線Ｌ８との間にＮＭＯＳトランジス
タＱ１が介挿される。また、インバータＧ１の出力がイ
ンバータＧ３の入力に接続され、インバータＧ３の出力
部とレジスタデータ６ａの１ビット情報が出力されるレ
ジスタデータ線Ｌ６ａとの間にＮＭＯＳトランジスタＱ
２が介挿される。さらに、インバータＧ１の出力がイン
バータＧ４の入力に接続され、インバータＧ４の出力部
とレジスタデータ６ｂの１ビット情報が出力されるレジ
スタデータ線Ｌ６ｂとの間にＮＭＯＳトランジスタＱ３
が介挿される。そして、トランジスタＱ１のゲートに書
き込み選択線Ｌ１が接続され、トランジスタＱ２のゲー
トに読み出し選択線Ｌ２ａが接続され、トランジスタＱ
３のゲートに読み出し選択線Ｌ２ｂが接続される。そし
て、書き込み選択線Ｌ１に書き込みレジスタ選択線１９
が接続され、読み出し選択線Ｌ２ａに読み出しレジスタ
選択線２０ａが接続され、読み出し選択線Ｌ２ｂに読み
出しレジスタ選択線２０ｂが接続される。
回路図である。同図に示すように、インバータＧ１及び
Ｇ２のループ接続により記憶部２１を構成し、インバー
タＧ１の入力部とＡＬＵ演算結果８の１ビット情報が得
られる書き込み信号線Ｌ８との間にＮＭＯＳトランジス
タＱ１が介挿される。また、インバータＧ１の出力がイ
ンバータＧ３の入力に接続され、インバータＧ３の出力
部とレジスタデータ６ａの１ビット情報が出力されるレ
ジスタデータ線Ｌ６ａとの間にＮＭＯＳトランジスタＱ
２が介挿される。さらに、インバータＧ１の出力がイン
バータＧ４の入力に接続され、インバータＧ４の出力部
とレジスタデータ６ｂの１ビット情報が出力されるレジ
スタデータ線Ｌ６ｂとの間にＮＭＯＳトランジスタＱ３
が介挿される。そして、トランジスタＱ１のゲートに書
き込み選択線Ｌ１が接続され、トランジスタＱ２のゲー
トに読み出し選択線Ｌ２ａが接続され、トランジスタＱ
３のゲートに読み出し選択線Ｌ２ｂが接続される。そし
て、書き込み選択線Ｌ１に書き込みレジスタ選択線１９
が接続され、読み出し選択線Ｌ２ａに読み出しレジスタ
選択線２０ａが接続され、読み出し選択線Ｌ２ｂに読み
出しレジスタ選択線２０ｂが接続される。
【００１４】したがって、書き込みレジスタ選択線１９
が“Ｈ”になると、トランジスタＱ１がオンし、書き込
み信号線Ｌ８より得られるＡＬＵ演算結果８の１ビット
情報が記憶部２１に書き込まれ、読み出しレジスタ選択
線２０ａが“Ｈ”になると、トランジスタＱ２がオン
し、記憶部２１の格納データがレジスタデータ線Ｌ６ａ
を介してレジスタデータ６ｂとして出力され、読み出し
レジスタ選択線２０ｂが“Ｈ”になると、トランジスタ
Ｑ３がオンし、記憶部２１の格納データがレジスタデー
タ線Ｌ６ｂを介してレジスタデータ６ｂとして出力され
る。
が“Ｈ”になると、トランジスタＱ１がオンし、書き込
み信号線Ｌ８より得られるＡＬＵ演算結果８の１ビット
情報が記憶部２１に書き込まれ、読み出しレジスタ選択
線２０ａが“Ｈ”になると、トランジスタＱ２がオン
し、記憶部２１の格納データがレジスタデータ線Ｌ６ａ
を介してレジスタデータ６ｂとして出力され、読み出し
レジスタ選択線２０ｂが“Ｈ”になると、トランジスタ
Ｑ３がオンし、記憶部２１の格納データがレジスタデー
タ線Ｌ６ｂを介してレジスタデータ６ｂとして出力され
る。
【００１５】このような構成のレジスタファイル１は、
書き込みレジスタアドレス信号１８に基づき書き込みレ
ジスタ選択線１９を選択的に“Ｈ”にして、“Ｈ”の書
き込みレジスタ選択線１９に接続されるレジスタＲｉ
（ｉ＝０〜３１）のメモリセルＭＣに、ＡＬＵ演算結果
８を書き込んだり、読み出しレジスタアドレス信号１６
ａに基づき、読み出しレジスタ選択線２０ａを“Ｈ”に
して、“Ｈ”の読み出しレジスタ選択線２０ａに接続さ
れるレジスタＲｉのメモリセルＭＣから、レジスタデー
タ６ａを出力したり、読み出しレジスタアドレス信号１
６ｂに基づき、読み出しレジスタ選択線２０ｂを“Ｈ”
にして、“Ｈ”の読み出しレジスタ選択線２０ｂに接続
されるレジスタＲｉのメモリセルＭＣから、レジスタデ
ータ６ｂを出力したりする。
書き込みレジスタアドレス信号１８に基づき書き込みレ
ジスタ選択線１９を選択的に“Ｈ”にして、“Ｈ”の書
き込みレジスタ選択線１９に接続されるレジスタＲｉ
（ｉ＝０〜３１）のメモリセルＭＣに、ＡＬＵ演算結果
８を書き込んだり、読み出しレジスタアドレス信号１６
ａに基づき、読み出しレジスタ選択線２０ａを“Ｈ”に
して、“Ｈ”の読み出しレジスタ選択線２０ａに接続さ
れるレジスタＲｉのメモリセルＭＣから、レジスタデー
タ６ａを出力したり、読み出しレジスタアドレス信号１
６ｂに基づき、読み出しレジスタ選択線２０ｂを“Ｈ”
にして、“Ｈ”の読み出しレジスタ選択線２０ｂに接続
されるレジスタＲｉのメモリセルＭＣから、レジスタデ
ータ６ｂを出力したりする。
【００１６】このように、レジスタファイル１は、コン
ピュータの内部に存在するコンピュータが処理できるビ
ット幅のデータ記憶装置群を構成している。Ｒ３０００
のレジスタファイル１の場合は３２ビット幅のレジスタ
を３２個装備しており、それぞれを識別するため＄０か
ら＄３１までの番号がつけられている。以下、本明細書
中では３２個のレジスタ群の中でｘ番のレジスタを＄ｘ
と表現する。
ピュータの内部に存在するコンピュータが処理できるビ
ット幅のデータ記憶装置群を構成している。Ｒ３０００
のレジスタファイル１の場合は３２ビット幅のレジスタ
を３２個装備しており、それぞれを識別するため＄０か
ら＄３１までの番号がつけられている。以下、本明細書
中では３２個のレジスタ群の中でｘ番のレジスタを＄ｘ
と表現する。
【００１７】最近のコンピュータではこれらのレジスタ
群は自由にデータを読み出したり、書き込んだりするこ
とが可能であるが、Ｒ３０００の場合は特に＄０のレジ
スタは零レジスタと特定し、書き込むことはできなく
て、読み出す場合は常に値０を読み出すことにハードウ
ェアで決められている。
群は自由にデータを読み出したり、書き込んだりするこ
とが可能であるが、Ｒ３０００の場合は特に＄０のレジ
スタは零レジスタと特定し、書き込むことはできなく
て、読み出す場合は常に値０を読み出すことにハードウ
ェアで決められている。
【００１８】また＄３１はリンクレジスタと呼ばれ、分
岐命令実行後に復帰する場合の戻り先のアドレスのデー
タを格納するレジスタに指定されている。また＄２９は
スタックポインタ用のレジスタに指定されており、これ
は分岐命令を実行した場合に分岐先の命令が分岐前のＣ
ＰＵ内のレジスタの値を書き換える場合に備えて、あら
かじめレジスタのデータを退避する外部メモリ素子上の
アドレス値を格納するレジスタである。
岐命令実行後に復帰する場合の戻り先のアドレスのデー
タを格納するレジスタに指定されている。また＄２９は
スタックポインタ用のレジスタに指定されており、これ
は分岐命令を実行した場合に分岐先の命令が分岐前のＣ
ＰＵ内のレジスタの値を書き換える場合に備えて、あら
かじめレジスタのデータを退避する外部メモリ素子上の
アドレス値を格納するレジスタである。
【００１９】しかし、＄３１と＄２９は形式的に上記の
ような使用方法が決められているだけであり、それ以外
のデータの格納に利用することは可能であり、またそう
することも何ら問題ではない。そのため、＄２９の利用
に関しては必ず命令語の中でその番号を指定する必要が
ある。＄３１に関しては、基本的には命令語の中でその
番号を指定する必要があるが、命令語の中で指定せずに
利用される場合がある。
ような使用方法が決められているだけであり、それ以外
のデータの格納に利用することは可能であり、またそう
することも何ら問題ではない。そのため、＄２９の利用
に関しては必ず命令語の中でその番号を指定する必要が
ある。＄３１に関しては、基本的には命令語の中でその
番号を指定する必要があるが、命令語の中で指定せずに
利用される場合がある。
【００２０】Ｒ３０００とは異なり、コンピュータの中
にはレジスタを固定的にある決まった命令だけでしか利
用できないようなコンピュータも存在する。このような
コンピュータでは命令によって読み書きするレジスタが
固定されているので、命令語の中にわざわざレジスタの
名称を記述しないようになっている。
にはレジスタを固定的にある決まった命令だけでしか利
用できないようなコンピュータも存在する。このような
コンピュータでは命令によって読み書きするレジスタが
固定されているので、命令語の中にわざわざレジスタの
名称を記述しないようになっている。
【００２１】最近のコンピュータにはコンパイラと呼ば
れるソフトウェアが必須であり、コンピュータというハ
ードウェアとこのコンパイラというソフトウェアの組み
合わせが現在の高速で高性能なコンピュータを作ってい
ると言っても過言ではない。コンパイラとはコンピュー
タが命令を実行しやすいように命令を並べたり、コンピ
ュータが持っている演算装置を効率的に利用できるよう
にするソフトウェアである。コンパイラにとってはコン
ピュータが多くのレジスタを装備し、データをコンピュ
ータのレジスタ間で移動できたほうが効率が良い。その
ため命令でレジスタが固定されているよりも、いろいろ
な命令でいろいろなレジスタが利用できるほうが都合が
良い。したがって、最近の高性能なコンピュータでは命
令でレジスタが固定されていない場合が多い。
れるソフトウェアが必須であり、コンピュータというハ
ードウェアとこのコンパイラというソフトウェアの組み
合わせが現在の高速で高性能なコンピュータを作ってい
ると言っても過言ではない。コンパイラとはコンピュー
タが命令を実行しやすいように命令を並べたり、コンピ
ュータが持っている演算装置を効率的に利用できるよう
にするソフトウェアである。コンパイラにとってはコン
ピュータが多くのレジスタを装備し、データをコンピュ
ータのレジスタ間で移動できたほうが効率が良い。その
ため命令でレジスタが固定されているよりも、いろいろ
な命令でいろいろなレジスタが利用できるほうが都合が
良い。したがって、最近の高性能なコンピュータでは命
令でレジスタが固定されていない場合が多い。
【００２２】命令でレジスタが固定されているようなコ
ンピュータでは、複雑度が増すためレジスタは８個ぐら
いしか装備できず、レジスタを１６個以上（最近はほと
んどが３２個）装備しているコンピュータでは命令でレ
ジスタを固定していない。そのため、命令語の中で利用
するレジスタの番号（あるいは名称）を指定するように
なっている。レジスタを命令で指定できるほうが、レジ
スタファイルをメモリ素子のような構成で作成でき半導
体集積回路にとっては利点が大きい。
ンピュータでは、複雑度が増すためレジスタは８個ぐら
いしか装備できず、レジスタを１６個以上（最近はほと
んどが３２個）装備しているコンピュータでは命令でレ
ジスタを固定していない。そのため、命令語の中で利用
するレジスタの番号（あるいは名称）を指定するように
なっている。レジスタを命令で指定できるほうが、レジ
スタファイルをメモリ素子のような構成で作成でき半導
体集積回路にとっては利点が大きい。
【００２３】アドレス加算器はロード命令（ＣＰＵ外部
のメモリ素子のデータをＣＰＵ内のレジスタに読み込む
命令）やストア命令（ＣＰＵ内のレジスタのデータをＣ
ＰＵ外部のメモリ素子に書き込む命令）の実行の場合
に、外部メモリ素子の番地（アドレス）を計算するため
の加算器である。その他のＡＬＵ、プログラムカウン
タ、制御回路はコンピュータに必要となる通常の回路で
あるので特に説明は加えない。
のメモリ素子のデータをＣＰＵ内のレジスタに読み込む
命令）やストア命令（ＣＰＵ内のレジスタのデータをＣ
ＰＵ外部のメモリ素子に書き込む命令）の実行の場合
に、外部メモリ素子の番地（アドレス）を計算するため
の加算器である。その他のＡＬＵ、プログラムカウン
タ、制御回路はコンピュータに必要となる通常の回路で
あるので特に説明は加えない。
【００２４】以下に従来のコンピュータとしてＲ３００
０がいろいろな命令を実行する例について説明する。図
１７はＲ３０００がcall-return文（任意の命令列に分
岐し、もとの命令列に戻ってくる命令）を実行する場合
の命令を命令語とそのマシン語と合わせて示したもので
ある。マシン語とは命令語をコンピュータが理解できる
２進数の数字の列で表現したものであり、最近の高性能
コンピュータでは１命令それぞれが３２ビット長に固定
されている。
０がいろいろな命令を実行する例について説明する。図
１７はＲ３０００がcall-return文（任意の命令列に分
岐し、もとの命令列に戻ってくる命令）を実行する場合
の命令を命令語とそのマシン語と合わせて示したもので
ある。マシン語とは命令語をコンピュータが理解できる
２進数の数字の列で表現したものであり、最近の高性能
コンピュータでは１命令それぞれが３２ビット長に固定
されている。
【００２５】図１７では、命令１が命令「jal」によ
り、命令列Ａ（命令１０から命令１６で構成）を呼び出
している。そして、命令列Ａの処理が完了した場合に命
令２に戻ってきて命令２を実行する。このような処理を
call-return処理と呼ぶ。命令１ではプログラムカウン
タに命令１０のアドレス値、この例の場合は１０をセッ
トする。命令１のマシン語では、最初の６ビットが「ja
l」という分岐命令を表わしていて、次の５ビットとそ
の次の５ビットと最後の１６ビットが分岐先アドレス１
０を表わしている。この１０をプログラムカウンタ４に
セットする。
り、命令列Ａ（命令１０から命令１６で構成）を呼び出
している。そして、命令列Ａの処理が完了した場合に命
令２に戻ってきて命令２を実行する。このような処理を
call-return処理と呼ぶ。命令１ではプログラムカウン
タに命令１０のアドレス値、この例の場合は１０をセッ
トする。命令１のマシン語では、最初の６ビットが「ja
l」という分岐命令を表わしていて、次の５ビットとそ
の次の５ビットと最後の１６ビットが分岐先アドレス１
０を表わしている。この１０をプログラムカウンタ４に
セットする。
【００２６】jal 命令では分岐先の命令列Ａの実行完了
後に必ず次の命令に戻ってくる必要があるので、ハード
ウェアで暗黙的に＄３１のレジスタに命令２のアドレス
値すなわち２をセットする。これは命令語やマシン語で
はなにも指定する必要がない。これはjal 命令では現在
のプログラムカウント値（命令１のアドレスを示す１）
に１を加算した値（命令２のアドレスを示す２）を＄３
１に書き込むことが暗黙的にわかっているので、特にマ
シン語に記述する必要がないからである。これが先に述
べた＄３１のレジスタを命令後の中で指定せずに利用す
る特別な場合に相当する。
後に必ず次の命令に戻ってくる必要があるので、ハード
ウェアで暗黙的に＄３１のレジスタに命令２のアドレス
値すなわち２をセットする。これは命令語やマシン語で
はなにも指定する必要がない。これはjal 命令では現在
のプログラムカウント値（命令１のアドレスを示す１）
に１を加算した値（命令２のアドレスを示す２）を＄３
１に書き込むことが暗黙的にわかっているので、特にマ
シン語に記述する必要がないからである。これが先に述
べた＄３１のレジスタを命令後の中で指定せずに利用す
る特別な場合に相当する。
【００２７】コンピュータは命令１の後に命令１０を実
行する。命令１０の「addi」は加算命令であるが、＄２
９のレジスタの格納データと（−６）とを加算して＄２
９のレジスタに書き込むことを示している。命令１０の
マシン語では、最初の６ビットが「addi」という命令を
表わしていて、次の５ビットが書き込むレジスタ＄２９
を、次の５ビットが読み出すレジスタ＄２９を表わして
いて、最後の１６ビットが加算データ（−６）を表わし
ている。通常のaddi命令では読み出すレジスタと書き込
むレジスタは異なっているので２個のレジスタを指定す
る必要があり、この場合でもマシン語では＄２９のレジ
スタを２度指定する必要がある。
行する。命令１０の「addi」は加算命令であるが、＄２
９のレジスタの格納データと（−６）とを加算して＄２
９のレジスタに書き込むことを示している。命令１０の
マシン語では、最初の６ビットが「addi」という命令を
表わしていて、次の５ビットが書き込むレジスタ＄２９
を、次の５ビットが読み出すレジスタ＄２９を表わして
いて、最後の１６ビットが加算データ（−６）を表わし
ている。通常のaddi命令では読み出すレジスタと書き込
むレジスタは異なっているので２個のレジスタを指定す
る必要があり、この場合でもマシン語では＄２９のレジ
スタを２度指定する必要がある。
【００２８】命令１１はストア命令で、＄２９のレジス
タの格納データと５とを加算した値をアドレス番号と
し、ＣＰＵ外部のメモリの上記アドレス番号に＄３１の
レジスタの格納データを記憶することを意味している。
これは後で実行する命令１３が命令１と同様に「jal」
命令であり、＄３１のレジスタに戻り先のアドレスを無
条件に書き込むため、現在の＄３１のレジスタの格納デ
ータを外部メモリへ退避する必要があるために発生する
命令である。命令１１のマシン語では、最初の６ビット
がストア命令を表わしていて、次の５ビットがアドレス
計算に必要なレジスタ番号＄２９を、次の５ビットが外
部に記憶するデータを保持しているレジスタの番号＄３
１を表わし、最後の１６ビットが加算するデータ５を表
わしている。
タの格納データと５とを加算した値をアドレス番号と
し、ＣＰＵ外部のメモリの上記アドレス番号に＄３１の
レジスタの格納データを記憶することを意味している。
これは後で実行する命令１３が命令１と同様に「jal」
命令であり、＄３１のレジスタに戻り先のアドレスを無
条件に書き込むため、現在の＄３１のレジスタの格納デ
ータを外部メモリへ退避する必要があるために発生する
命令である。命令１１のマシン語では、最初の６ビット
がストア命令を表わしていて、次の５ビットがアドレス
計算に必要なレジスタ番号＄２９を、次の５ビットが外
部に記憶するデータを保持しているレジスタの番号＄３
１を表わし、最後の１６ビットが加算するデータ５を表
わしている。
【００２９】このように、コンピュータでは外部メモリ
上にレジスタのデータを退避するため、その退避するメ
モリ上の空き空間のアドレスを指示するレジスタが必要
であり、Ｒ３０００では＄２９のレジスタに相当する。
上記の例の場合は＄３１のレジスタの格納データだけを
退避させているが、callする命令列が使用するレジスタ
数によりその退避するレジスタ数は任意の数となる。
上にレジスタのデータを退避するため、その退避するメ
モリ上の空き空間のアドレスを指示するレジスタが必要
であり、Ｒ３０００では＄２９のレジスタに相当する。
上記の例の場合は＄３１のレジスタの格納データだけを
退避させているが、callする命令列が使用するレジスタ
数によりその退避するレジスタ数は任意の数となる。
【００３０】命令１２と命令１３は命令列Ａの本来の命
令である命令１０と命令１１は命令１２と命令１３を実
行するための準備と考えてもよい。命令１３はjal 命令
であるので、分岐した後に必要な処理を実行完了して命
令１４にもどってくる。命令１４はロード命令であり、
＄２９のレジスタの格納データに５を加算した値をアド
レス番号として外部メモリからデータを読み出し、＄３
１のレジスタに転送して書き込むことを表わしている。
すなわち、命令列Ａが呼ばれた命令へ戻るために、＄３
１に戻り先アドレスをセットすることになる。命令１５
は＄２９のレジスタの格納データと６とを加算すること
を表わしている。これは命令列を呼び出す前の状態の＄
２９のレジスタの格納データに戻す、すなわち空き空間
をもとに戻すことを意味する。
令である命令１０と命令１１は命令１２と命令１３を実
行するための準備と考えてもよい。命令１３はjal 命令
であるので、分岐した後に必要な処理を実行完了して命
令１４にもどってくる。命令１４はロード命令であり、
＄２９のレジスタの格納データに５を加算した値をアド
レス番号として外部メモリからデータを読み出し、＄３
１のレジスタに転送して書き込むことを表わしている。
すなわち、命令列Ａが呼ばれた命令へ戻るために、＄３
１に戻り先アドレスをセットすることになる。命令１５
は＄２９のレジスタの格納データと６とを加算すること
を表わしている。これは命令列を呼び出す前の状態の＄
２９のレジスタの格納データに戻す、すなわち空き空間
をもとに戻すことを意味する。
【００３１】命令１６は＄３１のレジスタが指示するア
ドレス値をプログラムカウンタにセットし、分岐するこ
とを示している。この例の場合では、＄３１のレジスタ
の格納データ値は命令２のアドレス値である２であり、
命令２に分岐する。すなわち、命令列Ａを呼び出した命
令１の次の命令に戻ることになる。
ドレス値をプログラムカウンタにセットし、分岐するこ
とを示している。この例の場合では、＄３１のレジスタ
の格納データ値は命令２のアドレス値である２であり、
命令２に分岐する。すなわち、命令列Ａを呼び出した命
令１の次の命令に戻ることになる。
【００３２】以下、図１４で示した従来のコンピュータ
による図１７の命令１０及び命令１１の処理方法を詳述
する。
による図１７の命令１０及び命令１１の処理方法を詳述
する。
【００３３】図１７における命令１０のaddi命令を処
理する場合 制御回路５は命令ＣＭＤをデコードして、書き込みアド
レス信号１８として“11101 ”、読み出しレジスタアド
レス信号１６ａとして“11101 ”を設定し、加算される
即値−６を制御データ７ａとして設定する。そして、レ
ジスタファイル１は、読み出しレジスタアドレス信号１
６ａ及び書き込みレジスタアドレス信号１８に基づき、
レジスタデータ６ａとして＄２９のレジスタの格納デー
タ値（Ｄ２９）を出力し、書き込みレジスタとして＄２
９のレジスタを指定する。そして、ＡＬＵ２は、レジス
タデータ６ａ（Ｄ２９）と制御データ７ａ（“−６”）
とを加算して得られるＡＬＵ演算結果８をレジスタファ
イル１に出力することにより、レジスタファイル１内の
＄２９のレジスタの格納データ値としてＡＬＵ演算結果
８が書き込まれる。
理する場合 制御回路５は命令ＣＭＤをデコードして、書き込みアド
レス信号１８として“11101 ”、読み出しレジスタアド
レス信号１６ａとして“11101 ”を設定し、加算される
即値−６を制御データ７ａとして設定する。そして、レ
ジスタファイル１は、読み出しレジスタアドレス信号１
６ａ及び書き込みレジスタアドレス信号１８に基づき、
レジスタデータ６ａとして＄２９のレジスタの格納デー
タ値（Ｄ２９）を出力し、書き込みレジスタとして＄２
９のレジスタを指定する。そして、ＡＬＵ２は、レジス
タデータ６ａ（Ｄ２９）と制御データ７ａ（“−６”）
とを加算して得られるＡＬＵ演算結果８をレジスタファ
イル１に出力することにより、レジスタファイル１内の
＄２９のレジスタの格納データ値としてＡＬＵ演算結果
８が書き込まれる。
【００３４】図１７における命令１１のsw命令を処理
する場合 制御回路５は命令ＣＭＤがデコードして、読み出しレジ
スタアドレス信号１６ａとして“11101”を設定し、も
う一つの読み出しレジスタアドレス信号１６ｂとして
“11111”を設定し、加算される即値５を制御データ７
ｂとして設定する。そして、レジスタファイル１は、読
み出しレジスタアドレス信号１６ａ及び１６ｂに基づ
き、レジスタデータ６ａとして＄２９のレジスタの格納
データ値（Ｄ２９）をアドレス加算器３に出力するとも
に、レジスタデータ６ｂとして＄３１のレジスタの格納
データ値（Ｄ３１）を外部メモリに出力する。
する場合 制御回路５は命令ＣＭＤがデコードして、読み出しレジ
スタアドレス信号１６ａとして“11101”を設定し、も
う一つの読み出しレジスタアドレス信号１６ｂとして
“11111”を設定し、加算される即値５を制御データ７
ｂとして設定する。そして、レジスタファイル１は、読
み出しレジスタアドレス信号１６ａ及び１６ｂに基づ
き、レジスタデータ６ａとして＄２９のレジスタの格納
データ値（Ｄ２９）をアドレス加算器３に出力するとも
に、レジスタデータ６ｂとして＄３１のレジスタの格納
データ値（Ｄ３１）を外部メモリに出力する。
【００３５】そして、アドレス加算器３は、レジスタデ
ータ６ａ（Ｄ２９）と制御データ７ｂ（“５”）とを加
算して得られるアドレス加算結果１１を外部メモリに出
力する。その結果、アドレス加算結果１１をアドレス値
とする外部メモリに、読み出したレジスタデータ６ｂす
なわち＄３１のレジスタの格納データ値が書き込まれ
る。
ータ６ａ（Ｄ２９）と制御データ７ｂ（“５”）とを加
算して得られるアドレス加算結果１１を外部メモリに出
力する。その結果、アドレス加算結果１１をアドレス値
とする外部メモリに、読み出したレジスタデータ６ｂす
なわち＄３１のレジスタの格納データ値が書き込まれ
る。
【００３６】図１８はＲ３０００がfor 文（同じ命令列
を指示された数だけ繰り返し実行する命令）を実行する
場合の命令を命令コードとそのマシン語と合わせて示し
た図である。図１８では命令３で指示される命令を1024
回繰り返すfor 文の例を示してある。
を指示された数だけ繰り返し実行する命令）を実行する
場合の命令を命令コードとそのマシン語と合わせて示し
た図である。図１８では命令３で指示される命令を1024
回繰り返すfor 文の例を示してある。
【００３７】まず命令１でレジスタの１番に繰り返す回
数である1024をセットする。命令１のaddiは加算命令で
あるが、＄０のレジスタの格納データ値に1024を加算し
て＄１に書き込むことを示している。＄０のレジスタは
先にも述べたように値は常に“０”である。命令１のマ
シン語では、最初の６ビットがaddiという加算命令を表
わしていて、次の５ビットが＄０を表わし、最後の１６
ビットが1024を表わしている。
数である1024をセットする。命令１のaddiは加算命令で
あるが、＄０のレジスタの格納データ値に1024を加算し
て＄１に書き込むことを示している。＄０のレジスタは
先にも述べたように値は常に“０”である。命令１のマ
シン語では、最初の６ビットがaddiという加算命令を表
わしていて、次の５ビットが＄０を表わし、最後の１６
ビットが1024を表わしている。
【００３８】命令２で同様に＄２のレジスタの格納デー
タ値として、繰り返しの最初であることを意味する
“１”をセットする。命令３はこのfor 文が繰り返し実
行する本来の命令（処理）であり、ここでは命令３が１
個だけであるが、この数は約６４０００個（２16個）の
命令が可能である。
タ値として、繰り返しの最初であることを意味する
“１”をセットする。命令３はこのfor 文が繰り返し実
行する本来の命令（処理）であり、ここでは命令３が１
個だけであるが、この数は約６４０００個（２16個）の
命令が可能である。
【００３９】命令４では、必要な処理（ここでは命令
３）を実行したので＄２８のレジスタの格納データ値に
値１を加算して、＄２８のレジスタの格納データ値とし
てセットする。読み出すレジスタも書き込むレジスタも
同じであるので、括弧のような命令記述でもよい。しか
しマシン語では、通常のaddi命令と同じ命令であるの
で、最初の６ビットがaddiという加算命令を表わしてい
て、次の５ビットが書き込むレジスタである＄２８を、
次の５ビットが読み出すレジスタである＄２８を表わ
し、最後の１６ビットが加算１を表わしている。このよ
うにマシン語の中では＄２８を２回記述する必要があ
る。
３）を実行したので＄２８のレジスタの格納データ値に
値１を加算して、＄２８のレジスタの格納データ値とし
てセットする。読み出すレジスタも書き込むレジスタも
同じであるので、括弧のような命令記述でもよい。しか
しマシン語では、通常のaddi命令と同じ命令であるの
で、最初の６ビットがaddiという加算命令を表わしてい
て、次の５ビットが書き込むレジスタである＄２８を、
次の５ビットが読み出すレジスタである＄２８を表わ
し、最後の１６ビットが加算１を表わしている。このよ
うにマシン語の中では＄２８を２回記述する必要があ
る。
【００４０】命令５では＄２８のレジスタの格納データ
値と＄３０のレジスタの格納データ値とを比較し、一致
していなければ現在実行中の番地の−２の番地（すなわ
ち命令３の番地）の処理にもどることを示している。命
令５のマシン語では命令１のマシン語と同様に、最初の
６ビットが「bne」という比較分岐命令を表わし、次の
５ビットが＄２８のレジスタの格納データ値を、次の５
ビットが＄３０のレジスタの格納データ値を表わし、最
後の１６ビットが−２を表わしている。
値と＄３０のレジスタの格納データ値とを比較し、一致
していなければ現在実行中の番地の−２の番地（すなわ
ち命令３の番地）の処理にもどることを示している。命
令５のマシン語では命令１のマシン語と同様に、最初の
６ビットが「bne」という比較分岐命令を表わし、次の
５ビットが＄２８のレジスタの格納データ値を、次の５
ビットが＄３０のレジスタの格納データ値を表わし、最
後の１６ビットが−２を表わしている。
【００４１】命令５では＄２８のレジスタの格納データ
値が1024になるまでは＄２８のレジスタの格納データ値
と＄３０のレジスタの格納データ値とが一致しない。命
令４で＄２のレジスタの格納データ値が１づつ増加して
いくので、結局命令３から命令４を1024回実行しなけれ
ば＄２８のレジスタの格納データ値は1024にならない。
＄２８のレジスタの格納データ値が“1024”になると、
命令５では＄２８のレジスタの格納データ値と＄３０の
レジスタの格納データ値とが一致するので命令３に分岐
することなく、命令６に処理が移行する。これで、for
文の繰り返し命令を実行したことになる。
値が1024になるまでは＄２８のレジスタの格納データ値
と＄３０のレジスタの格納データ値とが一致しない。命
令４で＄２のレジスタの格納データ値が１づつ増加して
いくので、結局命令３から命令４を1024回実行しなけれ
ば＄２８のレジスタの格納データ値は1024にならない。
＄２８のレジスタの格納データ値が“1024”になると、
命令５では＄２８のレジスタの格納データ値と＄３０の
レジスタの格納データ値とが一致するので命令３に分岐
することなく、命令６に処理が移行する。これで、for
文の繰り返し命令を実行したことになる。
【００４２】図１９は図１４で示したＲ３０００のさら
に詳細な構成を示すブロック図である。同図に示すよう
に、Ｒ３０００には比較回路１００という分岐命令制御
用の比較回路１００が設けられている。比較回路１００
はレジスタデータ６ａ及びレジスタデータ６ｂを受け、
レジスタデータ６ａとレジスタデータ６ｂとの比較結果
を比較結果信号１０１としてプログラムカウンタ４に出
力する。
に詳細な構成を示すブロック図である。同図に示すよう
に、Ｒ３０００には比較回路１００という分岐命令制御
用の比較回路１００が設けられている。比較回路１００
はレジスタデータ６ａ及びレジスタデータ６ｂを受け、
レジスタデータ６ａとレジスタデータ６ｂとの比較結果
を比較結果信号１０１としてプログラムカウンタ４に出
力する。
【００４３】制御回路５は、通常は“Ｌ”の制御信号２
３を出力し、命令ＣＭＤがbne命令を指示する場合に
“Ｈ”の制御信号２３をプログラムカウンタ４に出力す
る。
３を出力し、命令ＣＭＤがbne命令を指示する場合に
“Ｈ”の制御信号２３をプログラムカウンタ４に出力す
る。
【００４４】プログラムカウンタ４は、制御信号２３、
制御データ７ｂ及び比較結果信号１０１を受け、制御信
号２３が“Ｈ”で比較結果信号１０１が不一致を指示し
ているとき、現在のプログラムカウント値９に制御デー
タ７ｂを加算した値を新たなプログラムカウント値９と
して出力し、制御信号２３が“Ｈ”で比較結果信号１０
１が一致を指示しているとき、プログラムカウント値９
に１を加算して新たなプログラムカウント値９として出
力する。また、プログラムカウンタ４は、制御信号２３
が“Ｌ”のとき、プログラムカウント値９を順次インク
リメントして出力する。
制御データ７ｂ及び比較結果信号１０１を受け、制御信
号２３が“Ｈ”で比較結果信号１０１が不一致を指示し
ているとき、現在のプログラムカウント値９に制御デー
タ７ｂを加算した値を新たなプログラムカウント値９と
して出力し、制御信号２３が“Ｈ”で比較結果信号１０
１が一致を指示しているとき、プログラムカウント値９
に１を加算して新たなプログラムカウント値９として出
力する。また、プログラムカウンタ４は、制御信号２３
が“Ｌ”のとき、プログラムカウント値９を順次インク
リメントして出力する。
【００４５】以下、図１９で示したＲ３０００による図
１８の命令４及び命令５の処理方法を詳述する。
１８の命令４及び命令５の処理方法を詳述する。
【００４６】図１８における命令４のaddi命令を処理
する場合 制御回路５は、命令ＣＭＤがデコードして、書き込みア
ドレス信号１８として“11100 ”、読み出しレジスタア
ドレス信号１６ａとして“11100”を設定し、加算され
る即値１を制御データ７ａとして設定する。そして、レ
ジスタファイル１は、読み出しレジスタアドレス信号１
６ａ及び書き込みレジスタアドレス信号１８に基づき、
レジスタデータ６ａとして＄２８のレジスタの格納デー
タ値（Ｄ２８）を出力し、書き込みレジスタとして＄２
８のレジスタを指定する。そして、ＡＬＵ２は、レジス
タデータ６ａ（Ｄ２８）と制御データ７ａ（１）とを加
算して得られるＡＬＵ演算結果８をレジスタファイル１
に出力することにより、レジスタファイル１内の＄２８
のレジスタの格納データ値としてＡＬＵ演算結果８が書
き込まれる。
する場合 制御回路５は、命令ＣＭＤがデコードして、書き込みア
ドレス信号１８として“11100 ”、読み出しレジスタア
ドレス信号１６ａとして“11100”を設定し、加算され
る即値１を制御データ７ａとして設定する。そして、レ
ジスタファイル１は、読み出しレジスタアドレス信号１
６ａ及び書き込みレジスタアドレス信号１８に基づき、
レジスタデータ６ａとして＄２８のレジスタの格納デー
タ値（Ｄ２８）を出力し、書き込みレジスタとして＄２
８のレジスタを指定する。そして、ＡＬＵ２は、レジス
タデータ６ａ（Ｄ２８）と制御データ７ａ（１）とを加
算して得られるＡＬＵ演算結果８をレジスタファイル１
に出力することにより、レジスタファイル１内の＄２８
のレジスタの格納データ値としてＡＬＵ演算結果８が書
き込まれる。
【００４７】図１８における命令５のbne命令を処理
する場合 制御回路５は、命令ＣＭＤをデコードして、読み出しレ
ジスタアドレス信号１６ａとして“11100”を設定し、
もう一つの読み出しレジスタアドレス信号１６ｂとして
“11110”を設定し、プログラムカウント値９に加算さ
れる即値−２を制御データ７ｂとして設定する。さら
に、制御回路５は“Ｈ”の制御信号２３を出力する。そ
して、レジスタファイル１は、読み出しレジスタアドレ
ス信号１６ａ及び１６ｂに基づき、レジスタデータ６ａ
として＄２８のレジスタの格納データ値（Ｄ２８）を出
力し、レジスタデータ６ｂとして＄３０のレジスタの格
納データ値（Ｄ３０）を出力する。そして、比較回路１
００は、レジスタデータ６ａ（Ｄ２８）とレジスタデー
タ６ｂ（Ｄ３０）との比較を行い、その比較結果を比較
結果信号１０１としてプログラムカウンタ４に出力す
る。
する場合 制御回路５は、命令ＣＭＤをデコードして、読み出しレ
ジスタアドレス信号１６ａとして“11100”を設定し、
もう一つの読み出しレジスタアドレス信号１６ｂとして
“11110”を設定し、プログラムカウント値９に加算さ
れる即値−２を制御データ７ｂとして設定する。さら
に、制御回路５は“Ｈ”の制御信号２３を出力する。そ
して、レジスタファイル１は、読み出しレジスタアドレ
ス信号１６ａ及び１６ｂに基づき、レジスタデータ６ａ
として＄２８のレジスタの格納データ値（Ｄ２８）を出
力し、レジスタデータ６ｂとして＄３０のレジスタの格
納データ値（Ｄ３０）を出力する。そして、比較回路１
００は、レジスタデータ６ａ（Ｄ２８）とレジスタデー
タ６ｂ（Ｄ３０）との比較を行い、その比較結果を比較
結果信号１０１としてプログラムカウンタ４に出力す
る。
【００４８】その結果、“Ｈ”の制御信号２３を受ける
プログラムカウンタ４は、比較結果信号１０１が不一致
を指示しているとき、現在のプログラムカウント値９
（“５”）に制御データ７ｂ（“−２”）を加算した値
（“３”）を新たなプログラムカウント値９として出力
し、比較結果信号１０１が一致を指示しているとき、現
在のプログラムカウント値９（“５”）に１を加算して
新たなプログラムカウント値９（“６”）として出力す
る。
プログラムカウンタ４は、比較結果信号１０１が不一致
を指示しているとき、現在のプログラムカウント値９
（“５”）に制御データ７ｂ（“−２”）を加算した値
（“３”）を新たなプログラムカウント値９として出力
し、比較結果信号１０１が一致を指示しているとき、現
在のプログラムカウント値９（“５”）に１を加算して
新たなプログラムカウント値９（“６”）として出力す
る。
【００４９】
【発明が解決しようとする課題】このようにＲ３０００
等の従来のコンピュータは、call-return処理を行う場
合、図１７に示すように、呼び出された命令列Ａは命令
１０及び命令１１を必ず実行する必要があった。同様
に、ループ処理を行う場合、図１８に示すように、ルー
プ制御命令である命令４及び命令５を必ず実行する必要
があった。
等の従来のコンピュータは、call-return処理を行う場
合、図１７に示すように、呼び出された命令列Ａは命令
１０及び命令１１を必ず実行する必要があった。同様
に、ループ処理を行う場合、図１８に示すように、ルー
プ制御命令である命令４及び命令５を必ず実行する必要
があった。
【００５０】つまり、call-return処理あるいはループ
命令を実行するごとに、本来実行すべき命令の内容に関
係なく必ず２命令を行う必要が生じるため、非効率であ
るという問題点があった。
命令を実行するごとに、本来実行すべき命令の内容に関
係なく必ず２命令を行う必要が生じるため、非効率であ
るという問題点があった。
【００５１】この発明は上記問題点を解決するためにな
されたもので、実行する命令数を少なくした高性能なコ
ンピュータを得ることを目的とする。
されたもので、実行する命令数を少なくした高性能なコ
ンピュータを得ることを目的とする。
【００５２】
【課題を解決するための手段】この発明に係る請求項１
記載のコンピュータは、複数のレジスタを有し、外部よ
り得られる命令を受け、該命令に基づき、前記複数のレ
ジスタの格納データを選択的に読み出しデータとして出
力するデータ読み出し部を備え、前記命令は、格納デー
タを読み出すレジスタを特定する記述がなされていない
所定の特殊命令を含み、前記読み出しデータに基づく演
算処理を施し、演算結果を出力するデータ演算部をさら
に備え、前記データ読み出し部は、前記命令が前記所定
の特殊命令の場合に、前記複数のレジスタのうち予め定
められた２個のレジスタを第１及び第２の特定レジスタ
として特定し、前記第１の特定レジスタの格納データで
ある第１の格納データと、前記第２の特定レジスタの格
納データである第２の格納データとを前記読み出しデー
タとして出力している。
記載のコンピュータは、複数のレジスタを有し、外部よ
り得られる命令を受け、該命令に基づき、前記複数のレ
ジスタの格納データを選択的に読み出しデータとして出
力するデータ読み出し部を備え、前記命令は、格納デー
タを読み出すレジスタを特定する記述がなされていない
所定の特殊命令を含み、前記読み出しデータに基づく演
算処理を施し、演算結果を出力するデータ演算部をさら
に備え、前記データ読み出し部は、前記命令が前記所定
の特殊命令の場合に、前記複数のレジスタのうち予め定
められた２個のレジスタを第１及び第２の特定レジスタ
として特定し、前記第１の特定レジスタの格納データで
ある第１の格納データと、前記第２の特定レジスタの格
納データである第２の格納データとを前記読み出しデー
タとして出力している。
【００５３】 加えて、請求項１記載のコンピュータに
おいて、前記データ読み出し部は、前記命令に基づき読
み出しアドレス信号を出力するともに、前記命令が前記
所定の特殊命令の場合に活性状態の特殊命令信号を出力
する制御手段と、前記複数のレジスタを有し、前記読み
出しアドレス信号を受け、前記読み出しアドレス信号に
基づき、前記複数のレジスタの格納データを選択的に前
記読み出しデータとして出力するレジスタ群とを備え、
前記レジスタ群は、前記特殊命令信号をさらに受け、前
記特殊命令信号が活性状態のとき前記読み出しアドレス
信号に関係なく前記第１及び第２の特定レジスタの前記
第１及び第２の格納データを前記読み出しデータとして
出力している。
おいて、前記データ読み出し部は、前記命令に基づき読
み出しアドレス信号を出力するともに、前記命令が前記
所定の特殊命令の場合に活性状態の特殊命令信号を出力
する制御手段と、前記複数のレジスタを有し、前記読み
出しアドレス信号を受け、前記読み出しアドレス信号に
基づき、前記複数のレジスタの格納データを選択的に前
記読み出しデータとして出力するレジスタ群とを備え、
前記レジスタ群は、前記特殊命令信号をさらに受け、前
記特殊命令信号が活性状態のとき前記読み出しアドレス
信号に関係なく前記第１及び第２の特定レジスタの前記
第１及び第２の格納データを前記読み出しデータとして
出力している。
【００５４】 この発明に係る請求項２記載のコンピュ
ータにおいて、前記所定の特殊命令は、命令の種別、第
１の数及び第２の数が規定されており、前記データ読み
出し部は、前記命令が前記所定の特殊命令の場合に、前
記第１及び第２の数を前記読み出しデータとしてさらに
出力し、前記データ演算部は、前記第１の格納データと
前記第１の数とに基づく演算を行い第１の演算結果を出
力する第１の演算手段と、前記第２の格納データと前記
第２の数とに基づく演算を行い第２の演算結果を出力す
る第２の演算手段とを備えて構成している。
ータにおいて、前記所定の特殊命令は、命令の種別、第
１の数及び第２の数が規定されており、前記データ読み
出し部は、前記命令が前記所定の特殊命令の場合に、前
記第１及び第２の数を前記読み出しデータとしてさらに
出力し、前記データ演算部は、前記第１の格納データと
前記第１の数とに基づく演算を行い第１の演算結果を出
力する第１の演算手段と、前記第２の格納データと前記
第２の数とに基づく演算を行い第２の演算結果を出力す
る第２の演算手段とを備えて構成している。
【００５５】 さらに、請求項３記載のコンピュータ
は、前記データ読み出し部は、前記命令が前記所定の特
殊命令の場合に、前記第１の演算結果を前記第１の特定
レジスタに書き込み、前記第２の演算結果は外部メモリ
の書き込みアドレスとして規定され、前記第２の格納デ
ータは前記外部メモリの前記書き込みアドレスへの書き
込みデータとして規定される。
は、前記データ読み出し部は、前記命令が前記所定の特
殊命令の場合に、前記第１の演算結果を前記第１の特定
レジスタに書き込み、前記第２の演算結果は外部メモリ
の書き込みアドレスとして規定され、前記第２の格納デ
ータは前記外部メモリの前記書き込みアドレスへの書き
込みデータとして規定される。
【００５６】 この発明に係る請求項４記載のコンピュ
ータは、複数のレジスタを有し、外部より得られる命令
に基づき、前記複数のレジスタの格納データを選択的に
読み出しデータとして出力するデータ読み出し部と、前
記読み出しデータに基づく演算処理を施し、演算結果を
出力するデータ演算部とを備え、前記データ読み出し部
は、前記命令が所定の特殊命令の場合に、前記複数のレ
ジスタのうち予め定められた１個のレジスタを参照用レ
ジスタとして特定し、前記参照用レジスタの格納データ
である参照用格納データを前記読み出しデータとして出
力し、前記データ演算部は、前記参照用格納データと比
較用データとの比較を行い、比較結果信号を出力するデ
ータ比較手段を備えて構成される。
ータは、複数のレジスタを有し、外部より得られる命令
に基づき、前記複数のレジスタの格納データを選択的に
読み出しデータとして出力するデータ読み出し部と、前
記読み出しデータに基づく演算処理を施し、演算結果を
出力するデータ演算部とを備え、前記データ読み出し部
は、前記命令が所定の特殊命令の場合に、前記複数のレ
ジスタのうち予め定められた１個のレジスタを参照用レ
ジスタとして特定し、前記参照用レジスタの格納データ
である参照用格納データを前記読み出しデータとして出
力し、前記データ演算部は、前記参照用格納データと比
較用データとの比較を行い、比較結果信号を出力するデ
ータ比較手段を備えて構成される。
【００５７】 加えて、請求項４記載のコンピュータに
おいて、前記データ読み出し部は、前記命令に基づき読
み出しアドレス信号を出力するともに、前記命令が前記
所定の特殊命令の場合に活性状態の特殊命令信号を出力
する制御手段と、前記複数のレジスタを有し、前記読み
出しアドレス信号を受け、前記読み出しアドレス信号に
基づき、前記複数のレジスタの格納データを選択的に前
記読み出しデータとして出力するレジスタ群とを備え、
前記レジスタ群は、前記特殊命令信号をさらに受け、前
記特殊命令信号が活性状態のとき前記読み出しアドレス
信号に関係なく前記参照用レジスタの前記参照用格納デ
ータを前記読み出しデータとして出力している。
おいて、前記データ読み出し部は、前記命令に基づき読
み出しアドレス信号を出力するともに、前記命令が前記
所定の特殊命令の場合に活性状態の特殊命令信号を出力
する制御手段と、前記複数のレジスタを有し、前記読み
出しアドレス信号を受け、前記読み出しアドレス信号に
基づき、前記複数のレジスタの格納データを選択的に前
記読み出しデータとして出力するレジスタ群とを備え、
前記レジスタ群は、前記特殊命令信号をさらに受け、前
記特殊命令信号が活性状態のとき前記読み出しアドレス
信号に関係なく前記参照用レジスタの前記参照用格納デ
ータを前記読み出しデータとして出力している。
【００５８】 さらに、請求項５記載のコンピュータの
ように、前記データ読み出し部は、前記命令が前記所定
の特殊命令の場合にのみ活性状態となる制御信号をさら
に出力し、前記制御信号及び前記比較結果信号を受け、
前記制御信号が活性状態のとき、前記比較結果信号に基
づき、現在の実行対象の命令のアドレスを規定するプロ
グラムカウント値を出力するプログラムカウンタをさら
に備えて構成してもよい。
ように、前記データ読み出し部は、前記命令が前記所定
の特殊命令の場合にのみ活性状態となる制御信号をさら
に出力し、前記制御信号及び前記比較結果信号を受け、
前記制御信号が活性状態のとき、前記比較結果信号に基
づき、現在の実行対象の命令のアドレスを規定するプロ
グラムカウント値を出力するプログラムカウンタをさら
に備えて構成してもよい。
【００５９】 この発明に係る請求項６記載のコンピュ
ータにおいて、前記所定の特殊命令は、格納データを読
み出すレジスタを特定する記述がなされていない命令で
あり、前記データ読み出し部は、前記命令が前記所定の
特殊命令の場合に、前記複数のレジスタのうち、前記参
照用レジスタ以外で予め定められた１個のレジスタを加
算用レジスタとし、前記加算用レジスタの格納データで
ある加算用格納データを前記読み出しデータとしてさら
に出力し、前記比較用データは、前記加算用格納データ
に基づくデータである。
ータにおいて、前記所定の特殊命令は、格納データを読
み出すレジスタを特定する記述がなされていない命令で
あり、前記データ読み出し部は、前記命令が前記所定の
特殊命令の場合に、前記複数のレジスタのうち、前記参
照用レジスタ以外で予め定められた１個のレジスタを加
算用レジスタとし、前記加算用レジスタの格納データで
ある加算用格納データを前記読み出しデータとしてさら
に出力し、前記比較用データは、前記加算用格納データ
に基づくデータである。
【００６０】 さらに、請求項７記載のコンピュータの
ように、前記データ読み出し部は、前記命令に基づき読
み出しアドレス信号を出力するともに、前記命令が前記
所定の特殊命令の場合に活性状態の特殊命令信号を出力
する制御手段と、前記複数のレジスタを有し、前記読み
出しアドレス信号を受け、前記読み出しアドレス信号に
基づき、前記複数のレジスタの格納データを選択的に前
記読み出しデータとして出力するレジスタ群とを備え、
前記レジスタ群は、前記特殊命令信号をさらに受け、前
記特殊命令信号が活性状態のとき前記読み出しアドレス
信号に関係なく前記参照用レジスタの前記参照用格納デ
ータ及び前記加算用格納レジスタの前記加算用格納デー
タを前記読み出しデータとして出力してもよい。
ように、前記データ読み出し部は、前記命令に基づき読
み出しアドレス信号を出力するともに、前記命令が前記
所定の特殊命令の場合に活性状態の特殊命令信号を出力
する制御手段と、前記複数のレジスタを有し、前記読み
出しアドレス信号を受け、前記読み出しアドレス信号に
基づき、前記複数のレジスタの格納データを選択的に前
記読み出しデータとして出力するレジスタ群とを備え、
前記レジスタ群は、前記特殊命令信号をさらに受け、前
記特殊命令信号が活性状態のとき前記読み出しアドレス
信号に関係なく前記参照用レジスタの前記参照用格納デ
ータ及び前記加算用格納レジスタの前記加算用格納デー
タを前記読み出しデータとして出力してもよい。
【００６１】 この発明に係る請求項８記載のコンピュ
ータにおいて、前記所定の特殊命令は、前記複数のレジ
スタから加算用レジスタを特定するレジスタ特定項目が
記述された命令であり、前記データ読み出し部は、前記
命令が前記所定の特殊命令の場合に、前記レジスタ特定
項目に基づき、前記複数のレジスタから前記加算用レジ
スタを特定し、前記加算用レジスタの格納データである
加算用格納データをさらに出力し、前記比較用データ
は、前記加算用格納データに基づくデータである。
ータにおいて、前記所定の特殊命令は、前記複数のレジ
スタから加算用レジスタを特定するレジスタ特定項目が
記述された命令であり、前記データ読み出し部は、前記
命令が前記所定の特殊命令の場合に、前記レジスタ特定
項目に基づき、前記複数のレジスタから前記加算用レジ
スタを特定し、前記加算用レジスタの格納データである
加算用格納データをさらに出力し、前記比較用データ
は、前記加算用格納データに基づくデータである。
【００６２】 この発明に係る請求項９記載のコンピュ
ータは、複数のレジスタを有し、外部より得られる命令
に基づき、前記複数のレジスタの格納データを選択的に
読み出しデータとして出力するデータ読み出し部を備
え、前記データ読み出し部は、前記複数のレジスタのう
ち２個以上のレジスタを加算用レジスタグループとして
予め特定し、前記加算用レジスタグループ以外の前記複
数のレジスタのうち２個以上のレジスタを参照用レジス
タグループとして予め特定し、前記命令は、前記加算用
レジスタグループから加算用レジスタを特定する第１の
レジスタ特定項目及び前記参照用レジスタグループから
参照用レジスタを特定する第２のレジスタ特定項目が記
述された所定の特殊命令を含み、前記読み出しデータに
基づき演算処理を施し、演算結果を出力するデータ演算
部をさらに備え、前記データ読み出し部は、前記命令が
前記所定の特殊命令の場合に、前記第１のレジスタ特定
項目に基づき前記加算用レジスタグループから前記加算
用レジスタを特定し、前記第２のレジスタ特定項目に基
づき前記参照用レジスタグループから前記参照用レジス
タを特定し、前記加算用レジスタの格納データである加
算用格納データ及び前記参照用レジスタの格納データで
ある参照用格納データとを前記読み出しデータとして出
力し、前記データ演算部は、前記加算用データに基づく
比較用データと前記参照用格納データとの比較を行い比
較結果信号を出力するデータ比較手段を備えて構成され
る。
ータは、複数のレジスタを有し、外部より得られる命令
に基づき、前記複数のレジスタの格納データを選択的に
読み出しデータとして出力するデータ読み出し部を備
え、前記データ読み出し部は、前記複数のレジスタのう
ち２個以上のレジスタを加算用レジスタグループとして
予め特定し、前記加算用レジスタグループ以外の前記複
数のレジスタのうち２個以上のレジスタを参照用レジス
タグループとして予め特定し、前記命令は、前記加算用
レジスタグループから加算用レジスタを特定する第１の
レジスタ特定項目及び前記参照用レジスタグループから
参照用レジスタを特定する第２のレジスタ特定項目が記
述された所定の特殊命令を含み、前記読み出しデータに
基づき演算処理を施し、演算結果を出力するデータ演算
部をさらに備え、前記データ読み出し部は、前記命令が
前記所定の特殊命令の場合に、前記第１のレジスタ特定
項目に基づき前記加算用レジスタグループから前記加算
用レジスタを特定し、前記第２のレジスタ特定項目に基
づき前記参照用レジスタグループから前記参照用レジス
タを特定し、前記加算用レジスタの格納データである加
算用格納データ及び前記参照用レジスタの格納データで
ある参照用格納データとを前記読み出しデータとして出
力し、前記データ演算部は、前記加算用データに基づく
比較用データと前記参照用格納データとの比較を行い比
較結果信号を出力するデータ比較手段を備えて構成され
る。
【００６３】 また、請求項１０記載のコンピュータの
ように、前記所定の特殊命令は、所定の加算数がさらに
規定された命令であり、前記データ読み出し部は、前記
命令が前記所定の特殊命令の場合に、前記所定の加算数
を前記読み出しデータとしてさらに出力し、前記比較用
データは、前記加算用格納データに前記所定の加算数を
加算して得られるデータであってもよい。
ように、前記所定の特殊命令は、所定の加算数がさらに
規定された命令であり、前記データ読み出し部は、前記
命令が前記所定の特殊命令の場合に、前記所定の加算数
を前記読み出しデータとしてさらに出力し、前記比較用
データは、前記加算用格納データに前記所定の加算数を
加算して得られるデータであってもよい。
【００６４】 さらに、請求項１１記載のコンピュータ
のように、前記データ演算部は、前記加算用格納データ
と前記所定の加算数とを加算して演算結果を出力する演
算手段をさらに備え、前記データ読み出し部は、前記命
令が前記所定の特殊命令の場合に、前記演算結果を前記
加算用レジスタに書き込んでもよい。
のように、前記データ演算部は、前記加算用格納データ
と前記所定の加算数とを加算して演算結果を出力する演
算手段をさらに備え、前記データ読み出し部は、前記命
令が前記所定の特殊命令の場合に、前記演算結果を前記
加算用レジスタに書き込んでもよい。
【００６５】 また、請求項１２記載のコンピュータの
ように、前記データ読み出し部は、前記命令に基づき読
み出しアドレス信号を出力するともに、前記命令が前記
所定の特殊命令の場合に活性状態の前記制御信号を出力
する制御手段と、前記複数のレジスタを有し、前記読み
出しアドレス信号を受け、前記読み出しアドレス信号に
基づき、前記複数のレジスタの格納データを選択的に前
記読み出しデータとして出力する第１のレジスタ群と、
前記複数のレジスタにおける前記参照用レジスタの前記
参照用格納データと同一データを格納する複製参照用レ
ジスタと、前記複数のレジスタにおける前記加算用レジ
スタの前記加算用格納データと同一データを格納する複
製加算用レジスタとを有し、前記複製参照用レジスタの
格納データを前記参照用格納データとし、前記複製加算
用レジスタの格納データを前記加算用格納データとして
常に出力する第２のレジスタ群とを備え、前記制御信号
及び前記比較結果信号を受け、前記制御信号が活性状態
のとき、前記比較結果信号に基づき、現在の実行対象の
命令のアドレスを規定するプログラムカウント値を出力
するプログラムカウンタをさらに備えて構成してもよ
い。
ように、前記データ読み出し部は、前記命令に基づき読
み出しアドレス信号を出力するともに、前記命令が前記
所定の特殊命令の場合に活性状態の前記制御信号を出力
する制御手段と、前記複数のレジスタを有し、前記読み
出しアドレス信号を受け、前記読み出しアドレス信号に
基づき、前記複数のレジスタの格納データを選択的に前
記読み出しデータとして出力する第１のレジスタ群と、
前記複数のレジスタにおける前記参照用レジスタの前記
参照用格納データと同一データを格納する複製参照用レ
ジスタと、前記複数のレジスタにおける前記加算用レジ
スタの前記加算用格納データと同一データを格納する複
製加算用レジスタとを有し、前記複製参照用レジスタの
格納データを前記参照用格納データとし、前記複製加算
用レジスタの格納データを前記加算用格納データとして
常に出力する第２のレジスタ群とを備え、前記制御信号
及び前記比較結果信号を受け、前記制御信号が活性状態
のとき、前記比較結果信号に基づき、現在の実行対象の
命令のアドレスを規定するプログラムカウント値を出力
するプログラムカウンタをさらに備えて構成してもよ
い。
【００６６】 さらに、請求項１３記載のコンピュータ
のように、前記所定の特殊命令は、所定の加算数がさら
に規定された命令であり、前記制御手段は、前記命令が
前記所定の特殊命令の場合に、前記所定の加算数をさら
に出力し、前記比較用データは、前記加算用格納データ
に前記所定の加算数を加算して得られるデータであって
もよい。
のように、前記所定の特殊命令は、所定の加算数がさら
に規定された命令であり、前記制御手段は、前記命令が
前記所定の特殊命令の場合に、前記所定の加算数をさら
に出力し、前記比較用データは、前記加算用格納データ
に前記所定の加算数を加算して得られるデータであって
もよい。
【００６７】 さらに、請求項１４記載のコンピュータ
のように、前記データ演算部は、前記加算用格納データ
と前記所定の加算数とを加算して演算結果を出力する演
算手段をさらに備え、前記制御手段は、前記命令が前記
所定の特殊命令の場合に、前記演算結果を前記加算用レ
ジスタ及び前記複製加算用レジスタへ書き込むことを指
示する書き込みアドレス信号を前記第１及び第２のレジ
スタ群に出力することにより、前記演算結果を前記加算
用レジスタ及び複製加算用レジスタに書き込んでもよ
い。
のように、前記データ演算部は、前記加算用格納データ
と前記所定の加算数とを加算して演算結果を出力する演
算手段をさらに備え、前記制御手段は、前記命令が前記
所定の特殊命令の場合に、前記演算結果を前記加算用レ
ジスタ及び前記複製加算用レジスタへ書き込むことを指
示する書き込みアドレス信号を前記第１及び第２のレジ
スタ群に出力することにより、前記演算結果を前記加算
用レジスタ及び複製加算用レジスタに書き込んでもよ
い。
【００６８】
【作用】この発明における請求項１記載のコンピュータ
のデータ読み出し部は、格納データを読み出すレジスタ
を特定する記述がなされていない所定の特殊命令の場合
に、複数のレジスタのうち予め定められた２個のレジス
タを第１及び第２の特定レジスタとして特定し、第１の
特定レジスタの格納データである第１の格納データと、
第２の特定レジスタの格納データである第２の格納デー
タとを読み出しデータをして出力する。
のデータ読み出し部は、格納データを読み出すレジスタ
を特定する記述がなされていない所定の特殊命令の場合
に、複数のレジスタのうち予め定められた２個のレジス
タを第１及び第２の特定レジスタとして特定し、第１の
特定レジスタの格納データである第１の格納データと、
第２の特定レジスタの格納データである第２の格納デー
タとを読み出しデータをして出力する。
【００６９】したがって、所定の特殊命令は、第１及び
第２の特定レジスタを指定する記述の代わりに、他の指
示を記述することができる。
第２の特定レジスタを指定する記述の代わりに、他の指
示を記述することができる。
【００７０】 加えて、請求項１記載のコンピュータ
は、命令が所定の特殊命令の場合に活性状態の特殊命令
信号を出力する制御手段と、特殊命令信号が活性状態の
とき読み出しアドレス信号に関係なく第１及び第２の特
定レジスタの第１及び第２の格納データを読み出しデー
タとして出力するレジスタ群とを備える。
は、命令が所定の特殊命令の場合に活性状態の特殊命令
信号を出力する制御手段と、特殊命令信号が活性状態の
とき読み出しアドレス信号に関係なく第１及び第２の特
定レジスタの第１及び第２の格納データを読み出しデー
タとして出力するレジスタ群とを備える。
【００７１】したがって、命令が所定の特殊命令の場合
に速やかにレジスタ群から第１及び第２の格納データが
出力されるため、所定の特殊命令をより高速に実行する
ことができる。
に速やかにレジスタ群から第１及び第２の格納データが
出力されるため、所定の特殊命令をより高速に実行する
ことができる。
【００７２】 また、請求項２記載のコンピュータのデ
ータ演算部は、第１の格納データと第１の数とに基づく
演算を行い第１の演算結果を出力する第１の演算手段
と、第２の格納データと第２の数とに基づく演算を行い
第２の演算結果を出力する第２の演算手段とを備えるた
め、２つの演算処理を並行して行うことができる。
ータ演算部は、第１の格納データと第１の数とに基づく
演算を行い第１の演算結果を出力する第１の演算手段
と、第２の格納データと第２の数とに基づく演算を行い
第２の演算結果を出力する第２の演算手段とを備えるた
め、２つの演算処理を並行して行うことができる。
【００７３】 さらに、請求項３記載のコンピュータの
データ読み出し部は、命令が所定の特殊命令の場合に、
第１の演算結果を第１の特定レジスタに書き込み、第２
の演算結果は外部メモリの書き込みアドレスとして規定
され、第２の格納データは外部メモリの上記書き込みア
ドレスへの書き込みデータとして規定されるため、第１
の特定レジスタへの書き込み処理及び外部メモリへの書
き込み処理が並行して行える。
データ読み出し部は、命令が所定の特殊命令の場合に、
第１の演算結果を第１の特定レジスタに書き込み、第２
の演算結果は外部メモリの書き込みアドレスとして規定
され、第２の格納データは外部メモリの上記書き込みア
ドレスへの書き込みデータとして規定されるため、第１
の特定レジスタへの書き込み処理及び外部メモリへの書
き込み処理が並行して行える。
【００７４】 この発明における請求項４記載のコンピ
ュータのデータ読み出し部は、命令が所定の特殊命令の
場合に、複数のレジスタのうち予め定められた１個のレ
ジスタを参照用レジスタとして特定し、参照用レジスタ
の格納データである参照用格納データを読み出しデータ
として出力する。
ュータのデータ読み出し部は、命令が所定の特殊命令の
場合に、複数のレジスタのうち予め定められた１個のレ
ジスタを参照用レジスタとして特定し、参照用レジスタ
の格納データである参照用格納データを読み出しデータ
として出力する。
【００７５】したがって、所定の特殊命令は、参照用レ
ジスタを指定する記述の代わりに、他の指示を記述する
ことができる。
ジスタを指定する記述の代わりに、他の指示を記述する
ことができる。
【００７６】 加えて、請求項４記載のコンピュータ
は、命令が所定の特殊命令の場合に活性状態の特殊命令
信号を出力する制御手段と、特殊命令信号が活性状態の
とき読み出しアドレス信号に関係なく参照用レジスタの
参照用格納データを読み出しデータとして出力するレジ
スタ群とを備える。
は、命令が所定の特殊命令の場合に活性状態の特殊命令
信号を出力する制御手段と、特殊命令信号が活性状態の
とき読み出しアドレス信号に関係なく参照用レジスタの
参照用格納データを読み出しデータとして出力するレジ
スタ群とを備える。
【００７７】したがって、命令が所定の特殊命令の場合
に速やかにレジスタ群から参照用格納データが出力され
るため、所定の特殊命令をより高速に実行することがで
きる。
に速やかにレジスタ群から参照用格納データが出力され
るため、所定の特殊命令をより高速に実行することがで
きる。
【００７８】 また、請求項５記載のコンピュータのデ
ータ読み出し部は、命令が所定の特殊命令の場合にのみ
活性状態となる制御信号をさらに出力し、制御信号が活
性状態のとき、比較結果信号に基づき、現在の実行対象
の命令のアドレスを規定するプログラムカウント値を出
力するプログラムカウンタをさらに備える。
ータ読み出し部は、命令が所定の特殊命令の場合にのみ
活性状態となる制御信号をさらに出力し、制御信号が活
性状態のとき、比較結果信号に基づき、現在の実行対象
の命令のアドレスを規定するプログラムカウント値を出
力するプログラムカウンタをさらに備える。
【００７９】したがって、所定の特殊命令によりプログ
ラムカウント値を変更する処理を行うことができる。
ラムカウント値を変更する処理を行うことができる。
【００８０】 また、請求項６記載のコンピュータのデ
ータ読み出し部は、命令が所定の特殊命令の場合に、複
数のレジスタのうち、参照用レジスタ以外で予め定めら
れた１個のレジスタを加算用レジスタとし、加算用レジ
スタの格納データである加算用格納データを読み出しデ
ータとしてさらに出力する。
ータ読み出し部は、命令が所定の特殊命令の場合に、複
数のレジスタのうち、参照用レジスタ以外で予め定めら
れた１個のレジスタを加算用レジスタとし、加算用レジ
スタの格納データである加算用格納データを読み出しデ
ータとしてさらに出力する。
【００８１】したがって、所定の特殊命令は、上記参照
用レジスタと加算用レジスタを指定する記述の代わり
に、他の指示を記述することができる。
用レジスタと加算用レジスタを指定する記述の代わり
に、他の指示を記述することができる。
【００８２】 また、請求項７記載のコンピュータは、
命令が所定の特殊命令の場合に活性状態の特殊命令信号
を出力する制御手段と、特殊命令信号が活性状態のとき
読み出しアドレス信号に関係なく参照用レジスタの参照
用格納データ及び加算用格納レジスタの加算用格納デー
タを読み出しデータとして出力するレジスタ群とを備え
る。
命令が所定の特殊命令の場合に活性状態の特殊命令信号
を出力する制御手段と、特殊命令信号が活性状態のとき
読み出しアドレス信号に関係なく参照用レジスタの参照
用格納データ及び加算用格納レジスタの加算用格納デー
タを読み出しデータとして出力するレジスタ群とを備え
る。
【００８３】したがって、命令が所定の特殊命令の場合
に速やかにレジスタ群から参照用格納データ及び加算用
格納データが出力されるため、所定の特殊命令をより高
速に実行することができる。
に速やかにレジスタ群から参照用格納データ及び加算用
格納データが出力されるため、所定の特殊命令をより高
速に実行することができる。
【００８４】 また、請求項８記載のコンピュータのデ
ータ読み出し部は、命令が所定の特殊命令の場合に、所
定の特殊命令に記述されたレジスタ特定項目に基づき、
複数のレジスタから加算用レジスタを特定し、加算用レ
ジスタの格納データである加算用格納データをさらに出
力するため、複数のレジスタから加算用レジスタを選択
することができ、加算用レジスタの選択範囲を広げるこ
とができる。
ータ読み出し部は、命令が所定の特殊命令の場合に、所
定の特殊命令に記述されたレジスタ特定項目に基づき、
複数のレジスタから加算用レジスタを特定し、加算用レ
ジスタの格納データである加算用格納データをさらに出
力するため、複数のレジスタから加算用レジスタを選択
することができ、加算用レジスタの選択範囲を広げるこ
とができる。
【００８５】 この発明における請求項９記載のコンピ
ュータのデータ読み出し部は、命令が所定の特殊命令の
場合に、第１のレジスタ特定項目に基づき加算用レジス
タグループから加算用レジスタを特定し、第２のレジス
タ特定項目に基づき参照用レジスタグループから参照用
レジスタを特定し、加算用レジスタの格納データである
加算用格納データ及び参照用レジスタの格納データであ
る参照用格納データとを読み出しデータとして出力す
る。
ュータのデータ読み出し部は、命令が所定の特殊命令の
場合に、第１のレジスタ特定項目に基づき加算用レジス
タグループから加算用レジスタを特定し、第２のレジス
タ特定項目に基づき参照用レジスタグループから参照用
レジスタを特定し、加算用レジスタの格納データである
加算用格納データ及び参照用レジスタの格納データであ
る参照用格納データとを読み出しデータとして出力す
る。
【００８６】したがって、所定の特殊命令は、加算用レ
ジスタ及び参照用レジスタを指定する記述を最小限に抑
える代わりに、他の指示を記述することができる。
ジスタ及び参照用レジスタを指定する記述を最小限に抑
える代わりに、他の指示を記述することができる。
【００８７】加えて、加算用レジスタグループから加算
用レジスタを選択することができ、参照用レジスタグル
ープから参照用レジスタを選択することができるため、
加算用及び参照用レジスタの選択範囲を広げることがで
きる。
用レジスタを選択することができ、参照用レジスタグル
ープから参照用レジスタを選択することができるため、
加算用及び参照用レジスタの選択範囲を広げることがで
きる。
【００８８】 また、請求項１０記載のコンピュータの
ように、比較用データを加算用格納データに所定の加算
数を加算して得られるデータを用いることにより、分岐
判断として比較結果信号を用いることができる。
ように、比較用データを加算用格納データに所定の加算
数を加算して得られるデータを用いることにより、分岐
判断として比較結果信号を用いることができる。
【００８９】 また、請求項１１記載のコンピュータの
データ演算部は、加算用格納データと所定の加算数とを
加算して、上記比較用データと同一値の演算結果を出力
する演算手段をさらに備え、データ読み出し部は、命令
が所定の特殊命令の場合に、演算結果を加算用レジスタ
に書き込むため、加算用格納データを制御パラメータと
したループ処理の終了判定用の信号として上記比較結果
信号を用いることができる。
データ演算部は、加算用格納データと所定の加算数とを
加算して、上記比較用データと同一値の演算結果を出力
する演算手段をさらに備え、データ読み出し部は、命令
が所定の特殊命令の場合に、演算結果を加算用レジスタ
に書き込むため、加算用格納データを制御パラメータと
したループ処理の終了判定用の信号として上記比較結果
信号を用いることができる。
【００９０】 また、請求項１２記載のコンピュータの
データ読み出し部は、複数のレジスタにおける参照用レ
ジスタの参照用格納データの参照用格納データと同一デ
ータを格納する複製参照用レジスタと、複数のレジスタ
における加算用レジスタの加算用格納データと同一デー
タを格納する複製加算用レジスタとを有し、複製参照用
レジスタの格納データを参照用格納データとし、複製加
算用レジスタの格納データを加算用格納データとして常
に出力する第２のレジスタ群とを備えるため、データ比
較手段は、第２のレジスタ群から得られる参照用格納デ
ータ及び加算用格納データに基づき、高速に比較結果信
号を出力することができる。
データ読み出し部は、複数のレジスタにおける参照用レ
ジスタの参照用格納データの参照用格納データと同一デ
ータを格納する複製参照用レジスタと、複数のレジスタ
における加算用レジスタの加算用格納データと同一デー
タを格納する複製加算用レジスタとを有し、複製参照用
レジスタの格納データを参照用格納データとし、複製加
算用レジスタの格納データを加算用格納データとして常
に出力する第２のレジスタ群とを備えるため、データ比
較手段は、第２のレジスタ群から得られる参照用格納デ
ータ及び加算用格納データに基づき、高速に比較結果信
号を出力することができる。
【００９１】加えて、制御信号が活性状態のとき、比較
結果信号に基づき、現在の実行対象の命令のアドレスを
規定するプログラムカウント値を出力するプログラムカ
ウンタをさらに備えるため、所定の特殊命令によりプロ
グラムカウント値を変更する処理を行うことができる。
結果信号に基づき、現在の実行対象の命令のアドレスを
規定するプログラムカウント値を出力するプログラムカ
ウンタをさらに備えるため、所定の特殊命令によりプロ
グラムカウント値を変更する処理を行うことができる。
【００９２】 また、請求項１３記載のコンピュータの
ように、比較用データを加算用格納データに所定の加算
数を加算して得られるデータを用いることにより、分岐
判断として比較結果信号を用いることができる。
ように、比較用データを加算用格納データに所定の加算
数を加算して得られるデータを用いることにより、分岐
判断として比較結果信号を用いることができる。
【００９３】 さらに、請求項１４記載のコンピュータ
のデータ演算部は、加算用格納データと所定の加算数と
を加算して上記比較用データと同一値の演算結果を出力
する演算手段をさらに備え、制御手段は、命令が所定の
特殊命令の場合に、演算結果を加算用レジスタ及び複製
加算用レジスタへの書き込むを指示する書き込みアドレ
ス信号を第１及び第２のレジスタ群に出力することによ
り、演算結果を加算用レジスタ及び複製加算用レジスタ
に書き込むため、複製加算用レジスタより得られる加算
用格納データを制御パラメータとしたループ処理の終了
判定用の信号として上記比較結果信号を用いることがで
きる。
のデータ演算部は、加算用格納データと所定の加算数と
を加算して上記比較用データと同一値の演算結果を出力
する演算手段をさらに備え、制御手段は、命令が所定の
特殊命令の場合に、演算結果を加算用レジスタ及び複製
加算用レジスタへの書き込むを指示する書き込みアドレ
ス信号を第１及び第２のレジスタ群に出力することによ
り、演算結果を加算用レジスタ及び複製加算用レジスタ
に書き込むため、複製加算用レジスタより得られる加算
用格納データを制御パラメータとしたループ処理の終了
判定用の信号として上記比較結果信号を用いることがで
きる。
【００９４】
＜＜第１の実施例＞＞
＜原理＞図１７で示した命令群の実行に際して、Ｒ３０
００では命令１０の加算命令はＡＬＵ２で実行し、命令
１１のストア命令による加算はアドレス加算器３で実行
する。このように命令列を呼び出す場合には、スタック
ポインタレジスタ＄２９の処理と、戻り先アドレスレジ
スタ（リンクレジスタ）＄３１の処理とを実行すること
がほとんど必然となり、さらにそのレジスタ番号は暗黙
的に決定されている。また命令列Ａにおいて、命令１０
は＄２９のレジスタの格納データ値から６を減算し、命
令１１は命令１０の結果の＄２９のレジスタの格納デー
タ値に５を加算してアドレス値を求めてストア命令を実
行しているので、結局は命令１０を実行する前の＄２９
のレジスタの格納データ値から１を減算した値をアドレ
ス値としてストア命令を実行しても良い。
００では命令１０の加算命令はＡＬＵ２で実行し、命令
１１のストア命令による加算はアドレス加算器３で実行
する。このように命令列を呼び出す場合には、スタック
ポインタレジスタ＄２９の処理と、戻り先アドレスレジ
スタ（リンクレジスタ）＄３１の処理とを実行すること
がほとんど必然となり、さらにそのレジスタ番号は暗黙
的に決定されている。また命令列Ａにおいて、命令１０
は＄２９のレジスタの格納データ値から６を減算し、命
令１１は命令１０の結果の＄２９のレジスタの格納デー
タ値に５を加算してアドレス値を求めてストア命令を実
行しているので、結局は命令１０を実行する前の＄２９
のレジスタの格納データ値から１を減算した値をアドレ
ス値としてストア命令を実行しても良い。
【００９５】そこで、この命令１０と命令１１を同時に
実行できる命令を新しく用意し、命令の種類に付け加え
てみる。たとえばその命令をpush命令とすると図１７の
命令は図１のような命令列になる。命令１０では、＄２
９及び＄３１のレジスタの格納データ値を操作すること
は暗黙的にわかっているので、命令語の中では特に指定
していない。命令１０では、＄２９のレジスタの格納デ
ータ値に−６を加算して＄２９のレジスタに書き込むこ
と、同時に＄２９のレジスタの格納データ値に−１を加
算したアドレス値の外部メモリに＄３１のレジスタの格
納データ値を書き込むことを意味している。また命令１
０のマシン語は図１のように設定する。最初の６ビット
はpush命令を表わしていて、次の５ビットとその次の５
ビット（あわせて１０ビット）が−１を表わしていて、
最後の１６ビットが−６を表わしている。
実行できる命令を新しく用意し、命令の種類に付け加え
てみる。たとえばその命令をpush命令とすると図１７の
命令は図１のような命令列になる。命令１０では、＄２
９及び＄３１のレジスタの格納データ値を操作すること
は暗黙的にわかっているので、命令語の中では特に指定
していない。命令１０では、＄２９のレジスタの格納デ
ータ値に−６を加算して＄２９のレジスタに書き込むこ
と、同時に＄２９のレジスタの格納データ値に−１を加
算したアドレス値の外部メモリに＄３１のレジスタの格
納データ値を書き込むことを意味している。また命令１
０のマシン語は図１のように設定する。最初の６ビット
はpush命令を表わしていて、次の５ビットとその次の５
ビット（あわせて１０ビット）が−１を表わしていて、
最後の１６ビットが−６を表わしている。
【００９６】図１のような命令列にすることで、もとも
と６命令の実行が必要であった命令列Ａが５命令だけで
実行可能になる。たとえば、この命令列Ａを何回も呼び
出して実行するプログラムが存在していた場合、呼び出
す回数分の性能向上が期待できる。さらに、もともとの
２つの命令はそれぞれ別の加算器で計算されていた命令
なので、このようなpush命令を付け加えることにより、
ハードウェア構成が複雑化することもない。
と６命令の実行が必要であった命令列Ａが５命令だけで
実行可能になる。たとえば、この命令列Ａを何回も呼び
出して実行するプログラムが存在していた場合、呼び出
す回数分の性能向上が期待できる。さらに、もともとの
２つの命令はそれぞれ別の加算器で計算されていた命令
なので、このようなpush命令を付け加えることにより、
ハードウェア構成が複雑化することもない。
【００９７】push命令では、外部のアドレス計算をする
場合、＄２９のレジスタの格納データ値と１０ビットの
値を加減算することになる。もともとの命令列では、＄
２９のレジスタの格納データ値に対し１６ビットの値を
加減算し、さらに１６ビットの値を加減算した値となっ
ている。したがって、push命令における１０ビットの加
算ではもともとの命令に比べるとビット数が足りないの
で、もともとの命令と同じ機能を実行することができな
くなる場合が発生する。これは以下のようなことを意味
する。
場合、＄２９のレジスタの格納データ値と１０ビットの
値を加減算することになる。もともとの命令列では、＄
２９のレジスタの格納データ値に対し１６ビットの値を
加減算し、さらに１６ビットの値を加減算した値となっ
ている。したがって、push命令における１０ビットの加
算ではもともとの命令に比べるとビット数が足りないの
で、もともとの命令と同じ機能を実行することができな
くなる場合が発生する。これは以下のようなことを意味
する。
【００９８】従来例：アドレス値＝＄２９±ｘ（１６ビ
ット）±ｙ（１６ビット） 本実施例：アドレス値＝＄２９±ｚ（１０ビット） しかし、ｚの値はｘとｙの差の値であり、１６ビットで
表わすことができる数の中では非常に小さい値になる可
能性が高いし、スタックポインタの特性上それはほとん
ど３２（レジスタの数）以下である。したがって、加算
する値が１０ビットと少なくなることに特に問題が生じ
るとは考えられない。また、どうしても新しいpush命令
の使用で問題が発生する命令列の場合では、従来の命令
列で実行することが可能（従来のコンピュータの機能は
何ら変更されていないため）であるのでこのビット数が
小さくなることは問題とはならない。１０ビットだけの
加算はプログラムの性質上、多く利用されるcall-retur
n文では十分なビット数である。
ット）±ｙ（１６ビット） 本実施例：アドレス値＝＄２９±ｚ（１０ビット） しかし、ｚの値はｘとｙの差の値であり、１６ビットで
表わすことができる数の中では非常に小さい値になる可
能性が高いし、スタックポインタの特性上それはほとん
ど３２（レジスタの数）以下である。したがって、加算
する値が１０ビットと少なくなることに特に問題が生じ
るとは考えられない。また、どうしても新しいpush命令
の使用で問題が発生する命令列の場合では、従来の命令
列で実行することが可能（従来のコンピュータの機能は
何ら変更されていないため）であるのでこのビット数が
小さくなることは問題とはならない。１０ビットだけの
加算はプログラムの性質上、多く利用されるcall-retur
n文では十分なビット数である。
【００９９】＜構成＞図１のような命令を処理するこの
発明の第１の実施例であるコンピュータのハードウェア
構成を図２に示す。図２において、１はレジスタファイ
ル、２は算術論理演算装置（以下ＡＬＵ）、３はアドレ
ス加算器、４はプログラムカウンタ、５は制御回路（命
令デコーダを含む）である。ここでシフト回路や乗算回
路のような演算に関係するものはすべてＡＬＵ２に含ま
れているとする。また、６ａ，６ｂはレジスタファイル
３０より読み出したレジスタ（の格納）データ、７ａ，
７ｂは制御回路から出力される制御データ、８はＡＬＵ
の演算結果、９はプログラムカウンタ４から出力される
プログラムカウント値、すなわち命令メモリのアドレス
値、ＣＭＤは命令メモリの出力信号すなわちこのコンピ
ュータを動作させる命令、１１はアドレス加算器の演算
結果すなわちデータメモリのアドレス値である。１８は
命令語の中に記述されている書き込むレジスタの番号を
示す書き込みレジスタアドレス信号、１６ａ，１６ｂは
命令語の中に記述されている読み出すレジスタの番号を
示す読み出しレジスタアドレス信号である。１２はpush
命令を意味する特殊命令信号であり、命令ＣＭＤがpush
命令がpush命令を指示する場合に“Ｈ”となる信号であ
る。
発明の第１の実施例であるコンピュータのハードウェア
構成を図２に示す。図２において、１はレジスタファイ
ル、２は算術論理演算装置（以下ＡＬＵ）、３はアドレ
ス加算器、４はプログラムカウンタ、５は制御回路（命
令デコーダを含む）である。ここでシフト回路や乗算回
路のような演算に関係するものはすべてＡＬＵ２に含ま
れているとする。また、６ａ，６ｂはレジスタファイル
３０より読み出したレジスタ（の格納）データ、７ａ，
７ｂは制御回路から出力される制御データ、８はＡＬＵ
の演算結果、９はプログラムカウンタ４から出力される
プログラムカウント値、すなわち命令メモリのアドレス
値、ＣＭＤは命令メモリの出力信号すなわちこのコンピ
ュータを動作させる命令、１１はアドレス加算器の演算
結果すなわちデータメモリのアドレス値である。１８は
命令語の中に記述されている書き込むレジスタの番号を
示す書き込みレジスタアドレス信号、１６ａ，１６ｂは
命令語の中に記述されている読み出すレジスタの番号を
示す読み出しレジスタアドレス信号である。１２はpush
命令を意味する特殊命令信号であり、命令ＣＭＤがpush
命令がpush命令を指示する場合に“Ｈ”となる信号であ
る。
【０１００】制御回路５０は、命令ＣＭＤを受け、命令
ＣＭＤに基づき、制御データ７ａ及び７ｂをＡＬＵ２及
びアドレス加算器３にそれぞれ出力し、特殊命令信号１
２、読み出しレジスタアドレス信号１６ａ，１６ｂ及び
書き込みレジスタアドレス信号１８をレジスタファイル
３０に出力する。
ＣＭＤに基づき、制御データ７ａ及び７ｂをＡＬＵ２及
びアドレス加算器３にそれぞれ出力し、特殊命令信号１
２、読み出しレジスタアドレス信号１６ａ，１６ｂ及び
書き込みレジスタアドレス信号１８をレジスタファイル
３０に出力する。
【０１０１】レジスタファイル３０は、特殊命令信号１
２、読み出しレジスタアドレス信号１６ａ，１６ｂ及び
書き込みレジスタアドレス信号１８に基づき、レジスタ
データ６ａをＡＬＵ２及びアドレス加算器３に出力し、
レジスタデータ６ｂを図示しない外部メモリに出力す
る。また、書き込みレジスタアドレス信号１８で書き込
みレジスタが指示されている場合、書き込みレジスタに
ＡＬＵ演算結果８を書き込む。
２、読み出しレジスタアドレス信号１６ａ，１６ｂ及び
書き込みレジスタアドレス信号１８に基づき、レジスタ
データ６ａをＡＬＵ２及びアドレス加算器３に出力し、
レジスタデータ６ｂを図示しない外部メモリに出力す
る。また、書き込みレジスタアドレス信号１８で書き込
みレジスタが指示されている場合、書き込みレジスタに
ＡＬＵ演算結果８を書き込む。
【０１０２】さらに、レジスタファイル３０は、特殊命
令信号１２が“Ｈ”の場合、読み出しレジスタアドレス
信号１６ａ及び１６ｂの値に関係なく、レジスタデータ
６ａとして＄２９のレジスタの格納データ値を出力し、
レジスタデータ６ｂとして＄３１のレジスタの格納デー
タ値を出力する。
令信号１２が“Ｈ”の場合、読み出しレジスタアドレス
信号１６ａ及び１６ｂの値に関係なく、レジスタデータ
６ａとして＄２９のレジスタの格納データ値を出力し、
レジスタデータ６ｂとして＄３１のレジスタの格納デー
タ値を出力する。
【０１０３】ＡＬＵ２はレジスタデータ６ａと制御デー
タ７ａとを加算し、その加算結果であるＡＬＵ演算結果
８をレジスタファイル３０に出力する。
タ７ａとを加算し、その加算結果であるＡＬＵ演算結果
８をレジスタファイル３０に出力する。
【０１０４】アドレス加算器３は、レジスタデータ６ａ
と制御データ７ｂとを加算し、その加算結果であるアド
レス加算結果１１を外部メモリに出力する。このアドレ
ス加算結果１１が外部メモリのアクセス対象のアドレス
となる。
と制御データ７ｂとを加算し、その加算結果であるアド
レス加算結果１１を外部メモリに出力する。このアドレ
ス加算結果１１が外部メモリのアクセス対象のアドレス
となる。
【０１０５】プログラムカウンタ４は、プログラムカウ
ント値９を順次出力する。
ント値９を順次出力する。
【０１０６】図２においては通常のコンピュータの処理
に必要な機能やそれぞれのブロックの接続等については
削除してある。当然本発明のコンピュータも通常のコン
ピュータの処理は実行できる。
に必要な機能やそれぞれのブロックの接続等については
削除してある。当然本発明のコンピュータも通常のコン
ピュータの処理は実行できる。
【０１０７】＜レジスタファイル＞図３は第１の実施例
のレジスタファイル３０の内部構成を示す説明図であ
る。同図に示すように、マトリクス状にメモリセルＭＣ
が構成され、各行のメモリセルＭＣがそれぞれ＄０〜＄
３１のレジスタＲ０〜Ｒ３１となる。これらのメモリセ
ルＭＣへのアクセスはデコード回路６００〜６０２の制
御下で行われる。
のレジスタファイル３０の内部構成を示す説明図であ
る。同図に示すように、マトリクス状にメモリセルＭＣ
が構成され、各行のメモリセルＭＣがそれぞれ＄０〜＄
３１のレジスタＲ０〜Ｒ３１となる。これらのメモリセ
ルＭＣへのアクセスはデコード回路６００〜６０２の制
御下で行われる。
【０１０８】デコード回路６００は書き込みレジスタア
ドレス信号１８を受け、書き込みレジスタアドレス信号
１８に基づき複数の書き込みレジスタ選択線１９を選択
的に“Ｈ”にする。デコード回路６０１は読み出しレジ
スタアドレス信号１６ａを受け、読み出しレジスタアド
レス信号１６ａに基づき複数の読み出しレジスタ選択線
２０ａを選択的に“Ｈ”にする。デコード回路６０２は
読み出しレジスタアドレス信号１６ｂを受け、読み出し
レジスタアドレス信号１６ｂに基づき読み出しレジスタ
選択線２０ｂを選択的に“Ｈ”にする。
ドレス信号１８を受け、書き込みレジスタアドレス信号
１８に基づき複数の書き込みレジスタ選択線１９を選択
的に“Ｈ”にする。デコード回路６０１は読み出しレジ
スタアドレス信号１６ａを受け、読み出しレジスタアド
レス信号１６ａに基づき複数の読み出しレジスタ選択線
２０ａを選択的に“Ｈ”にする。デコード回路６０２は
読み出しレジスタアドレス信号１６ｂを受け、読み出し
レジスタアドレス信号１６ｂに基づき読み出しレジスタ
選択線２０ｂを選択的に“Ｈ”にする。
【０１０９】また、デコード回路６０１の各読み出しレ
ジスタ選択線２０ａと各レジスタＲ０〜Ｒ３１の読み出
し選択線Ｌ２ａとの間にはＰＭＯＳトランジスタＱ１１
がそれぞれ介挿され、各読み出しレジスタ選択線２０ｂ
と各レジスタＲ０〜Ｒ３１の読み出し選択線Ｌ２ｂとの
間にはＰＭＯＳトランジスタＱ１２がそれぞれ介挿され
る。そして、トランジスタＱ１１及び１２のゲートには
共通に特殊命令信号１２が印加される。
ジスタ選択線２０ａと各レジスタＲ０〜Ｒ３１の読み出
し選択線Ｌ２ａとの間にはＰＭＯＳトランジスタＱ１１
がそれぞれ介挿され、各読み出しレジスタ選択線２０ｂ
と各レジスタＲ０〜Ｒ３１の読み出し選択線Ｌ２ｂとの
間にはＰＭＯＳトランジスタＱ１２がそれぞれ介挿され
る。そして、トランジスタＱ１１及び１２のゲートには
共通に特殊命令信号１２が印加される。
【０１１０】さらに、レジスタＲ０〜Ｒ２８，Ｒ３０及
びＲ３１の各読み出し選択線Ｌ２ａはＮＭＯＳトランジ
スタＱ２１を介して接地され、レジスタＲ２９の読み出
し選択線Ｌ２ａのみＮＭＯＳトランジスタＱ２１を介し
て電源ＶDDに接続される。また、レジスタＲ０〜Ｒ３０
の各読み出し選択線Ｌ２ｂはＮＭＯＳトランジスタＱ２
２を介して接地され、レジスタＲ３１の読み出し選択線
Ｌ２ｂのみＮＭＯＳトランジスタＱ２２ｂを介して電源
ＶDDに接続される。そして、トランジスタＱ２１及び２
２のゲートには特殊命令信号１２が共通に印加される。
びＲ３１の各読み出し選択線Ｌ２ａはＮＭＯＳトランジ
スタＱ２１を介して接地され、レジスタＲ２９の読み出
し選択線Ｌ２ａのみＮＭＯＳトランジスタＱ２１を介し
て電源ＶDDに接続される。また、レジスタＲ０〜Ｒ３０
の各読み出し選択線Ｌ２ｂはＮＭＯＳトランジスタＱ２
２を介して接地され、レジスタＲ３１の読み出し選択線
Ｌ２ｂのみＮＭＯＳトランジスタＱ２２ｂを介して電源
ＶDDに接続される。そして、トランジスタＱ２１及び２
２のゲートには特殊命令信号１２が共通に印加される。
【０１１１】したがって、特殊命令信号１２が“Ｈ”の
とき、トランジスタＱ１１及びＱ１２がオフし、トラン
ジスタＱ２１及びＱ２２がオンするため、すべての読み
出し選択線Ｌ２ａ及び読み出し選択線Ｌ２ｂがデコード
回路６０１及び６０２の制御下を離れ、強制的に“Ｈ”
あるいは“Ｌ”が設定される。すなわち、レジスタＲ０
〜Ｒ２８，Ｒ３０及びＲ３１の各読み出し選択線Ｌ２ａ
は“Ｌ”に、レジスタＲ２９の読み出し選択線Ｌ２ａは
“Ｈ”に、レジスタＲ０〜Ｒ３０の各読み出し選択線Ｌ
２ｂは“Ｌ”に、レジスタＲ３１の読み出し選択線Ｌ２
ｂは“Ｈ”に設定される。
とき、トランジスタＱ１１及びＱ１２がオフし、トラン
ジスタＱ２１及びＱ２２がオンするため、すべての読み
出し選択線Ｌ２ａ及び読み出し選択線Ｌ２ｂがデコード
回路６０１及び６０２の制御下を離れ、強制的に“Ｈ”
あるいは“Ｌ”が設定される。すなわち、レジスタＲ０
〜Ｒ２８，Ｒ３０及びＲ３１の各読み出し選択線Ｌ２ａ
は“Ｌ”に、レジスタＲ２９の読み出し選択線Ｌ２ａは
“Ｈ”に、レジスタＲ０〜Ｒ３０の各読み出し選択線Ｌ
２ｂは“Ｌ”に、レジスタＲ３１の読み出し選択線Ｌ２
ｂは“Ｈ”に設定される。
【０１１２】一方、特殊命令信号１２が“Ｌ”のとき、
トランジスタＱ１１及びＱ１２がオンし、トランジスタ
Ｑ２１及びＱ２２がオフするため、読み出しレジスタ選
択線２０ａと読み出し選択線Ｌ２ａとが電気的に接続さ
れ、読み出しレジスタ選択線２０ｂと読み出し選択線Ｌ
２ｂとが電気的に接続されるため、図１５で示した従来
のレジスタファイルと等価な構成となるため、従来同
様、読み出しレジスタアドレス信号１６ａ及び１６ｂに
基づき、読み出しレジスタ選択線２０ａ及び２０ｂを選
択的に“Ｈ”にする。なお、メモリセルＭＣの内部構成
は図１６で示した従来構成と同じである。
トランジスタＱ１１及びＱ１２がオンし、トランジスタ
Ｑ２１及びＱ２２がオフするため、読み出しレジスタ選
択線２０ａと読み出し選択線Ｌ２ａとが電気的に接続さ
れ、読み出しレジスタ選択線２０ｂと読み出し選択線Ｌ
２ｂとが電気的に接続されるため、図１５で示した従来
のレジスタファイルと等価な構成となるため、従来同
様、読み出しレジスタアドレス信号１６ａ及び１６ｂに
基づき、読み出しレジスタ選択線２０ａ及び２０ｂを選
択的に“Ｈ”にする。なお、メモリセルＭＣの内部構成
は図１６で示した従来構成と同じである。
【０１１３】＜動作＞以下、図２で示した第１の実施例
のコンピュータによるpush命令の実行内容を説明する。
のコンピュータによるpush命令の実行内容を説明する。
【０１１４】命令ＣＭＤがpush命令であった場合、制御
回路５０は第１のサイクルにおいて、命令ＣＭＤをデコ
ードして、そのデコード結果に基づき、即値−６を制御
データ７ａに設定し、即値−１を制御データ７ｂに設定
する。同時に、特殊命令信号１２を“Ｈ”とする。
回路５０は第１のサイクルにおいて、命令ＣＭＤをデコ
ードして、そのデコード結果に基づき、即値−６を制御
データ７ａに設定し、即値−１を制御データ７ｂに設定
する。同時に、特殊命令信号１２を“Ｈ”とする。
【０１１５】“Ｈ”の特殊命令信号１２を受けたレジス
タファイル３０は、レジスタファイル３０は読み出しレ
ジスタアドレス信号１６ａ及び１６ｂの値に関係なく、
レジスタデータ６ａとして＄２９のレジスタの格納デー
タ値（Ｄ２９）をＡＬＵ２及びアドレス加算器３に出力
し、レジスタデータ６ｂとして＄３１のレジスタの格納
データ値（Ｄ３１）を外部メモリ出力する。
タファイル３０は、レジスタファイル３０は読み出しレ
ジスタアドレス信号１６ａ及び１６ｂの値に関係なく、
レジスタデータ６ａとして＄２９のレジスタの格納デー
タ値（Ｄ２９）をＡＬＵ２及びアドレス加算器３に出力
し、レジスタデータ６ｂとして＄３１のレジスタの格納
データ値（Ｄ３１）を外部メモリ出力する。
【０１１６】そして、制御回路５０は第１のサイクルに
続いて実行される第２のサイクルにおいて、書き込みレ
ジスタとして＄２９のレジスタを指定する書き込みレジ
スタアドレス信号１８を出力する。このとき、ＡＬＵ２
はレジスタデータ６ａ（Ｄ２９）と制御データ７ａ
（“−６”）との加算結果をＡＬＵ演算結果８としてレ
ジスタファイル３０に出力している。その結果、レジス
タファイル３０内の＄２９のレジスタの格納データ値と
してＡＬＵ演算結果８（Ｄ２９−１）が書き込まれる。
続いて実行される第２のサイクルにおいて、書き込みレ
ジスタとして＄２９のレジスタを指定する書き込みレジ
スタアドレス信号１８を出力する。このとき、ＡＬＵ２
はレジスタデータ６ａ（Ｄ２９）と制御データ７ａ
（“−６”）との加算結果をＡＬＵ演算結果８としてレ
ジスタファイル３０に出力している。その結果、レジス
タファイル３０内の＄２９のレジスタの格納データ値と
してＡＬＵ演算結果８（Ｄ２９−１）が書き込まれる。
【０１１７】ＡＬＵ２の動作と並行して、アドレス加算
器１１は、レジスタデータ６ａ（Ｄ２９）と制御データ
７ｂ（“−１”）との加算結果をアドレス加算結果１１
として外部メモリに出力する。その結果、外部メモリの
アドレス加算結果１１（Ｄ２９−１）のアドレスにレジ
スタデータ６ｂ（Ｄ３１）が書き込まれる。
器１１は、レジスタデータ６ａ（Ｄ２９）と制御データ
７ｂ（“−１”）との加算結果をアドレス加算結果１１
として外部メモリに出力する。その結果、外部メモリの
アドレス加算結果１１（Ｄ２９−１）のアドレスにレジ
スタデータ６ｂ（Ｄ３１）が書き込まれる。
【０１１８】このように、第１の実施例のコンピュータ
は、従来は２つの命令により実行されていた処理を１つ
のpush命令により他に悪影響を及ぼすことなく実行可能
に構成することにより、実行する命令数を少なくした高
性能な処理を行うことができる。また、命令数が少なく
なるということは、実際に必要となるメモリ容量が少な
くて同じ処理が可能となり、これは最近のコンピュータ
には必須となっているキャッシュメモリのヒット率を向
上させることにつながる。ヒット率が向上すれば、実行
命令数が少なくなり高性能なコンピュータができるだけ
でなく、システムとしての性能がさらに向上することも
期待できる。
は、従来は２つの命令により実行されていた処理を１つ
のpush命令により他に悪影響を及ぼすことなく実行可能
に構成することにより、実行する命令数を少なくした高
性能な処理を行うことができる。また、命令数が少なく
なるということは、実際に必要となるメモリ容量が少な
くて同じ処理が可能となり、これは最近のコンピュータ
には必須となっているキャッシュメモリのヒット率を向
上させることにつながる。ヒット率が向上すれば、実行
命令数が少なくなり高性能なコンピュータができるだけ
でなく、システムとしての性能がさらに向上することも
期待できる。
【０１１９】加えて、制御回路５０は、命令ＣＭＤがpu
sh命令の場合に特殊命令信号１２を“Ｈ”にすることに
より、レジスタファイル３０から高速に＄２９及び＄３
１のレジスタの格納データをレジスタデータ６ａ及び６
ｂとして出力させるため、push命令を高速に実行するこ
とができる。
sh命令の場合に特殊命令信号１２を“Ｈ”にすることに
より、レジスタファイル３０から高速に＄２９及び＄３
１のレジスタの格納データをレジスタデータ６ａ及び６
ｂとして出力させるため、push命令を高速に実行するこ
とができる。
【０１２０】さらに、ＡＬＵ２及びアドレス加算器３そ
れぞれにより、ＡＬＵ演算結果８及びアドレス加算結果
１１を並行して求めることができるため、push命令をよ
り高速に実行することができる。
れぞれにより、ＡＬＵ演算結果８及びアドレス加算結果
１１を並行して求めることができるため、push命令をよ
り高速に実行することができる。
【０１２１】さらに、レジスタファイル３０の＄２９の
レジスタへのＡＬＵ演算結果８の書き込み処理と、アド
レス加算結果１１の外部メモリへの書き込み処理とを並
行して行うことができるため、push命令をより高速に実
行することができる。
レジスタへのＡＬＵ演算結果８の書き込み処理と、アド
レス加算結果１１の外部メモリへの書き込み処理とを並
行して行うことができるため、push命令をより高速に実
行することができる。
【０１２２】＜その他＞第１の実施例では、制御回路５
０がpush命令を受けると“Ｈ”の特殊命令信号１２を出
力することにより、レジスタファイル３０から強制的に
＄２９及び＄３１のレジスタの格納データを出力するよ
うに構成したが、制御回路５０がpush命令を受けると、
＄２９及び＄３１のレジスタからの読み出しを指示する
読み出しレジスタアドレス信号１６ａ及び１６ｂを出力
することにより、レジスタファイル３０から＄２９及び
＄３１のレジスタの格納データを出力するように構成し
てもよい。
０がpush命令を受けると“Ｈ”の特殊命令信号１２を出
力することにより、レジスタファイル３０から強制的に
＄２９及び＄３１のレジスタの格納データを出力するよ
うに構成したが、制御回路５０がpush命令を受けると、
＄２９及び＄３１のレジスタからの読み出しを指示する
読み出しレジスタアドレス信号１６ａ及び１６ｂを出力
することにより、レジスタファイル３０から＄２９及び
＄３１のレジスタの格納データを出力するように構成し
てもよい。
【０１２３】このように構成すると特殊命令信号１２を
用いずに済ますことができるという利点を奏するが、通
常のレジスタの読み出し及び書き込み動作が実行される
ため、実行速度の点では劣る。
用いずに済ますことができるという利点を奏するが、通
常のレジスタの読み出し及び書き込み動作が実行される
ため、実行速度の点では劣る。
【０１２４】＜＜第２の実施例＞＞
＜原理＞
従来のコンピュータは図１８のようにしてfor 文のよう
な繰り返し処理を実行している。図１８で示す命令４の
addiのような加算命令や命令５のbne のような比較命令
は非常に時間を必要とする処理であり、１個の命令で加
算してその後比較するような処理をコンピュータが同時
にまとめて実行することはなかった。
な繰り返し処理を実行している。図１８で示す命令４の
addiのような加算命令や命令５のbne のような比較命令
は非常に時間を必要とする処理であり、１個の命令で加
算してその後比較するような処理をコンピュータが同時
にまとめて実行することはなかった。
【０１２５】ところが、このような加算してその後比較
するような処理をまとめて実行できる新しい回路をもつ
コンピュータについて“Evaluation of A+B=K Conditio
ns Without Carry Propagation,”JCS,Vol.41,No.11,pp
1484に記述されている。この論文の方法を利用すれば、
加算して比較する処理を併せて高速に（通常の比較回路
と同等の速度で）実行することができるようになる。し
たがって、この２つの命令を１つの命令として実行する
ことができる。すなわち命令実行数が減少するので、高
性能なコンピュータを得ることができる。
するような処理をまとめて実行できる新しい回路をもつ
コンピュータについて“Evaluation of A+B=K Conditio
ns Without Carry Propagation,”JCS,Vol.41,No.11,pp
1484に記述されている。この論文の方法を利用すれば、
加算して比較する処理を併せて高速に（通常の比較回路
と同等の速度で）実行することができるようになる。し
たがって、この２つの命令を１つの命令として実行する
ことができる。すなわち命令実行数が減少するので、高
性能なコンピュータを得ることができる。
【０１２６】しかし、ここで問題が発生する。たとえ
ば、上記のような組み合わせた命令をaddibne 命令とし
て、Ｒ３０００の方式にしたがってマシン語を作成して
みると図４のようになる。図４で命令４がaddibne 命令
である。最初の６ビットがaddibne 命令を表わす命令コ
ードで、次の５ビットが加算されて書き込まれるレジス
タ＄２８を表わし、次の５ビットが加算されるために読
み出されるレジスタ＄２８を表わし、次の５ビットが比
較されるデータを保持しているレジスタ＄３０を表わ
し、次の１６ビットが加算される数である“１”を表わ
し、最後の１６ビットが分岐先のアドレスである“−
１”を表わしている。
ば、上記のような組み合わせた命令をaddibne 命令とし
て、Ｒ３０００の方式にしたがってマシン語を作成して
みると図４のようになる。図４で命令４がaddibne 命令
である。最初の６ビットがaddibne 命令を表わす命令コ
ードで、次の５ビットが加算されて書き込まれるレジス
タ＄２８を表わし、次の５ビットが加算されるために読
み出されるレジスタ＄２８を表わし、次の５ビットが比
較されるデータを保持しているレジスタ＄３０を表わ
し、次の１６ビットが加算される数である“１”を表わ
し、最後の１６ビットが分岐先のアドレスである“−
１”を表わしている。
【０１２７】このとき図４から明らかなようにこの新規
の命令のマシン語が５３ビットとなり、他の３２ビット
のこれまでの命令のビット数と異なってしまう。このよ
うに他の命令とビット数が異なる新規の命令を追加する
ことは、極めて非実用的である。
の命令のマシン語が５３ビットとなり、他の３２ビット
のこれまでの命令のビット数と異なってしまう。このよ
うに他の命令とビット数が異なる新規の命令を追加する
ことは、極めて非実用的である。
【０１２８】無理に使用しようとすれば、加算される数
の大きさをもともとは１６ビットであったものを小さく
制限したり、分岐先を求めるために加算される数をもと
もとは１６ビットであったものを小さく制限したりする
必要が出てくる。そうするともともとのコンピュータで
処理できていた命令が処理できなくなる場合が発生す
る。加算される数の大きさは後で述べるように小さな値
でもかまわないが、たとえ１ビットに加算される数にビ
ット数を制限しても、addibine命令の総ビット数は３２
ビットを越えてしまう。
の大きさをもともとは１６ビットであったものを小さく
制限したり、分岐先を求めるために加算される数をもと
もとは１６ビットであったものを小さく制限したりする
必要が出てくる。そうするともともとのコンピュータで
処理できていた命令が処理できなくなる場合が発生す
る。加算される数の大きさは後で述べるように小さな値
でもかまわないが、たとえ１ビットに加算される数にビ
ット数を制限しても、addibine命令の総ビット数は３２
ビットを越えてしまう。
【０１２９】これを解決するために、命令内で指定する
要素を減らすことを考える。このaddibine命令で利用す
るレジスタを暗黙的に決めておくことで、addibine命令
内で指定しなければいけない要素を減らすことができ、
命令を３２ビット以内のビット数に制限し、上記問題を
解決することができる。
要素を減らすことを考える。このaddibine命令で利用す
るレジスタを暗黙的に決めておくことで、addibine命令
内で指定しなければいけない要素を減らすことができ、
命令を３２ビット以内のビット数に制限し、上記問題を
解決することができる。
【０１３０】このaddibne 命令では、連続的に一定の値
を加算される加算用レジスタと加算された後のレジスタ
の値を比較する参照データを保持する参照用レジスタが
必要であるが、このレジスタを暗黙的にその番号を決め
ておく。これは、スタックポインタレジスタが＄２９で
あったり、リンクレジスタが＄３１と決められているの
と同じ要領である。たとえば、回数をカウントしている
値を保持している加算用レジスタは＄２８、比較される
参照データを保持している参照用レジスタは＄３０とい
うように決めることである。
を加算される加算用レジスタと加算された後のレジスタ
の値を比較する参照データを保持する参照用レジスタが
必要であるが、このレジスタを暗黙的にその番号を決め
ておく。これは、スタックポインタレジスタが＄２９で
あったり、リンクレジスタが＄３１と決められているの
と同じ要領である。たとえば、回数をカウントしている
値を保持している加算用レジスタは＄２８、比較される
参照データを保持している参照用レジスタは＄３０とい
うように決めることである。
【０１３１】しかし、このレジスタの固定はaddibne 命
令に限ってだけであり、この＄２８と＄３０のレジスタ
はほかの命令では通常レジスタと同じように使用でき
る。
令に限ってだけであり、この＄２８と＄３０のレジスタ
はほかの命令では通常レジスタと同じように使用でき
る。
【０１３２】このようにaddibne 命令が暗黙的にレジス
タ番号を指定できるようにしておくと、この新規な命令
を使用したfor 文の命令列は図５のようになる。図５で
命令４がaddibne 命令を示しているが、最初の６ビット
がaddibne 命令を表わし、次の５ビットとその次の５ビ
ットとが加算用レジスタ＄２８に加算される値１を表わ
し、最後の１６ビットが分岐先のアドレスである値−１
を表わしている。
タ番号を指定できるようにしておくと、この新規な命令
を使用したfor 文の命令列は図５のようになる。図５で
命令４がaddibne 命令を示しているが、最初の６ビット
がaddibne 命令を表わし、次の５ビットとその次の５ビ
ットとが加算用レジスタ＄２８に加算される値１を表わ
し、最後の１６ビットが分岐先のアドレスである値−１
を表わしている。
【０１３３】従来の命令列では、加算される値が１６ビ
ットの数まで指定可能であったが、本発明では加算する
値は１０ビットまでと小さくなっている。したがって、
従来の命令列を本発明の命令列に変換できない場合が存
在する。しかし、この加算する値は通常では回数をカウ
ントするために加算していくので、その多くは“１”と
“−１”と考えられる。プログラム上で奇数をカウント
したり、偶数をカウントしたりする場合に、加算する値
が“２”と“−２”である場合なども考えられるがそん
なに大きな値がよく使用されるとは常識的に考えられな
い。したがって人間が作るプログラムから考えて１０ビ
ットで指定できる大きさで実用上十分である。
ットの数まで指定可能であったが、本発明では加算する
値は１０ビットまでと小さくなっている。したがって、
従来の命令列を本発明の命令列に変換できない場合が存
在する。しかし、この加算する値は通常では回数をカウ
ントするために加算していくので、その多くは“１”と
“−１”と考えられる。プログラム上で奇数をカウント
したり、偶数をカウントしたりする場合に、加算する値
が“２”と“−２”である場合なども考えられるがそん
なに大きな値がよく使用されるとは常識的に考えられな
い。したがって人間が作るプログラムから考えて１０ビ
ットで指定できる大きさで実用上十分である。
【０１３４】また、どうしても新しいaddibne 命令の使
用で問題が発生する命令列の場合では、第１の実施例同
様、変換できない命令列は従来の命令列で実行すること
が可能（本発明で従来のコンピュータの機能には何ら変
更がなされていない）であるのでこのビット数が小さく
なることは問題とはならない。プログラムの性質上、多
く利用されるfor 文では十分なビット数である。
用で問題が発生する命令列の場合では、第１の実施例同
様、変換できない命令列は従来の命令列で実行すること
が可能（本発明で従来のコンピュータの機能には何ら変
更がなされていない）であるのでこのビット数が小さく
なることは問題とはならない。プログラムの性質上、多
く利用されるfor 文では十分なビット数である。
【０１３５】＜構成＞
図５のような命令を処理するこの発明の第２の実施例で
あるコンピュータのハードウェア構成を図６に示す。図
６において、１はレジスタファイル、２はＡＬＵ、３は
アドレス加算器、４はプログラムカウンタ、５０は制御
回路（命令デコーダを含む）である。ここでシフト回路
や乗算回路のような演算に関係するものはすべてＡＬＵ
２に含まれているとする。また、６ａ，６ｂはレジスタ
ファイル３０より読み出したレジスタ（の格納）デー
タ、７ａ，７ｂは制御回路から出力される制御データ、
８はＡＬＵの演算結果、９はプログラムカウンタ４から
出力されるプログラムカウント値、すなわち命令メモリ
のアドレス値、ＣＭＤは命令メモリの出力信号すなわち
このコンピュータを動作させる命令、１１はアドレス加
算器の演算結果すなわちデータメモリのアドレス値であ
る。１８は命令語の中に記述されている書き込むレジス
タの番号を示す書き込みレジスタアドレス信号、１６
ａ，１６ｂは命令語の中に記述されている読み出すレジ
スタの番号を示す読み出しレジスタアドレス信号であ
る。１０３はaddibne命令を意味する特殊命令信号であ
り、命令ＣＭＤがaddibne命令でを指示する場合に
“Ｈ”となる信号である。
あるコンピュータのハードウェア構成を図６に示す。図
６において、１はレジスタファイル、２はＡＬＵ、３は
アドレス加算器、４はプログラムカウンタ、５０は制御
回路（命令デコーダを含む）である。ここでシフト回路
や乗算回路のような演算に関係するものはすべてＡＬＵ
２に含まれているとする。また、６ａ，６ｂはレジスタ
ファイル３０より読み出したレジスタ（の格納）デー
タ、７ａ，７ｂは制御回路から出力される制御データ、
８はＡＬＵの演算結果、９はプログラムカウンタ４から
出力されるプログラムカウント値、すなわち命令メモリ
のアドレス値、ＣＭＤは命令メモリの出力信号すなわち
このコンピュータを動作させる命令、１１はアドレス加
算器の演算結果すなわちデータメモリのアドレス値であ
る。１８は命令語の中に記述されている書き込むレジス
タの番号を示す書き込みレジスタアドレス信号、１６
ａ，１６ｂは命令語の中に記述されている読み出すレジ
スタの番号を示す読み出しレジスタアドレス信号であ
る。１０３はaddibne命令を意味する特殊命令信号であ
り、命令ＣＭＤがaddibne命令でを指示する場合に
“Ｈ”となる信号である。
【０１３６】制御回路５０は、命令ＣＭＤを受け、命令
ＣＭＤに基づき、制御データ７ａをＡＬＵ２及び加算比
較回路４０に出力し、制御データ７ｂをアドレス加算器
３及びプログラムカウンタ４に出力し、特殊命令信号１
０３、読み出しレジスタアドレス信号１６ａ，１６ｂ及
び書き込みレジスタアドレス信号１８をレジスタファイ
ル３０に出力する。さらに、制御回路５０は、命令ＣＭ
Ｄに基づき、比較結果信号１０４の有効／無効を“Ｈ”
／“Ｌ”で指示する制御信号２３をプログラムカウンタ
４に出力する。
ＣＭＤに基づき、制御データ７ａをＡＬＵ２及び加算比
較回路４０に出力し、制御データ７ｂをアドレス加算器
３及びプログラムカウンタ４に出力し、特殊命令信号１
０３、読み出しレジスタアドレス信号１６ａ，１６ｂ及
び書き込みレジスタアドレス信号１８をレジスタファイ
ル３０に出力する。さらに、制御回路５０は、命令ＣＭ
Ｄに基づき、比較結果信号１０４の有効／無効を“Ｈ”
／“Ｌ”で指示する制御信号２３をプログラムカウンタ
４に出力する。
【０１３７】レジスタファイル３０は、特殊命令信号１
０３、読み出しレジスタアドレス信号１６ａ，１６ｂ及
び書き込みレジスタアドレス信号１８に基づき、レジス
タデータ６ａをＡＬＵ２、アドレス加算器３及び加算比
較回路４０に出力し、レジスタデータ６ｂを加算比較回
路４０及び図示しない外部メモリに出力する。また、書
き込みレジスタアドレス信号１８で書き込みレジスタが
指示されている場合、書き込みレジスタにＡＬＵ演算結
果８を書き込む。
０３、読み出しレジスタアドレス信号１６ａ，１６ｂ及
び書き込みレジスタアドレス信号１８に基づき、レジス
タデータ６ａをＡＬＵ２、アドレス加算器３及び加算比
較回路４０に出力し、レジスタデータ６ｂを加算比較回
路４０及び図示しない外部メモリに出力する。また、書
き込みレジスタアドレス信号１８で書き込みレジスタが
指示されている場合、書き込みレジスタにＡＬＵ演算結
果８を書き込む。
【０１３８】さらに、レジスタファイル３０は、特殊命
令信号１０３が“Ｈ”の場合、読み出しレジスタアドレ
ス信号１６ａ及び１６ｂの値に関係なく、レジスタデー
タ６ａとして＄２８のレジスタの格納データ値を出力
し、レジスタデータ６ｂとして＄３０のレジスタの格納
データ値を出力する。
令信号１０３が“Ｈ”の場合、読み出しレジスタアドレ
ス信号１６ａ及び１６ｂの値に関係なく、レジスタデー
タ６ａとして＄２８のレジスタの格納データ値を出力
し、レジスタデータ６ｂとして＄３０のレジスタの格納
データ値を出力する。
【０１３９】ＡＬＵ２はレジスタデータ６ａと制御デー
タ７ａとを加算し、その加算結果であるＡＬＵ演算結果
８をレジスタファイル３０に出力する。
タ７ａとを加算し、その加算結果であるＡＬＵ演算結果
８をレジスタファイル３０に出力する。
【０１４０】アドレス加算器３は、レジスタデータ６ａ
と制御データ７ｂとを加算し、その加算結果であるアド
レス加算結果１１を外部メモリに出力する。このアドレ
ス加算結果１１が外部メモリのアクセス対象のアドレス
となる。
と制御データ７ｂとを加算し、その加算結果であるアド
レス加算結果１１を外部メモリに出力する。このアドレ
ス加算結果１１が外部メモリのアクセス対象のアドレス
となる。
【０１４１】加算比較回路４０は、レジスタデータ６ａ
に制御データ７ａを加算した値と、レジスタデータ６ｂ
とを比較し、その比較結果を比較結果信号１０４として
プログラムカウンタ４に出力する。
に制御データ７ａを加算した値と、レジスタデータ６ｂ
とを比較し、その比較結果を比較結果信号１０４として
プログラムカウンタ４に出力する。
【０１４２】プログラムカウンタ４は、制御信号２３、
制御データ７ｂ及び比較結果信号１０４を受け、制御信
号２３が“Ｈ”で比較結果信号１０４が不一致を指示し
ているとき、現在のプログラムカウント値９に制御デー
タ７ｂを加算した値を新たなプログラムカウント値９と
して出力し、制御信号２３が“Ｈ”で比較結果信号１０
４が一致を指示しているとき、プログラムカウント値９
に１を加算して新たなプログラムカウント値９として出
力する。また、プログラムカウンタ４は制御信号２３が
“Ｌ”のときは常に現在のプログラムカウント値９に１
を加算して新たなプログラムカウント値９として出力す
る。
制御データ７ｂ及び比較結果信号１０４を受け、制御信
号２３が“Ｈ”で比較結果信号１０４が不一致を指示し
ているとき、現在のプログラムカウント値９に制御デー
タ７ｂを加算した値を新たなプログラムカウント値９と
して出力し、制御信号２３が“Ｈ”で比較結果信号１０
４が一致を指示しているとき、プログラムカウント値９
に１を加算して新たなプログラムカウント値９として出
力する。また、プログラムカウンタ４は制御信号２３が
“Ｌ”のときは常に現在のプログラムカウント値９に１
を加算して新たなプログラムカウント値９として出力す
る。
【０１４３】図６においては通常のコンピュータの処理
に必要な機能やそれぞれのブロックの接続等については
削除してある。当然本発明のコンピュータも通常のコン
ピュータの処理は実行できる。
に必要な機能やそれぞれのブロックの接続等については
削除してある。当然本発明のコンピュータも通常のコン
ピュータの処理は実行できる。
【０１４４】＜レジスタファイル＞図７は第２の実施例
のレジスタファイル３０の内部構成を示す説明図であ
る。同図に示すように、図３で示した第１の実施例のレ
ジスタファイルと同様、マトリクス状にメモリセルＭＣ
が構成され、各行のメモリセルＭＣがそれぞれ＄０〜＄
３１のレジスタＲ０〜Ｒ３１となる。これらのメモリセ
ルＭＣへのアクセスはデコード回路６００〜６０２の制
御下で行われる。以下、第１の実施例のレジスタファイ
ル３０と異なる箇所を中心に説明する。
のレジスタファイル３０の内部構成を示す説明図であ
る。同図に示すように、図３で示した第１の実施例のレ
ジスタファイルと同様、マトリクス状にメモリセルＭＣ
が構成され、各行のメモリセルＭＣがそれぞれ＄０〜＄
３１のレジスタＲ０〜Ｒ３１となる。これらのメモリセ
ルＭＣへのアクセスはデコード回路６００〜６０２の制
御下で行われる。以下、第１の実施例のレジスタファイ
ル３０と異なる箇所を中心に説明する。
【０１４５】各読み出しレジスタ選択線２０ａとレジス
タＲ０〜Ｒ３１の各読み出し選択線Ｌ２ａとの間にはＰ
ＭＯＳトランジスタＱ１１がそれぞれ介挿され、各読み
出しレジスタ選択線２０ｂとレジスタＲ０〜Ｒ３１の各
読み出し選択線Ｌ２ｂとの間にはＰＭＯＳトランジスタ
Ｑ１２がそれぞれ介挿される。そして、トランジスタＱ
１１及び１２のゲートには特殊命令信号１０３が印加さ
れる。
タＲ０〜Ｒ３１の各読み出し選択線Ｌ２ａとの間にはＰ
ＭＯＳトランジスタＱ１１がそれぞれ介挿され、各読み
出しレジスタ選択線２０ｂとレジスタＲ０〜Ｒ３１の各
読み出し選択線Ｌ２ｂとの間にはＰＭＯＳトランジスタ
Ｑ１２がそれぞれ介挿される。そして、トランジスタＱ
１１及び１２のゲートには特殊命令信号１０３が印加さ
れる。
【０１４６】さらに、レジスタＲ０〜Ｒ２７，Ｒ２９〜
Ｒ３１の各読み出し選択線Ｌ２ａはＮＭＯＳトランジス
タＱ２１を介して接地され、レジスタＲ２８の読み出し
選択線Ｌ２ａのみＮＭＯＳトランジスタＱ２１を介して
電源ＶDDに接続される。また、レジスタＲ０〜Ｒ２９、
Ｒ３１の各読み出し選択線Ｌ２ｂはＮＭＯＳトランジス
タＱ２２を介して接地され、レジスタＲ３０の読み出し
選択線Ｌ２ｂのみＮＭＯＳトランジスタＱ２２ｂを介し
て電源ＶDDに接続される。そして、トランジスタＱ２１
及び２２のゲートには特殊命令信号１０３が共通に印加
される。
Ｒ３１の各読み出し選択線Ｌ２ａはＮＭＯＳトランジス
タＱ２１を介して接地され、レジスタＲ２８の読み出し
選択線Ｌ２ａのみＮＭＯＳトランジスタＱ２１を介して
電源ＶDDに接続される。また、レジスタＲ０〜Ｒ２９、
Ｒ３１の各読み出し選択線Ｌ２ｂはＮＭＯＳトランジス
タＱ２２を介して接地され、レジスタＲ３０の読み出し
選択線Ｌ２ｂのみＮＭＯＳトランジスタＱ２２ｂを介し
て電源ＶDDに接続される。そして、トランジスタＱ２１
及び２２のゲートには特殊命令信号１０３が共通に印加
される。
【０１４７】したがって、特殊命令信号１０３が“Ｈ”
のとき、トランジスタＱ１１及びＱ１２がオフし、トラ
ンジスタＱ２１及びＱ２２がオンするため、すべての読
み出しレジスタアドレス信号１６ａ及び１６ｂがデコー
ド回路６０１及び６０２の制御下を離れ、強制的に
“Ｈ”あるいは“Ｌ”が設定される。すなわち、レジス
タＲ０〜Ｒ２７，Ｒ３９〜Ｒ３１の各読み出し選択線Ｌ
２ａは“Ｌ”に、レジスタＲ２８の読み出し選択線Ｌ２
ａは“Ｈ”に、レジスタＲ０〜Ｒ２９及びＲ３１の各読
み出し選択線Ｌ２ｂは“Ｌ”に、レジスタＲ３０の読み
出し選択線Ｌ２ｂは“Ｈ”に設定される。
のとき、トランジスタＱ１１及びＱ１２がオフし、トラ
ンジスタＱ２１及びＱ２２がオンするため、すべての読
み出しレジスタアドレス信号１６ａ及び１６ｂがデコー
ド回路６０１及び６０２の制御下を離れ、強制的に
“Ｈ”あるいは“Ｌ”が設定される。すなわち、レジス
タＲ０〜Ｒ２７，Ｒ３９〜Ｒ３１の各読み出し選択線Ｌ
２ａは“Ｌ”に、レジスタＲ２８の読み出し選択線Ｌ２
ａは“Ｈ”に、レジスタＲ０〜Ｒ２９及びＲ３１の各読
み出し選択線Ｌ２ｂは“Ｌ”に、レジスタＲ３０の読み
出し選択線Ｌ２ｂは“Ｈ”に設定される。
【０１４８】一方、特殊命令信号１０３が“Ｌ”のと
き、トランジスタＱ１１及びＱ１２がオンし、トランジ
スタＱ２１及びＱ２２がオフするため、読み出しレジス
タ選択線２０ａと読み出し選択線Ｌ２ａとが電気的に接
続され、読み出しレジスタ選択線２０ｂと読み出し選択
線Ｌ２ｂとが電気的に接続されるため、図１５で示した
従来のレジスタファイルと等価な構成となるため、従来
同様、読み出しレジスタアドレス信号１６ａ及び１６ｂ
に基づき、読み出しレジスタ選択線２０ａ及び２０ｂを
選択的に“Ｈ”にして読み出しレジスタの選択動作を行
う。なお、メモリセルＭＣの内部構成は図１６で示した
従来構成と同じである。
き、トランジスタＱ１１及びＱ１２がオンし、トランジ
スタＱ２１及びＱ２２がオフするため、読み出しレジス
タ選択線２０ａと読み出し選択線Ｌ２ａとが電気的に接
続され、読み出しレジスタ選択線２０ｂと読み出し選択
線Ｌ２ｂとが電気的に接続されるため、図１５で示した
従来のレジスタファイルと等価な構成となるため、従来
同様、読み出しレジスタアドレス信号１６ａ及び１６ｂ
に基づき、読み出しレジスタ選択線２０ａ及び２０ｂを
選択的に“Ｈ”にして読み出しレジスタの選択動作を行
う。なお、メモリセルＭＣの内部構成は図１６で示した
従来構成と同じである。
【０１４９】＜動作＞以下、図６で示した第２の実施例
のコンピュータによるaddibne命令の実行内容を説明す
る。
のコンピュータによるaddibne命令の実行内容を説明す
る。
【０１５０】命令ＣＭＤがaddibne命令であった場合、
制御回路５０は第１のサイクルにおいて、命令ＣＭＤを
デコードして、そのデコード結果に基づき、レジスタデ
ータ６ａに加算される即値１を制御データ７ａとして設
定し、プログラムカウント値９に加算される即値−２を
制御データ７ｂとして設定し、制御信号２３及び特殊命
令信号１０３を“Ｈ”にする。
制御回路５０は第１のサイクルにおいて、命令ＣＭＤを
デコードして、そのデコード結果に基づき、レジスタデ
ータ６ａに加算される即値１を制御データ７ａとして設
定し、プログラムカウント値９に加算される即値−２を
制御データ７ｂとして設定し、制御信号２３及び特殊命
令信号１０３を“Ｈ”にする。
【０１５１】そして、レジスタファイル３０は、“Ｈ”
の特殊命令信号１０３に基づき、レジスタデータ６ａと
して＄２８のレジスタの格納データ値（Ｄ２８）を出力
し、レジスタデータ６ｂとして＄３０のレジスタの格納
データ値（Ｄ３０）を出力する。そして、加算比較回路
４０は、レジスタデータ６ａ（Ｄ２８）に制御データ７
ａ（“１”）を加算した値とレジスタデータ６ｂ（Ｄ３
０）との比較を行い、その比較結果を比較結果信号１０
４としてプログラムカウンタ４に出力する。同時にＡＬ
Ｕ２は、レジスタデータ６ａ（Ｄ２８）に制御データ７
ａ（“１”）を加算した値をＡＬＵ演算結果８として出
力する。
の特殊命令信号１０３に基づき、レジスタデータ６ａと
して＄２８のレジスタの格納データ値（Ｄ２８）を出力
し、レジスタデータ６ｂとして＄３０のレジスタの格納
データ値（Ｄ３０）を出力する。そして、加算比較回路
４０は、レジスタデータ６ａ（Ｄ２８）に制御データ７
ａ（“１”）を加算した値とレジスタデータ６ｂ（Ｄ３
０）との比較を行い、その比較結果を比較結果信号１０
４としてプログラムカウンタ４に出力する。同時にＡＬ
Ｕ２は、レジスタデータ６ａ（Ｄ２８）に制御データ７
ａ（“１”）を加算した値をＡＬＵ演算結果８として出
力する。
【０１５２】そして、制御回路５０は第１のサイクルに
続いて実行される第２のサイクルにおいて、書き込みレ
ジスタとして＄２８のレジスタを指定する書き込みレジ
スタアドレス信号１８を出力する。その結果、レジスタ
ファイル３０内の＄２８のレジスタの格納データ値とし
てＡＬＵ演算結果８（Ｄ２８＋１）が書き込まれる。
続いて実行される第２のサイクルにおいて、書き込みレ
ジスタとして＄２８のレジスタを指定する書き込みレジ
スタアドレス信号１８を出力する。その結果、レジスタ
ファイル３０内の＄２８のレジスタの格納データ値とし
てＡＬＵ演算結果８（Ｄ２８＋１）が書き込まれる。
【０１５３】同時に、“Ｈ”の制御信号２３を受けてい
るプログラムカウンタ４は、比較結果信号１０４が不一
致を指示しているとき、現在のプログラムカウント値９
（“５”）に制御データ７ｂ（“−２”）を加算した値
（“３”）を新たなプログラムカウント値９として出力
し、比較結果信号１０４が一致を指示しているとき、現
在のプログラムカウント値９（“５”）に１を加算して
新たなプログラムカウント値９（“６”）として出力す
る。
るプログラムカウンタ４は、比較結果信号１０４が不一
致を指示しているとき、現在のプログラムカウント値９
（“５”）に制御データ７ｂ（“−２”）を加算した値
（“３”）を新たなプログラムカウント値９として出力
し、比較結果信号１０４が一致を指示しているとき、現
在のプログラムカウント値９（“５”）に１を加算して
新たなプログラムカウント値９（“６”）として出力す
る。
【０１５４】このように、第２の実施例のコンピュータ
は、従来は２つの命令により実行されていた処理を１つ
の命令addibneにより他に悪影響を及ぼすことなく実行
可能に構成することにより、実行する命令数を少なくし
た高性能な処理を行うことができる。また、命令数が少
なくなるということは、実際に必要となるメモリ容量が
少なくて同じ処理が可能となり、これは最近のコンピュ
ータには必須となっているキャッシュメモリのヒット率
を向上させることにつながる。ヒット率が向上すれば、
実行命令数が少なくなり高性能なコンピュータができる
だけでなく、システムとしての性能がさらに向上するこ
とも期待できる。
は、従来は２つの命令により実行されていた処理を１つ
の命令addibneにより他に悪影響を及ぼすことなく実行
可能に構成することにより、実行する命令数を少なくし
た高性能な処理を行うことができる。また、命令数が少
なくなるということは、実際に必要となるメモリ容量が
少なくて同じ処理が可能となり、これは最近のコンピュ
ータには必須となっているキャッシュメモリのヒット率
を向上させることにつながる。ヒット率が向上すれば、
実行命令数が少なくなり高性能なコンピュータができる
だけでなく、システムとしての性能がさらに向上するこ
とも期待できる。
【０１５５】加えて、制御回路５０は、命令ＣＭＤがad
dibne命令の場合に特殊命令信号１０３を“Ｈ”にする
ことにより、レジスタファイル３０から高速に＄２８及
び＄３０のレジスタの格納データをレジスタデータ６ａ
及び６ｂとして出力させるため、addibne命令を高速に
実行することができる。
dibne命令の場合に特殊命令信号１０３を“Ｈ”にする
ことにより、レジスタファイル３０から高速に＄２８及
び＄３０のレジスタの格納データをレジスタデータ６ａ
及び６ｂとして出力させるため、addibne命令を高速に
実行することができる。
【０１５６】＜addibne命令の変形例＞
＜第１の変形例＞
図５で示したaddibne命令は１０ビットの情報で、格納
データを加算するレジスタ（＄２８）と比較される参照
データを格納するレジスタ（＄３０）とを固定し、加算
する値を１０ビットで表現する命令体系にしたが、加算
する値が１０ビットも必要でない場合、加算する値を５
ビットにして、残りの５ビットでレジスタ番号を指定す
るような命令体系にしてもよい。レジスタ番号指定用の
５ビットで格納データを加算する加算用レジスタを指定
できるようにすれば、加算用レジスタを＄２８のレジス
タに固定する必要がなくなり加算用レジスタの選択範囲
が広がり、コンパイラがより自由な命令列をつくること
も可能となる。
データを加算するレジスタ（＄２８）と比較される参照
データを格納するレジスタ（＄３０）とを固定し、加算
する値を１０ビットで表現する命令体系にしたが、加算
する値が１０ビットも必要でない場合、加算する値を５
ビットにして、残りの５ビットでレジスタ番号を指定す
るような命令体系にしてもよい。レジスタ番号指定用の
５ビットで格納データを加算する加算用レジスタを指定
できるようにすれば、加算用レジスタを＄２８のレジス
タに固定する必要がなくなり加算用レジスタの選択範囲
が広がり、コンパイラがより自由な命令列をつくること
も可能となる。
【０１５７】＜第２の変形例＞また、上記したレジスタ
番号指定用の５ビットで２個のレジスタを指定すること
にしてもよい。通常のレジスタファイルの番号の指定の
方法では、５ビットでは１個のレジスタしか指定できな
いが、addibne命令では、使用するレジスタの番号の上
位３ビットが固定されていると暗黙的に決定されている
ような命令規則にしておけばよい。たとえば、addibne
命令で必要になる格納データが加算されるレジスタの場
合は上位３ビットが“110”で固定されていて、＄２
４，＄２５，＄２６，＄２７のレジスタのうちのどれか
を２ビットで指定し、参照データを格納するレジスタの
場合は上位３ビットが“111”で固定されている＄２
８，＄２９，＄３０，＄３１のうちのどれかを２ビット
で指定するようにしておけばよい。すなわち、＄２４〜
＄２７のレジスタにより加算用レジスタグループを構成
し、＄２８〜＄３１のレジスタにより参照用レジスタグ
ループを構成する。
番号指定用の５ビットで２個のレジスタを指定すること
にしてもよい。通常のレジスタファイルの番号の指定の
方法では、５ビットでは１個のレジスタしか指定できな
いが、addibne命令では、使用するレジスタの番号の上
位３ビットが固定されていると暗黙的に決定されている
ような命令規則にしておけばよい。たとえば、addibne
命令で必要になる格納データが加算されるレジスタの場
合は上位３ビットが“110”で固定されていて、＄２
４，＄２５，＄２６，＄２７のレジスタのうちのどれか
を２ビットで指定し、参照データを格納するレジスタの
場合は上位３ビットが“111”で固定されている＄２
８，＄２９，＄３０，＄３１のうちのどれかを２ビット
で指定するようにしておけばよい。すなわち、＄２４〜
＄２７のレジスタにより加算用レジスタグループを構成
し、＄２８〜＄３１のレジスタにより参照用レジスタグ
ループを構成する。
【０１５８】for 文は２重に利用される場合がある。図
８に２重のfor 文の例を示す。命令５から命令７を1025
回繰り返し、命令３から命令１０を1024回繰り返すプロ
グラム例である。このような場合、加算されるレジスタ
が２個（＄２と＄４）、比較されるデータが格納されて
いるレジスタが２個（＄１と＄３）存在しているため、
本発明の実施例３のaddibne 命令は利用することができ
ない。
８に２重のfor 文の例を示す。命令５から命令７を1025
回繰り返し、命令３から命令１０を1024回繰り返すプロ
グラム例である。このような場合、加算されるレジスタ
が２個（＄２と＄４）、比較されるデータが格納されて
いるレジスタが２個（＄１と＄３）存在しているため、
本発明の実施例３のaddibne 命令は利用することができ
ない。
【０１５９】しかし、第２の変形例により、加算用レジ
スタグループから４個（＄２４〜＄２７）まで加算用レ
ジスタを指定でき、参照用レジスタグループから４個
（＄２８〜＄３１）まで参照用レジスタを指定できるの
で、４重のfor 文までは問題なくaddibne 命令を利用す
ることができる。
スタグループから４個（＄２４〜＄２７）まで加算用レ
ジスタを指定でき、参照用レジスタグループから４個
（＄２８〜＄３１）まで参照用レジスタを指定できるの
で、４重のfor 文までは問題なくaddibne 命令を利用す
ることができる。
【０１６０】図９は図８の２重ループを第２の変形例の
addibne命令を用いて記述した例である。このaddibne命
令は、前述したように、加算用レジスタの場合は上位３
ビットが“110”で固定されていて、参照データを格納
する参照用レジスタの場合は上位３ビットが“111”で
固定されている。そして、レジスタ番号指定用の５ビッ
ト（％Xと表示）の下位２ビット（第０ビット，第１ビ
ット）の“00”“01”“10”“11”に対応して、＄２４
〜＄２７のレジスタがそれぞれ指定され、％ｘの第２，
第３ビットの“00”“01”“10”“11”に対応して、＄
２８〜＄３１のレジスタがそれぞれ指定される。
addibne命令を用いて記述した例である。このaddibne命
令は、前述したように、加算用レジスタの場合は上位３
ビットが“110”で固定されていて、参照データを格納
する参照用レジスタの場合は上位３ビットが“111”で
固定されている。そして、レジスタ番号指定用の５ビッ
ト（％Xと表示）の下位２ビット（第０ビット，第１ビ
ット）の“00”“01”“10”“11”に対応して、＄２４
〜＄２７のレジスタがそれぞれ指定され、％ｘの第２，
第３ビットの“00”“01”“10”“11”に対応して、＄
２８〜＄３１のレジスタがそれぞれ指定される。
【０１６１】したがって、命令６のaddibne命令の％０
（“00000”）により、加算されるレジスタとして＄２
４が指定され、参照用のレジスタとして＄２８が指定さ
れる。また、命令８のaddibne命令の％５（“00101”）
により、加算されるレジスタとして＄２５が指定され、
参照用のレジスタとして＄２９が指定される。
（“00000”）により、加算されるレジスタとして＄２
４が指定され、参照用のレジスタとして＄２８が指定さ
れる。また、命令８のaddibne命令の％５（“00101”）
により、加算されるレジスタとして＄２５が指定され、
参照用のレジスタとして＄２９が指定される。
【０１６２】このように、第２の実施例の第２の変形例
のaddibne命令を用いて、図８の２重ループを図９のよ
うに記述しなおすことにより、1024×1025＝1049600回
の命令が省略して処理を行えるので、非常に高速なコン
ピュータを実現することができる。
のaddibne命令を用いて、図８の２重ループを図９のよ
うに記述しなおすことにより、1024×1025＝1049600回
の命令が省略して処理を行えるので、非常に高速なコン
ピュータを実現することができる。
【０１６３】＜その他＞第２の実施例では、制御回路５
０がaddibne命令を受けると“Ｈ”の特殊命令信号１０
３を出力することにより、レジスタファイル３０から強
制的に＄２８及び＄３０のレジスタの格納データを出力
するように構成したが、制御回路５０がaddibne命令を
受けると、＄２８及び＄３０のレジスタからの読み出し
を指示する読み出しレジスタアドレス信号１６ａ及び１
６ｂを出力することにより、レジスタファイル３０から
＄２８及び＄３０のレジスタの格納データを出力するよ
うに構成してもよい。
０がaddibne命令を受けると“Ｈ”の特殊命令信号１０
３を出力することにより、レジスタファイル３０から強
制的に＄２８及び＄３０のレジスタの格納データを出力
するように構成したが、制御回路５０がaddibne命令を
受けると、＄２８及び＄３０のレジスタからの読み出し
を指示する読み出しレジスタアドレス信号１６ａ及び１
６ｂを出力することにより、レジスタファイル３０から
＄２８及び＄３０のレジスタの格納データを出力するよ
うに構成してもよい。
【０１６４】このように構成すると特殊命令信号１０３
を用いずに済ますことができるという利点を奏するが、
通常のレジスタの読み出し動作が実行されるため、実行
速度の点では劣る。
を用いずに済ますことができるという利点を奏するが、
通常のレジスタの読み出し動作が実行されるため、実行
速度の点では劣る。
【０１６５】＜＜第３の実施例＞＞
＜構成＞図１０はこの発明の第３の実施例であるコンピ
ュータの構成を示すブロック図である。図１０に示すよ
うに、制御回路５１は、命令ＣＭＤを受け、命令ＣＭＤ
に基づき、制御データ７ａをＡＬＵ２及び加算比較回路
４０に出力し、制御データ７ｂをアドレス加算器３及び
プログラムカウンタ４に出力し、読み出しレジスタアド
レス信号１６ａ，１６ｂ及び書き込みレジスタアドレス
信号１８をレジスタファイル１に出力し、書き込みレジ
スタアドレス信号１８を複製レジスタファイル１′に出
力し、比較結果信号１０４の有効／無効を“Ｈ”／
“Ｌ”で指示する制御信号２３をプログラムカウンタ４
に出力する。
ュータの構成を示すブロック図である。図１０に示すよ
うに、制御回路５１は、命令ＣＭＤを受け、命令ＣＭＤ
に基づき、制御データ７ａをＡＬＵ２及び加算比較回路
４０に出力し、制御データ７ｂをアドレス加算器３及び
プログラムカウンタ４に出力し、読み出しレジスタアド
レス信号１６ａ，１６ｂ及び書き込みレジスタアドレス
信号１８をレジスタファイル１に出力し、書き込みレジ
スタアドレス信号１８を複製レジスタファイル１′に出
力し、比較結果信号１０４の有効／無効を“Ｈ”／
“Ｌ”で指示する制御信号２３をプログラムカウンタ４
に出力する。
【０１６６】レジスタファイル１は、内部構成は図１５
で示した従来構成と全く同様であり、読み出しレジスタ
アドレス信号１６ａ，１６ｂ及び書き込みレジスタアド
レス信号１８に基づき、レジスタデータ６ａをＡＬＵ２
及びアドレス加算器３に出力し、レジスタデータ６ｂを
図示しない外部メモリに出力する。また、書き込みレジ
スタアドレス信号１８で書き込みレジスタが指示されて
いる場合、書き込みレジスタにＡＬＵ演算結果８を書き
込む。
で示した従来構成と全く同様であり、読み出しレジスタ
アドレス信号１６ａ，１６ｂ及び書き込みレジスタアド
レス信号１８に基づき、レジスタデータ６ａをＡＬＵ２
及びアドレス加算器３に出力し、レジスタデータ６ｂを
図示しない外部メモリに出力する。また、書き込みレジ
スタアドレス信号１８で書き込みレジスタが指示されて
いる場合、書き込みレジスタにＡＬＵ演算結果８を書き
込む。
【０１６７】また、複製レジスタファイル１′は、複製
レジスタデータ６ａ′及び６ｂ′を加算比較回路４０に
常に出力する。複製レジスタデータ６ａ′は、レジスタ
ファイル１の＄２８のレジスタＲ２８（加算用レジス
タ）の格納データと同一のデータを格納した＄２８の複
製レジスタＲ２８′の格納データであり、レジスタデー
タ６ｂ′は、レジスタファイル１の＄３０のレジスタＲ
３０（参照用レジスタ）の格納データと同一のデータを
格納した＄３０の複製レジスタＲ３０′の格納データで
ある。
レジスタデータ６ａ′及び６ｂ′を加算比較回路４０に
常に出力する。複製レジスタデータ６ａ′は、レジスタ
ファイル１の＄２８のレジスタＲ２８（加算用レジス
タ）の格納データと同一のデータを格納した＄２８の複
製レジスタＲ２８′の格納データであり、レジスタデー
タ６ｂ′は、レジスタファイル１の＄３０のレジスタＲ
３０（参照用レジスタ）の格納データと同一のデータを
格納した＄３０の複製レジスタＲ３０′の格納データで
ある。
【０１６８】図１１は第３の実施例の複製レジスタファ
イル１′の内部構成を示す説明図である。同図に示すよ
うに、マトリクス状にメモリセルＭＣが２行に構成さ
れ、第１行のメモリセルＭＣが＄２８の複製レジスタＲ
２８′となり、第２行のメモリセルＭＣが＄３０の複製
レジスタＲ３０′となり、メモリセルＭＣへの書き込み
時のアクセスはデコード回路６００′の制御下で行われ
る。
イル１′の内部構成を示す説明図である。同図に示すよ
うに、マトリクス状にメモリセルＭＣが２行に構成さ
れ、第１行のメモリセルＭＣが＄２８の複製レジスタＲ
２８′となり、第２行のメモリセルＭＣが＄３０の複製
レジスタＲ３０′となり、メモリセルＭＣへの書き込み
時のアクセスはデコード回路６００′の制御下で行われ
る。
【０１６９】デコード回路６００′は書き込みレジスタ
アドレス信号１８を受け、書き込みレジスタアドレス信
号１８に基づき２つの書き込みレジスタ選択線１９′を
選択的に“Ｈ”にする。また、レジスタＲ２８′の各メ
モリセルＭＣは、図１１及び図１２に示すように、読み
出し選択線Ｌ２ａは電源ＶDDに接続され、読み出し選択
線Ｌ２ｂは接地される。レジスタＲ３０′の各メモリセ
ルＭＣは、図１１及び図１３に示すように、読み出し選
択線Ｌ２ａは接地され、読み出し選択線Ｌ２ｂは電源Ｖ
DDに接続される。なお、メモリセルＭＣの内部構成の他
の部分は図１６で示した従来のメモリセルＭＣの構成と
同様であるため、説明は省略する。
アドレス信号１８を受け、書き込みレジスタアドレス信
号１８に基づき２つの書き込みレジスタ選択線１９′を
選択的に“Ｈ”にする。また、レジスタＲ２８′の各メ
モリセルＭＣは、図１１及び図１２に示すように、読み
出し選択線Ｌ２ａは電源ＶDDに接続され、読み出し選択
線Ｌ２ｂは接地される。レジスタＲ３０′の各メモリセ
ルＭＣは、図１１及び図１３に示すように、読み出し選
択線Ｌ２ａは接地され、読み出し選択線Ｌ２ｂは電源Ｖ
DDに接続される。なお、メモリセルＭＣの内部構成の他
の部分は図１６で示した従来のメモリセルＭＣの構成と
同様であるため、説明は省略する。
【０１７０】図１０に戻って、ＡＬＵ２はレジスタデー
タ６ａと制御データ７ａとを加算し、その加算結果であ
るＡＬＵ演算結果８をレジスタファイル１に出力する。
タ６ａと制御データ７ａとを加算し、その加算結果であ
るＡＬＵ演算結果８をレジスタファイル１に出力する。
【０１７１】アドレス加算器３は、レジスタデータ６ａ
と制御データ７ｂとを加算し、その加算結果であるアド
レス加算結果１１を外部メモリに出力する。このアドレ
ス加算結果１１が外部メモリのアクセス対象のアドレス
となる。
と制御データ７ｂとを加算し、その加算結果であるアド
レス加算結果１１を外部メモリに出力する。このアドレ
ス加算結果１１が外部メモリのアクセス対象のアドレス
となる。
【０１７２】加算比較回路４０は、複製レジスタデータ
６ａ′に制御データ７ａを加算した値と、複製レジスタ
データ６ｂ′とを比較し、その比較結果を比較結果信号
１０４としてプログラムカウンタ４に出力する。
６ａ′に制御データ７ａを加算した値と、複製レジスタ
データ６ｂ′とを比較し、その比較結果を比較結果信号
１０４としてプログラムカウンタ４に出力する。
【０１７３】プログラムカウンタ４は、制御信号２３、
制御データ７ｂ及び比較結果信号１０４を受け、制御信
号２３が“Ｈ”で比較結果信号１０４が不一致を指示し
ているとき、現在のプログラムカウント値９に制御デー
タ７ｂを加算した値を新たなプログラムカウント値９と
して出力し、制御信号２３が“Ｈ”で比較結果信号１０
４が一致を指示しているとき、プログラムカウント値９
に“１”を加算して新たなプログラムカウント値９とし
て出力する。また、プログラムカウンタ４は制御信号２
３が“Ｌ”のときは常に現在のプログラムカウント値９
に“１”を加算して新たなプログラムカウント値９とし
て出力する。
制御データ７ｂ及び比較結果信号１０４を受け、制御信
号２３が“Ｈ”で比較結果信号１０４が不一致を指示し
ているとき、現在のプログラムカウント値９に制御デー
タ７ｂを加算した値を新たなプログラムカウント値９と
して出力し、制御信号２３が“Ｈ”で比較結果信号１０
４が一致を指示しているとき、プログラムカウント値９
に“１”を加算して新たなプログラムカウント値９とし
て出力する。また、プログラムカウンタ４は制御信号２
３が“Ｌ”のときは常に現在のプログラムカウント値９
に“１”を加算して新たなプログラムカウント値９とし
て出力する。
【０１７４】図１０においては通常のコンピュータの処
理に必要な機能やそれぞれのブロックの接続等について
は削除してある。当然本発明のコンピュータも通常のコ
ンピュータの処理は実行できる。
理に必要な機能やそれぞれのブロックの接続等について
は削除してある。当然本発明のコンピュータも通常のコ
ンピュータの処理は実行できる。
【０１７５】＜動作＞以下、図１０で示した第３の実施
例のコンピュータによる図５で示したaddibne命令の実
行内容を説明する。
例のコンピュータによる図５で示したaddibne命令の実
行内容を説明する。
【０１７６】加算比較回路４０は、複製レジスタデータ
６ａ′（Ｄ２８）に制御データ７ａ（“１”）を加算し
た値と複製レジスタデータ６ｂ′（Ｄ３０）との比較を
行い、その比較結果を比較結果信号１０４としてプログ
ラムカウンタ４に常に出力している。
６ａ′（Ｄ２８）に制御データ７ａ（“１”）を加算し
た値と複製レジスタデータ６ｂ′（Ｄ３０）との比較を
行い、その比較結果を比較結果信号１０４としてプログ
ラムカウンタ４に常に出力している。
【０１７７】命令ＣＭＤがaddibne命令であった場合、
制御回路５１は第１のサイクルにおいて、命令ＣＭＤを
デコードして、そのデコード結果に基づき、レジスタデ
ータ６ａに加算される即値１を制御データ７ａとして設
定し、プログラムカウント値９に加算される即値−２を
制御データ７ｂとして設定し、制御信号２３を“Ｈ”に
し、＄２８のレジスタを読み出しレジスタに指示するよ
うに読み出しレジスタアドレス信号１６ａを設定する。
制御回路５１は第１のサイクルにおいて、命令ＣＭＤを
デコードして、そのデコード結果に基づき、レジスタデ
ータ６ａに加算される即値１を制御データ７ａとして設
定し、プログラムカウント値９に加算される即値−２を
制御データ７ｂとして設定し、制御信号２３を“Ｈ”に
し、＄２８のレジスタを読み出しレジスタに指示するよ
うに読み出しレジスタアドレス信号１６ａを設定する。
【０１７８】そして、レジスタファイル１は、読み出し
レジスタアドレス信号１６ａに基づき、レジスタデータ
６ａとして＄２８のレジスタの格納データ値（Ｄ２８）
を出力する。そして、ＡＬＵ２は、レジスタデータ６ａ
（Ｄ２８）に制御データ７ａ（“１”）を加算した値を
ＡＬＵ演算結果８として出力する。
レジスタアドレス信号１６ａに基づき、レジスタデータ
６ａとして＄２８のレジスタの格納データ値（Ｄ２８）
を出力する。そして、ＡＬＵ２は、レジスタデータ６ａ
（Ｄ２８）に制御データ７ａ（“１”）を加算した値を
ＡＬＵ演算結果８として出力する。
【０１７９】そして、“Ｈ”の制御信号２３を受けてい
るプログラムカウンタ４は、比較結果信号１０４が不一
致を指示しているとき、現在のプログラムカウント値９
（“５”）に制御データ７ｂ（“−２”）を加算した値
（“３”）を新たなプログラムカウント値９として出力
し、比較結果信号１０４が一致を指示しているとき、現
在のプログラムカウント値９（“５”）に１を加算して
新たなプログラムカウント値９（“６”）として出力す
る。
るプログラムカウンタ４は、比較結果信号１０４が不一
致を指示しているとき、現在のプログラムカウント値９
（“５”）に制御データ７ｂ（“−２”）を加算した値
（“３”）を新たなプログラムカウント値９として出力
し、比較結果信号１０４が一致を指示しているとき、現
在のプログラムカウント値９（“５”）に１を加算して
新たなプログラムカウント値９（“６”）として出力す
る。
【０１８０】そして、制御回路５１は第１のサイクルに
続いて実行される第２のサイクルにおいて、書き込みレ
ジスタとして＄２８のレジスタを指定する書き込みレジ
スタアドレス信号１８を出力する。その結果、レジスタ
ファイル１内の＄２８のレジスタの格納データ及び複製
レジスタファイル１′内の＄２８の複製レジスタの格納
データとしてＡＬＵ演算結果８（Ｄ２８＋１）が書き込
まれる。
続いて実行される第２のサイクルにおいて、書き込みレ
ジスタとして＄２８のレジスタを指定する書き込みレジ
スタアドレス信号１８を出力する。その結果、レジスタ
ファイル１内の＄２８のレジスタの格納データ及び複製
レジスタファイル１′内の＄２８の複製レジスタの格納
データとしてＡＬＵ演算結果８（Ｄ２８＋１）が書き込
まれる。
【０１８１】このように、第３の実施例のコンピュータ
は、従来は２つの命令により実行されていた処理を１つ
の命令addibneにより他に悪影響を及ぼすことなく実行
可能に構成することにより、実行する命令数を少なくし
た高性能な処理を行うことができる。
は、従来は２つの命令により実行されていた処理を１つ
の命令addibneにより他に悪影響を及ぼすことなく実行
可能に構成することにより、実行する命令数を少なくし
た高性能な処理を行うことができる。
【０１８２】さらに、複製レジスタファイル１′を加え
ることにより、レジスタファイル１は従来構成のものを
そのまま用いることができる。したがって、addibne命
令対応によってもレジスタファイル１の処理を遅らせた
りすることは発生しない。
ることにより、レジスタファイル１は従来構成のものを
そのまま用いることができる。したがって、addibne命
令対応によってもレジスタファイル１の処理を遅らせた
りすることは発生しない。
【０１８３】加えて、複製レジスタファイル１′の複製
レジスタデータ６ａ′及び６ｂ′として、レジスタファ
イル１内の＄２８及び＄３０のレジスタの格納データと
同一データが常に出力されるため、加算比較回路４０の
比較結果信号１０４を早期に得ることができるため、第
２の実施例に比べループの分岐判断を高速に行うことが
できる。
レジスタデータ６ａ′及び６ｂ′として、レジスタファ
イル１内の＄２８及び＄３０のレジスタの格納データと
同一データが常に出力されるため、加算比較回路４０の
比較結果信号１０４を早期に得ることができるため、第
２の実施例に比べループの分岐判断を高速に行うことが
できる。
【０１８４】
【発明の効果】以上説明したように、この発明における
請求項１記載のコンピュータのデータ読み出し部は、格
納データを読み出すレジスタを特定する記述がなされて
いない所定の特殊命令の場合に、複数のレジスタのうち
予め定められた２個のレジスタを第１及び第２の特定レ
ジスタとして特定し、第１の特定レジスタの格納データ
である第１の格納データと、第２の特定レジスタの格納
データである第２の格納データとを読み出しデータをし
て出力する。
請求項１記載のコンピュータのデータ読み出し部は、格
納データを読み出すレジスタを特定する記述がなされて
いない所定の特殊命令の場合に、複数のレジスタのうち
予め定められた２個のレジスタを第１及び第２の特定レ
ジスタとして特定し、第１の特定レジスタの格納データ
である第１の格納データと、第２の特定レジスタの格納
データである第２の格納データとを読み出しデータをし
て出力する。
【０１８５】したがって、所定の特殊命令は、第１及び
第２の特定レジスタを指定する記述の代わりに、他の指
示を記述することができる。
第２の特定レジスタを指定する記述の代わりに、他の指
示を記述することができる。
【０１８６】その結果、従来では複数の命令により実行
されていた処理を所定の特殊命令のみで処理可能とな
り、命令数を省略することにより、高性能なコンピュー
タを得ることができる。
されていた処理を所定の特殊命令のみで処理可能とな
り、命令数を省略することにより、高性能なコンピュー
タを得ることができる。
【０１８７】 加えて、請求項１記載のコンピュータ
は、命令が所定の特殊命令の場合に活性状態の特殊命令
信号を出力する制御手段と、特殊命令信号が活性状態の
とき読み出しアドレス信号に関係なく第１及び第２の特
定レジスタの第１及び第２の格納データを読み出しデー
タとして出力するレジスタ群とを備える。
は、命令が所定の特殊命令の場合に活性状態の特殊命令
信号を出力する制御手段と、特殊命令信号が活性状態の
とき読み出しアドレス信号に関係なく第１及び第２の特
定レジスタの第１及び第２の格納データを読み出しデー
タとして出力するレジスタ群とを備える。
【０１８８】したがって、命令が所定の特殊命令の場合
に速やかにレジスタ群から第１及び第２の格納データが
出力されるため、所定の特殊命令をより高速に実行する
ことができる。
に速やかにレジスタ群から第１及び第２の格納データが
出力されるため、所定の特殊命令をより高速に実行する
ことができる。
【０１８９】 また、請求項２記載のコンピュータのデ
ータ演算部は、第１の格納データと第１の数とに基づく
演算を行い第１の演算結果を出力する第１の演算手段
と、第２の格納データと第２の数とに基づく演算を行い
第２の演算結果を出力する第２の演算手段とを備えるた
め、２つの演算処理を並行して行うことができる。
ータ演算部は、第１の格納データと第１の数とに基づく
演算を行い第１の演算結果を出力する第１の演算手段
と、第２の格納データと第２の数とに基づく演算を行い
第２の演算結果を出力する第２の演算手段とを備えるた
め、２つの演算処理を並行して行うことができる。
【０１９０】その結果、第１及び第２の演算手段によ
り、並行して演算処理を行わせることにより、所定の特
殊命令をより高速に実行することができる。
り、並行して演算処理を行わせることにより、所定の特
殊命令をより高速に実行することができる。
【０１９１】 さらに、請求項３記載のコンピュータの
データ読み出し部は、命令が所定の特殊命令の場合に、
第１の演算結果を第１の特定レジスタに書き込み、第２
の演算結果は外部メモリの書き込みアドレスとして規定
され、第２の格納データは外部メモリの上記書き込みア
ドレスへの書き込みデータとして規定されるため、第１
の特定レジスタへの書き込み処理及び外部メモリへの書
き込み処理が並行して行える。
データ読み出し部は、命令が所定の特殊命令の場合に、
第１の演算結果を第１の特定レジスタに書き込み、第２
の演算結果は外部メモリの書き込みアドレスとして規定
され、第２の格納データは外部メモリの上記書き込みア
ドレスへの書き込みデータとして規定されるため、第１
の特定レジスタへの書き込み処理及び外部メモリへの書
き込み処理が並行して行える。
【０１９２】その結果、上記２つの書き込み処理を並行
して行うことにより、所定の特殊命令をより高速に実行
することができる。
して行うことにより、所定の特殊命令をより高速に実行
することができる。
【０１９３】 この発明における請求項４記載のコンピ
ュータのデータ読み出し部は、命令が所定の特殊命令の
場合に、複数のレジスタのうち予め定められた１個のレ
ジスタを参照用レジスタとして特定し、参照用レジスタ
の格納データである参照用格納データを読み出しデータ
として出力する。
ュータのデータ読み出し部は、命令が所定の特殊命令の
場合に、複数のレジスタのうち予め定められた１個のレ
ジスタを参照用レジスタとして特定し、参照用レジスタ
の格納データである参照用格納データを読み出しデータ
として出力する。
【０１９４】したがって、所定の特殊命令は、参照用レ
ジスタを指定する記述の代わりに、他の指示を記述する
ことができる。
ジスタを指定する記述の代わりに、他の指示を記述する
ことができる。
【０１９５】その結果、従来では複数の命令により実行
されていた処理を所定の特殊命令のみで処理可能とな
り、命令数を省略することにより、高性能なコンピュー
タを得ることができる。
されていた処理を所定の特殊命令のみで処理可能とな
り、命令数を省略することにより、高性能なコンピュー
タを得ることができる。
【０１９６】 加えて、請求項４記載のコンピュータ
は、命令が所定の特殊命令の場合に活性状態の特殊命令
信号を出力する制御手段と、特殊命令信号が活性状態の
とき読み出しアドレス信号に関係なく参照用レジスタの
参照用格納データを読み出しデータとして出力するレジ
スタ群とを備える。
は、命令が所定の特殊命令の場合に活性状態の特殊命令
信号を出力する制御手段と、特殊命令信号が活性状態の
とき読み出しアドレス信号に関係なく参照用レジスタの
参照用格納データを読み出しデータとして出力するレジ
スタ群とを備える。
【０１９７】したがって、命令が所定の特殊命令の場合
に速やかにレジスタ群から参照用格納データが出力され
るため、所定の特殊命令をより高速に実行することがで
きる。
に速やかにレジスタ群から参照用格納データが出力され
るため、所定の特殊命令をより高速に実行することがで
きる。
【０１９８】 また、請求項５記載のコンピュータのデ
ータ読み出し部は、命令が所定の特殊命令の場合にのみ
活性状態となる制御信号をさらに出力し、制御信号が活
性状態のとき、比較結果信号に基づき、現在の実行対象
の命令のアドレスを規定するプログラムカウント値を出
力するプログラムカウンタをさらに備える。
ータ読み出し部は、命令が所定の特殊命令の場合にのみ
活性状態となる制御信号をさらに出力し、制御信号が活
性状態のとき、比較結果信号に基づき、現在の実行対象
の命令のアドレスを規定するプログラムカウント値を出
力するプログラムカウンタをさらに備える。
【０１９９】したがって、所定の特殊命令によりプログ
ラムカウント値を変更する処理を行うことができる。
ラムカウント値を変更する処理を行うことができる。
【０２００】 また、請求項６記載のコンピュータのデ
ータ読み出し部は、命令が所定の特殊命令の場合に、複
数のレジスタのうち、参照用レジスタ以外で予め定めら
れた１個のレジスタを加算用レジスタとし、加算用レジ
スタの格納データである加算用格納データを読み出しデ
ータとしてさらに出力する。
ータ読み出し部は、命令が所定の特殊命令の場合に、複
数のレジスタのうち、参照用レジスタ以外で予め定めら
れた１個のレジスタを加算用レジスタとし、加算用レジ
スタの格納データである加算用格納データを読み出しデ
ータとしてさらに出力する。
【０２０１】したがって、所定の特殊命令は、上記参照
用レジスタと加算用レジスタを指定する記述の代わり
に、他の指示を記述することができる。
用レジスタと加算用レジスタを指定する記述の代わり
に、他の指示を記述することができる。
【０２０２】その結果、従来では複数の命令により実行
されていた処理を所定の特殊命令のみで処理可能とな
り、命令数を省略することにより、さらに高性能なコン
ピュータを得ることができる。
されていた処理を所定の特殊命令のみで処理可能とな
り、命令数を省略することにより、さらに高性能なコン
ピュータを得ることができる。
【０２０３】 また、請求項７記載のコンピュータは、
命令が所定の特殊命令の場合に活性状態の特殊命令信号
を出力する制御手段と、特殊命令信号が活性状態のとき
読み出しアドレス信号に関係なく参照用レジスタの参照
用格納データ及び加算用格納レジスタの加算用格納デー
タを読み出しデータとして出力するレジスタ群とを備え
る。
命令が所定の特殊命令の場合に活性状態の特殊命令信号
を出力する制御手段と、特殊命令信号が活性状態のとき
読み出しアドレス信号に関係なく参照用レジスタの参照
用格納データ及び加算用格納レジスタの加算用格納デー
タを読み出しデータとして出力するレジスタ群とを備え
る。
【０２０４】したがって、命令が所定の特殊命令の場合
に速やかにレジスタ群から参照用格納データ及び加算用
格納データが出力されるため、所定の特殊命令をより高
速に実行することができる。
に速やかにレジスタ群から参照用格納データ及び加算用
格納データが出力されるため、所定の特殊命令をより高
速に実行することができる。
【０２０５】 また、請求項８記載のコンピュータのデ
ータ読み出し部は、命令が所定の特殊命令の場合に、所
定の特殊命令に記述されたレジスタ特定項目に基づき、
複数のレジスタから加算用レジスタを特定し、加算用レ
ジスタの格納データである加算用格納データをさらに出
力するため、複数のレジスタから加算用レジスタを選択
することができ、加算用レジスタの選択範囲を広げるこ
とができる。
ータ読み出し部は、命令が所定の特殊命令の場合に、所
定の特殊命令に記述されたレジスタ特定項目に基づき、
複数のレジスタから加算用レジスタを特定し、加算用レ
ジスタの格納データである加算用格納データをさらに出
力するため、複数のレジスタから加算用レジスタを選択
することができ、加算用レジスタの選択範囲を広げるこ
とができる。
【０２０６】 この発明における請求項９記載のコンピ
ュータのデータ読み出し部は、命令が所定の特殊命令の
場合に、第１のレジスタ特定項目に基づき加算用レジス
タグループから加算用レジスタを特定し、第２のレジス
タ特定項目に基づき参照用レジスタグループから参照用
レジスタを特定し、加算用レジスタの格納データである
加算用格納データ及び参照用レジスタの格納データであ
る参照用格納データとを読み出しデータとして出力す
る。
ュータのデータ読み出し部は、命令が所定の特殊命令の
場合に、第１のレジスタ特定項目に基づき加算用レジス
タグループから加算用レジスタを特定し、第２のレジス
タ特定項目に基づき参照用レジスタグループから参照用
レジスタを特定し、加算用レジスタの格納データである
加算用格納データ及び参照用レジスタの格納データであ
る参照用格納データとを読み出しデータとして出力す
る。
【０２０７】したがって、所定の特殊命令は、加算用レ
ジスタ及び参照用レジスタを指定する記述を最小限に抑
える代わりに、他の指示を記述することができる。
ジスタ及び参照用レジスタを指定する記述を最小限に抑
える代わりに、他の指示を記述することができる。
【０２０８】その結果、従来では複数の命令により実行
されていた処理を所定の特殊命令のみで処理可能とな
り、命令数を省略することにより、高性能なコンピュー
タを得ることができる。
されていた処理を所定の特殊命令のみで処理可能とな
り、命令数を省略することにより、高性能なコンピュー
タを得ることができる。
【０２０９】加えて、加算用レジスタグループから加算
用レジスタを選択することができ、参照用レジスタグル
ープから参照用レジスタを選択することができるため、
加算用及び参照用レジスタの選択範囲を広げることがで
きる。
用レジスタを選択することができ、参照用レジスタグル
ープから参照用レジスタを選択することができるため、
加算用及び参照用レジスタの選択範囲を広げることがで
きる。
【０２１０】その結果、異なる加算用及び参照用レジス
タを特定する複数の所定の特殊命令を組み合わせて複雑
な命令列を記述することができる。
タを特定する複数の所定の特殊命令を組み合わせて複雑
な命令列を記述することができる。
【０２１１】 また、請求項１０記載のコンピュータの
ように、比較用データを加算用格納データに所定の加算
数を加算して得られるデータを用いることにより、分岐
判断として比較結果信号を用いることができる。
ように、比較用データを加算用格納データに所定の加算
数を加算して得られるデータを用いることにより、分岐
判断として比較結果信号を用いることができる。
【０２１２】 また、請求項１１記載のコンピュータの
データ演算部は、加算用格納データと所定の加算数とを
加算して、上記比較用データと同一値の演算結果を出力
する演算手段をさらに備え、データ読み出し部は、命令
が所定の特殊命令の場合に、演算結果を加算用レジスタ
に書き込むため、加算用格納データを制御パラメータと
したループ処理の終了判定用の信号として上記比較結果
信号を用いることができる。
データ演算部は、加算用格納データと所定の加算数とを
加算して、上記比較用データと同一値の演算結果を出力
する演算手段をさらに備え、データ読み出し部は、命令
が所定の特殊命令の場合に、演算結果を加算用レジスタ
に書き込むため、加算用格納データを制御パラメータと
したループ処理の終了判定用の信号として上記比較結果
信号を用いることができる。
【０２１３】 また、請求項１２記載のコンピュータの
データ読み出し部は、複数のレジスタにおける参照用レ
ジスタの参照用格納データの参照用格納データと同一デ
ータを格納する複製参照用レジスタと、複数のレジスタ
における加算用レジスタの加算用格納データと同一デー
タを格納する複製加算用レジスタとを有し、複製参照用
レジスタの格納データを参照用格納データとし、複製加
算用レジスタの格納データを加算用格納データとして常
に出力する第２のレジスタ群とを備えるため、データ比
較手段は、第２のレジスタ群から得られる参照用格納デ
ータ及び加算用格納データに基づき、高速に比較結果信
号を出力することができる。
データ読み出し部は、複数のレジスタにおける参照用レ
ジスタの参照用格納データの参照用格納データと同一デ
ータを格納する複製参照用レジスタと、複数のレジスタ
における加算用レジスタの加算用格納データと同一デー
タを格納する複製加算用レジスタとを有し、複製参照用
レジスタの格納データを参照用格納データとし、複製加
算用レジスタの格納データを加算用格納データとして常
に出力する第２のレジスタ群とを備えるため、データ比
較手段は、第２のレジスタ群から得られる参照用格納デ
ータ及び加算用格納データに基づき、高速に比較結果信
号を出力することができる。
【０２１４】その結果、プログラムカウンタによるプロ
グラムカウント値を速やかに出力することができ、所定
の特殊命令をより一層高速に処理することができる。
グラムカウント値を速やかに出力することができ、所定
の特殊命令をより一層高速に処理することができる。
【０２１５】加えて、制御信号が活性状態のとき、比較
結果信号に基づき、現在の実行対象の命令のアドレスを
規定するプログラムカウント値を出力するプログラムカ
ウンタをさらに備えるため、所定の特殊命令によりプロ
グラムカウント値を変更する処理を行うことができる。
結果信号に基づき、現在の実行対象の命令のアドレスを
規定するプログラムカウント値を出力するプログラムカ
ウンタをさらに備えるため、所定の特殊命令によりプロ
グラムカウント値を変更する処理を行うことができる。
【０２１６】 また、請求項１３記載のコンピュータの
ように、比較用データを加算用格納データに所定の加算
数を加算して得られるデータを用いることにより、分岐
判断として比較結果信号を用いることができる。
ように、比較用データを加算用格納データに所定の加算
数を加算して得られるデータを用いることにより、分岐
判断として比較結果信号を用いることができる。
【０２１７】 さらに、請求項１４記載のコンピュータ
のデータ演算部は、加算用格納データと所定の加算数と
を加算して上記比較用データと同一値の演算結果を出力
する演算手段をさらに備え、制御手段は、命令が所定の
特殊命令の場合に、演算結果を加算用レジスタ及び複製
加算用レジスタへの書き込むを指示する書き込みアドレ
ス信号を第１及び第２のレジスタ群に出力することによ
り、演算結果を加算用レジスタ及び複製加算用レジスタ
に書き込むため、複製加算用レジスタより得られる加算
用格納データを制御パラメータとしたループ処理の終了
判定用の信号として上記比較結果信号を用いることがで
きる。
のデータ演算部は、加算用格納データと所定の加算数と
を加算して上記比較用データと同一値の演算結果を出力
する演算手段をさらに備え、制御手段は、命令が所定の
特殊命令の場合に、演算結果を加算用レジスタ及び複製
加算用レジスタへの書き込むを指示する書き込みアドレ
ス信号を第１及び第２のレジスタ群に出力することによ
り、演算結果を加算用レジスタ及び複製加算用レジスタ
に書き込むため、複製加算用レジスタより得られる加算
用格納データを制御パラメータとしたループ処理の終了
判定用の信号として上記比較結果信号を用いることがで
きる。
【図１】 この発明の第１の実施例で用いる命令列を示
す説明図である。
す説明図である。
【図２】 この発明の第１の実施例であるコンピュータ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図３】 図２のレジスタファイルの内部構成を示す説
明図である。
明図である。
【図４】 ２つの命令を組み合わせ命令を含む命令列を
示す説明図である。
示す説明図である。
【図５】 この発明の第２の実施例で用いる命令列を示
す説明図である。
す説明図である。
【図６】 この発明の第２の実施例であるコンピュータ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図７】 図６のレジスタファイルの内部構成を示す説
明図である。
明図である。
【図８】 ２重ループ命令を含む命令列を示す説明図で
ある。
ある。
【図９】 この発明の第２の実施例で用いる命令列を示
す説明図である。
す説明図である。
【図１０】 この発明の第３の実施例であるコンピュー
タの構成を示すブロック図である。
タの構成を示すブロック図である。
【図１１】 図１０の複製レジスタファイルの内部構成
を示す説明図である。
を示す説明図である。
【図１２】 図１１のメモリセルの内部構成を示す回路
図である。
図である。
【図１３】 図１１のメモリセルの内部構成を示す回路
図である。
図である。
【図１４】 従来のコンピュータの構成を示すブロック
図である。
図である。
【図１５】 図１４のレジスタファイルの内部構成を示
す説明図である。
す説明図である。
【図１６】 図１５のメモリセルの内部構成を示す回路
図である。
図である。
【図１７】 従来の命令列を示す説明図である。
【図１８】 従来の命令列を示す説明図である。
【図１９】 従来のコンピュータの構成を示すブロック
図である。
図である。
１ レジスタファイル、１′ 複製レジスタファイル、
２ ＡＬＵ、３ アドレス加算器、４ プログラムカウ
ンタ、３０ レジスタファイル、４０ 加算比較回路、
５０，５１ 制御回路。
２ ＡＬＵ、３ アドレス加算器、４ プログラムカウ
ンタ、３０ レジスタファイル、４０ 加算比較回路、
５０，５１ 制御回路。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 9/30 - 9/36
G06F 9/40 - 9/42
Claims (14)
- 【請求項１】 複数のレジスタを有し、外部より得られ
る命令を受け、該命令に基づき、前記複数のレジスタの
格納データを選択的に読み出しデータとして出力するデ
ータ読み出し部を備え、前記命令は、格納データを読み
出すレジスタを特定する記述がなされていない所定の特
殊命令を含み、 前記読み出しデータに基づく演算処理を施し、演算結果
を出力するデータ演算部をさらに備え、 前記データ読み出し部は、前記命令が前記所定の特殊命
令の場合に、前記複数のレジスタのうち予め定められた
２個のレジスタを第１及び第２の特定レジスタとして特
定し、前記第１の特定レジスタの格納データである第１
の格納データと、前記第２の特定レジスタの格納データ
である第２の格納データとを前記読み出しデータとして
出力し、前記データ読み出し部は、 前記命令に基づき読み出しアドレス信号を出力するとも
に、前記命令が前記所定の特殊命令の場合に活性状態の
特殊命令信号を出力する制御手段と、 前記複数のレジスタを有し、前記読み出しアドレス信号
を受け、前記読み出しアドレス信号に基づき、前記複数
のレジスタの格納データを選択的に前記読み出しデータ
として出力するレジスタ群とを備え、前記レジスタ群
は、前記特殊命令信号をさらに受け、前記特殊命令信号
が活性状態のとき前記読み出しアドレス信号に関係なく
前記第１及び第２の特定レジスタの前記第１及び第２の
格納データを前記読み出しデータとして出力する、 コンピュータ。 - 【請求項２】 複数のレジスタを有し、外部より得られ
る命令を受け、該命令に基づき、前記複数のレジスタの
格納データを選択的に読み出しデータとして出力するデ
ータ読み出し部を備え、前記命令は、格納データを読み
出すレジスタを特定する記述がなされていない所定の特
殊命令を含み、 前記読み出しデータに基づく演算処理を施し、演算結果
を出力するデータ演算部をさらに備え、 前記データ読み出し部は、前記命令が前記所定の特殊命
令の場合に、前記複数のレジスタのうち予め定められた
２個のレジスタを第１及び第２の特定レジスタとして特
定し、前記第１の特定レジスタの格納データである第１
の格納データと、前記第２の特定レジスタの格納データ
である第２の格納データとを前記読み出しデータとして
出力し、 前記所定の特殊命令は、命令の種別、第１の数及び第２
の数が規定されており、 前記データ読み出し部は、前記命令が前記所定の特殊命
令の場合に、前記第１及び第２の数を前記読み出しデー
タとしてさらに出力し、 前記データ演算部は、 前記第１の格納データと前記第１の数とに基づく演算を
行い第１の演算結果を出力する第１の演算手段と、 前記第２の格納データと前記第２の数とに基づく演算を
行い第２の演算結果を出力する第２の演算手段とを備え
る、 コンピュータ。 - 【請求項３】 前記データ読み出し部は、前記命令が前
記所定の特殊命令の場合に、前記第１の演算結果を前記
第１の特定レジスタに書き込み、 前記第２の演算結果は外部メモリの書き込みアドレスと
して規定され、前記第２の格納データは前記外部メモリ
の前記書き込みアドレスへの書き込みデータとして規定
される、請求項２記載のコンピュータ。 - 【請求項４】 複数のレジスタを有し、外部より得られ
る命令に基づき、前記複数のレジスタの格納データを選
択的に読み出しデータとして出力するデータ読み出し部
と、 前記読み出しデータに基づく演算処理を施し、演算結果
を出力するデータ演算部とを備え、 前記データ読み出し部は、前記命令が所定の特殊命令の
場合に、前記複数のレジスタのうち予め定められた１個
のレジスタを参照用レジスタとして特定し、前記参照用
レジスタ の格納データである参照用格納データを前記読
み出しデータとして出力し、 前記データ演算部は、前記参照用格納データと比較用デ
ータとの比較を行い、比較結果信号を出力するデータ比
較手段を備え、 前記データ読み出し部は、 前記命令に基づき読み出しアドレス信号を出力するとも
に、前記命令が前記所定の特殊命令の場合に活性状態の
特殊命令信号を出力する制御手段と、 前記複数のレジスタを有し、前記読み出しアドレス信号
を受け、前記読み出しアドレス信号に基づき、前記複数
のレジスタの格納データを選択的に前記読み出しデータ
として出力するレジスタ群とを備え、前記レジスタ群
は、前記特殊命令信号をさらに受け、前記特殊命令信号
が活性状態のとき前記読み出しアドレス信号に関係なく
前記参照用レジスタの前記参照用格納データを前記読み
出しデータとして出力する、 コンピュータ。 - 【請求項５】 前記データ読み出し部は、前記命令が前
記所定の特殊命令の場合にのみ活性状態となる制御信号
をさらに出力し、 前記制御信号及び前記比較結果信号を受け、前記制御信
号が活性状態のとき、前記比較結果信号に基づき、現在
の実行対象の命令のアドレスを規定するプログラムカウ
ント値を出力するプログラムカウンタをさらに備える、 請求項４記載のコンピュータ。 - 【請求項６】 複数のレジスタを有し、外部より得られ
る命令に基づき、前記複数のレジスタの格納データを選
択的に読み出しデータとして出力するデータ読み出し部
と、 前記読み出しデータに基づく演算処理を施し、演算結果
を出力するデータ演算部とを備え、 前記データ読み出し部は、前記命令が所定の特殊命令の
場合に、前記複数のレジスタのうち予め定められた１個
のレジスタを参照用レジスタとして特定し、前記参照用
レジスタの格納データである参照用格納データを前記読
み出しデータとして出力し、 前記データ演算部は、前記参照用格納データと比較用デ
ータとの比較を行い、比較結果信号を出力するデータ比
較手段を備え、 前記所定の特殊命令は、格納データを読み出すレジスタ
を特定する記述がなされていない命令であり、 前記データ読み出し部は、前記命令が前記所定の特殊命
令の場合に、前記複数のレジスタのうち、前記参照用レ
ジスタ以外で予め定められた１個のレジスタを加算用レ
ジスタとし、前記加算用レジスタの格納データである加
算用格納データを前記読み出しデータとしてさらに出力
し、 前記比較用データは、前記加算用格納データに基づくデ
ータである、 コンピュータ。 - 【請求項７】 前記データ読み出し部は、 前記命令に基づき読み出しアドレス信号を出力するとも
に、前記命令が前記所定の特殊命令の場合に活性状態の
特殊命令信号を出力する制御手段と、 前記複数のレジスタを有し、前記読み出しアドレス信号
を受け、前記読み出しアドレス信号に基づき、前記複数
のレジスタの格納データを選択的に前記読み出しデータ
として出力するレジスタ群とを備え、前記レジスタ群
は、前記特殊命令信号をさらに受け、前記特殊命令信号
が活性状態のとき前記読み出しアドレス信号に関係なく
前記参照用レジスタの前記参照用格納データ及び前記加
算用格納レジスタの前記加算用格納データを前記読み出
しデータとして出力する、 請求項６記載のコンピュータ。 - 【請求項８】 複数のレジスタを有し、外部より得られ
る命令に基づき、前記複数のレジスタの格納データを選
択的に読み出しデータとして出力するデータ読み出し部
と、 前記読み出しデータに基づく演算処理を施し、演算結果
を出力するデータ演算部とを備え、 前記データ読み出し部は、前記命令が所定の特殊命令の
場合に、前記複数のレジスタの うち予め定められた１個
のレジスタを参照用レジスタとして特定し、前記参照用
レジスタの格納データである参照用格納データを前記読
み出しデータとして出力し、 前記データ演算部は、前記参照用格納データと比較用デ
ータとの比較を行い、比較結果信号を出力するデータ比
較手段を備え、 前記所定の特殊命令は、前記複数のレジスタから加算用
レジスタを特定するレジスタ特定項目が記述された命令
であり、 前記データ読み出し部は、前記命令が前記所定の特殊命
令の場合に、前記レジスタ特定項目に基づき、前記複数
のレジスタから前記加算用レジスタを特定し、前記加算
用レジスタの格納データである加算用格納データをさら
に出力し、 前記比較用データは、前記加算用格納データに基づくデ
ータである、 コンピュータ。 - 【請求項９】 複数のレジスタを有し、外部より得られ
る命令に基づき、前記複数のレジスタの格納データを選
択的に読み出しデータとして出力するデータ読み出し部
を備え、前記データ読み出し部は、前記複数のレジスタ
のうち２個以上のレジスタを加算用レジスタグループと
して予め特定し、前記加算用レジスタグループ以外の前
記複数のレジスタのうち２個以上のレジスタを参照用レ
ジスタグループとして予め特定し、前記命令は、前記加
算用レジスタグループから加算用レジスタを特定する第
１のレジスタ特定項目及び前記参照用レジスタグループ
から参照用レジスタを特定する第２のレジスタ特定項目
が記述された所定の特殊命令を含み、 前記読み出しデータに基づき演算処理を施し、演算結果
を出力するデータ演算部をさらに備え、 前記データ読み出し部は、前記命令が前記所定の特殊命
令の場合に、前記第１のレジスタ特定項目に基づき前記
加算用レジスタグループから前記加算用レジスタを特定
し、前記第２のレジスタ特定項目に基づき前記参照用レ
ジスタグループから前記参照用レジスタを特定し、前記
加算用レジスタの格納データである加算用格納データ及
び前記参照用レジスタの格納データである参照用格納デ
ータとを前記読み出しデータとして出力し、 前記データ演算部は、前記加算用データに基づく比較用
データと前記参照用格納データとの比較を行い比較結果
信号を出力するデータ比較手段を備える、 コンピュータ。 - 【請求項１０】 前記所定の特殊命令は、所定の加算数
がさらに規定された命令であり、 前記データ読み出し部は、前記命令が前記所定の特殊命
令の場合に、前記所定の加算数を前記読み出しデータと
してさらに出力し、 前記比較用データは、前記加算用格納データに前記所定
の加算数を加算して得られるデータである、 請求項６、請求項８及び請求項９のいずれか１項に記載
のコンピュータ。 - 【請求項１１】 前記データ演算部は、前記加算用格納
データと前記所定の加算数とを加算して演算結果を出力
する演算手段をさらに備え、 前記データ読み出し部は、前記命令が前記所定の特殊命
令の場合に、前記演算結果を前記加算用レジスタに書き
込む、 請求項１０記載のコンピュータ。 - 【請求項１２】 前記データ読み出し部は、 前記命令に基づき読み出しアドレス信号を出力するとも
に、前記命令が前記所定の特殊命令の場合に活性状態の
前記制御信号を出力する制御手段と、 前記複数のレジスタを有し、前記読み出しアドレス信号
を受け、前記読み出しアドレス信号に基づき、前記複数
のレジスタの格納データを選択的に前記読み出しデータ
として出力する第１のレジスタ群と、 前記複数のレジスタにおける前記参照用レジスタの前記
参照用格納データと同一データを格納する複製参照用レ
ジスタと、前記複数のレジスタにおける前記加算用レジ
スタの前記加算用格納データと同一データを格納する複
製加算用レジスタとを有し、前記複製参照 用レジスタの
格納データを前記参照用格納データとし、前記複製加算
用レジスタの格納データを前記加算用格納データとして
常に出力する第２のレジスタ群とを備え、 前記制御信号及び前記比較結果信号を受け、前記制御信
号が活性状態のとき、前記比較結果信号に基づき、現在
の実行対象の命令のアドレスを規定するプログラムカウ
ント値を出力するプログラムカウンタをさらに備える、 請求項６記載のコンピュータ。 - 【請求項１３】 前記所定の特殊命令は、所定の加算数
がさらに規定された命令であり、 前記制御手段は、前記命令が前記所定の特殊命令の場合
に、前記所定の加算数をさらに出力し、 前記比較用データは、前記加算用格納データに前記所定
の加算数を加算して得られるデータである、 請求項１２記載のコンピュータ。 - 【請求項１４】 前記データ演算部は、前記加算用格納
データと前記所定の加算数とを加算して演算結果を出力
する演算手段をさらに備え、 前記制御手段は、前記命令が前記所定の特殊命令の場合
に、前記演算結果を前記加算用レジスタ及び前記複製加
算用レジスタへ書き込むことを指示する書き込みアドレ
ス信号を前記第１及び第２のレジスタ群に出力すること
により、前記演算結果を前記加算用レジスタ及び複製加
算用レジスタに書き込む、 請求項１３記載のコンピュータ。
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|---|---|---|---|
| JP30919894A JP3493369B2 (ja) | 1994-12-13 | 1994-12-13 | コンピュータ |
| US08/547,798 US5875323A (en) | 1994-12-13 | 1995-10-25 | Processor using implicit register addressing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30919894A JP3493369B2 (ja) | 1994-12-13 | 1994-12-13 | コンピュータ |
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|---|---|
| JPH08166880A JPH08166880A (ja) | 1996-06-25 |
| JP3493369B2 true JP3493369B2 (ja) | 2004-02-03 |
Family
ID=17990115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30919894A Expired - Fee Related JP3493369B2 (ja) | 1994-12-13 | 1994-12-13 | コンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5875323A (ja) |
| JP (1) | JP3493369B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1306395C (zh) * | 2004-02-13 | 2007-03-21 | 中国科学院计算技术研究所 | Mips指令集的处理器扩展指令及其编码方法和部件 |
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| US20070061551A1 (en) * | 2005-09-13 | 2007-03-15 | Freescale Semiconductor, Inc. | Computer Processor Architecture Comprising Operand Stack and Addressable Registers |
| US8214598B2 (en) * | 2009-12-22 | 2012-07-03 | Intel Corporation | System, method, and apparatus for a cache flush of a range of pages and TLB invalidation of a range of entries |
| JP5588781B2 (ja) * | 2010-08-10 | 2014-09-10 | 富士通株式会社 | セキュアモジュールおよび情報処理装置 |
Family Cites Families (3)
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|---|---|---|---|---|
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| US5142633A (en) * | 1989-02-03 | 1992-08-25 | Digital Equipment Corporation | Preprocessing implied specifiers in a pipelined processor |
-
1994
- 1994-12-13 JP JP30919894A patent/JP3493369B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-25 US US08/547,798 patent/US5875323A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN1306395C (zh) * | 2004-02-13 | 2007-03-21 | 中国科学院计算技术研究所 | Mips指令集的处理器扩展指令及其编码方法和部件 |
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| Publication number | Publication date |
|---|---|
| JPH08166880A (ja) | 1996-06-25 |
| US5875323A (en) | 1999-02-23 |
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