JPS6330655B2 - - Google Patents
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- JPS6330655B2 JPS6330655B2 JP54158417A JP15841779A JPS6330655B2 JP S6330655 B2 JPS6330655 B2 JP S6330655B2 JP 54158417 A JP54158417 A JP 54158417A JP 15841779 A JP15841779 A JP 15841779A JP S6330655 B2 JPS6330655 B2 JP S6330655B2
- Authority
- JP
- Japan
- Prior art keywords
- buffer memory
- block
- memory
- write
- data
- Prior art date
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- Expired
Links
- 238000000034 method Methods 0.000 claims description 4
- 238000013500 data storage Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 3
- 238000007726 management method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明はバツフアメモリ制御方式に関し、特に
通常のメモリアクセス処理をバツフアメモリに対
してのみ行ない、該バツフアメモリに要求アドレ
スが存在しないときのみ該バツフアメモリ内のい
ずれかのブロツクを主記憶へムーブ・アウトし、
該主記憶から要求アドレスを含むブロツクをムー
ブ・インするスワツプ方式のバツフアメモリにお
いて、要求アドレスが存在しないとき特定条件の
もとで主記憶へのムーブ・アウトおよび主記憶か
らのムーブ・インを省略して直接バツフアメモリ
への書込みを行なうようにしたバツフアメモリ制
御方式に関する。
通常のメモリアクセス処理をバツフアメモリに対
してのみ行ない、該バツフアメモリに要求アドレ
スが存在しないときのみ該バツフアメモリ内のい
ずれかのブロツクを主記憶へムーブ・アウトし、
該主記憶から要求アドレスを含むブロツクをムー
ブ・インするスワツプ方式のバツフアメモリにお
いて、要求アドレスが存在しないとき特定条件の
もとで主記憶へのムーブ・アウトおよび主記憶か
らのムーブ・インを省略して直接バツフアメモリ
への書込みを行なうようにしたバツフアメモリ制
御方式に関する。
従来、バツフアメモリへの書込み処理において
は、タグを検索して要求するアドレスがバツフア
メモリに存在するかどうか判定し、バツフアメモ
リに存在する場合にはバツフアメモリから要求す
るアドレスを含むブロツクを読出して、書込みデ
ータとマージしてから再度バツフアメモリへ書込
みを行なうようにしている。また、バツフアメモ
リに要求アドレスが存在しない場合には、リプレ
ース回路で決定されたリプレース対象ブロツクを
主記憶へムーブ・アウトしてから、主記憶から要
求アドレスを含むブロツクを読出して書込みデー
タとマージして、バツフアメモリへ書込みを行な
うようにしている。すなわち、バツフアメモリに
要求アドレスが存在しない場合、必ず主記憶から
要求アドレスを含むブロツクをムーブ・インする
ようにしていた。
は、タグを検索して要求するアドレスがバツフア
メモリに存在するかどうか判定し、バツフアメモ
リに存在する場合にはバツフアメモリから要求す
るアドレスを含むブロツクを読出して、書込みデ
ータとマージしてから再度バツフアメモリへ書込
みを行なうようにしている。また、バツフアメモ
リに要求アドレスが存在しない場合には、リプレ
ース回路で決定されたリプレース対象ブロツクを
主記憶へムーブ・アウトしてから、主記憶から要
求アドレスを含むブロツクを読出して書込みデー
タとマージして、バツフアメモリへ書込みを行な
うようにしている。すなわち、バツフアメモリに
要求アドレスが存在しない場合、必ず主記憶から
要求アドレスを含むブロツクをムーブ・インする
ようにしていた。
ところで、バツフアメモリの管理単位であるブ
ロツクと同一の大きさかまたはその整数倍の大き
さの領域に対する書込み命令（ブロツク・ストア
命令）の処理について考えると、ブロツク全体が
書替えられてしまうため、このとき主記憶からム
ーブ・インされてきたブロツクの内容は何等意味
を持たないことになる。したがつて上記命令の処
理においては主記憶読出し時間がいわば無効動作
時間となつてしまう。
ロツクと同一の大きさかまたはその整数倍の大き
さの領域に対する書込み命令（ブロツク・ストア
命令）の処理について考えると、ブロツク全体が
書替えられてしまうため、このとき主記憶からム
ーブ・インされてきたブロツクの内容は何等意味
を持たないことになる。したがつて上記命令の処
理においては主記憶読出し時間がいわば無効動作
時間となつてしまう。
本発明は上記考察にもとづくものであり、バツ
フアメモリの管理単位であるブロツクと同一の大
きさかまたはその整数倍の大きさの領域に対する
書込み命令の処理速度を向上させることを目的と
し、そのため本発明は通常のメモリアクセス処理
をバツフアメモリに対してのみ行ない、該バツフ
アメモリに要求アドレスが存在しないときのみ該
バツフアメモリ内のいずれかのブロツクを主記憶
へムーブ・アウトし、該主記憶から要求アドレス
を含むブロツクをムーブ・インするスワツプ方式
のバツフアメモリにおいて、要求アドレスを含む
ブロツクがバツフアメモリに存在しないことを検
出する手段と、主記憶へのリプレースの対象とな
るブロツクがバツフアメモリへの格納以後変更さ
れなかつたことを検出する手段をそなえ、バツフ
アメモリのブロツクと同一の大きさかまたはその
整数倍の大きさの領域に対する書込み処理時にお
いて、当該書込みアドレスを含むブロツクがバツ
フアメモリに存在せず、かつリプレース対象ブロ
ツクがバツフアメモリへの格納以後変更されてい
ない場合、該リプレース対象ブロツクの主記憶へ
のムーブ・アウトおよび上記書込みアドレスを含
むブロツクの主記憶からのムーブ・インを行なう
ことなく、直接該リプレース対象ブロツク位置へ
の書込み処理を行なうことを特徴とする。
フアメモリの管理単位であるブロツクと同一の大
きさかまたはその整数倍の大きさの領域に対する
書込み命令の処理速度を向上させることを目的と
し、そのため本発明は通常のメモリアクセス処理
をバツフアメモリに対してのみ行ない、該バツフ
アメモリに要求アドレスが存在しないときのみ該
バツフアメモリ内のいずれかのブロツクを主記憶
へムーブ・アウトし、該主記憶から要求アドレス
を含むブロツクをムーブ・インするスワツプ方式
のバツフアメモリにおいて、要求アドレスを含む
ブロツクがバツフアメモリに存在しないことを検
出する手段と、主記憶へのリプレースの対象とな
るブロツクがバツフアメモリへの格納以後変更さ
れなかつたことを検出する手段をそなえ、バツフ
アメモリのブロツクと同一の大きさかまたはその
整数倍の大きさの領域に対する書込み処理時にお
いて、当該書込みアドレスを含むブロツクがバツ
フアメモリに存在せず、かつリプレース対象ブロ
ツクがバツフアメモリへの格納以後変更されてい
ない場合、該リプレース対象ブロツクの主記憶へ
のムーブ・アウトおよび上記書込みアドレスを含
むブロツクの主記憶からのムーブ・インを行なう
ことなく、直接該リプレース対象ブロツク位置へ
の書込み処理を行なうことを特徴とする。
以下、本発明を図面により説明する。第１図は
本発明による実施例のバツフアメモリ回路、第２
図は本発明による実施例のバツフアメモリ書込制
御回路である。第１図において、１−１，１−
２、はデータ記憶部、２−１，２−２はタグ記憶
部、３−１，３−２は変更ビツト記憶部、４はリ
プレース情報記憶部、５は要求アドレスレジス
タ、６−１，６−２は比較回路、７は選択回路、
８はリプレース制御回路、９は書込制御回路、１
０−１，１０−２は選択回路、１１は選択回路、
１２はオア回路、１３，１４はアンド回路、１５
は書込みデータ線、１６は読出しデータ線、１７
は一致検出信号線、１８は変更検出信号線、１９
は不一致・不変更信号線、２０は不一致・変更信
号線である。第２図において、１５，１６，１
７，１９，２０は第１図と同一のもの、３０は書
込みデータ制御回路、３１は書込みデータ保持回
路、３２は書込みデータレジスタ、３３は読出し
データレジスタ、３４はムーブ・イン・データ保
持レジスタ、３５はマージ回路、３６はエラーチ
エツク回路、３７〜３９はアンド回路、４０は書
込みデータ線、４１はムーブ・イン・データ線、
４２は読出しアドレス線、４３は読出しイネーブ
ル線、４４はバイトマーク線である。
本発明による実施例のバツフアメモリ回路、第２
図は本発明による実施例のバツフアメモリ書込制
御回路である。第１図において、１−１，１−
２、はデータ記憶部、２−１，２−２はタグ記憶
部、３−１，３−２は変更ビツト記憶部、４はリ
プレース情報記憶部、５は要求アドレスレジス
タ、６−１，６−２は比較回路、７は選択回路、
８はリプレース制御回路、９は書込制御回路、１
０−１，１０−２は選択回路、１１は選択回路、
１２はオア回路、１３，１４はアンド回路、１５
は書込みデータ線、１６は読出しデータ線、１７
は一致検出信号線、１８は変更検出信号線、１９
は不一致・不変更信号線、２０は不一致・変更信
号線である。第２図において、１５，１６，１
７，１９，２０は第１図と同一のもの、３０は書
込みデータ制御回路、３１は書込みデータ保持回
路、３２は書込みデータレジスタ、３３は読出し
データレジスタ、３４はムーブ・イン・データ保
持レジスタ、３５はマージ回路、３６はエラーチ
エツク回路、３７〜３９はアンド回路、４０は書
込みデータ線、４１はムーブ・イン・データ線、
４２は読出しアドレス線、４３は読出しイネーブ
ル線、４４はバイトマーク線である。
通常の読出し処理において要求アドレスがバツ
フアメモリに存在すれば比較回路６−１，……，
６−２のいずれかが“１”を出力し、これにより
選択回路１１が制御されてデータ記憶部１−１，
……，１−２からの読出しデータのうち１つが選
択され、読出しデータ線１６上に出力される。ま
た、通常の部分書込み処理において要求アドレス
がバツフアメモリに存在すれば上記読出し処理の
場合と同様に、バツフアメモリから要求するアド
レスを含むブロツクデータが読出される。そし
て、読出しデータ線１６上の読出しデータと、書
込みデータ線４０上の書込みデータがマージ回線
３５によりマージされてデータ記憶部１−１，…
…，１−２のいずれかに書込まれる。これらの動
作は従来方式と同一であり、何等異なるところは
ない。
フアメモリに存在すれば比較回路６−１，……，
６−２のいずれかが“１”を出力し、これにより
選択回路１１が制御されてデータ記憶部１−１，
……，１−２からの読出しデータのうち１つが選
択され、読出しデータ線１６上に出力される。ま
た、通常の部分書込み処理において要求アドレス
がバツフアメモリに存在すれば上記読出し処理の
場合と同様に、バツフアメモリから要求するアド
レスを含むブロツクデータが読出される。そし
て、読出しデータ線１６上の読出しデータと、書
込みデータ線４０上の書込みデータがマージ回線
３５によりマージされてデータ記憶部１−１，…
…，１−２のいずれかに書込まれる。これらの動
作は従来方式と同一であり、何等異なるところは
ない。
次に、本発明において特徴的なブロツク・スト
ア処理の動作を説明する。まず、要求アドレスが
バツフアメモリ上に存在するとき、一致検出信号
線１７が“１”となる。さらに読出しイネーブル
線４３により書込みデータが書込みデータレジス
タ３２にセツトされる。このとき、書込みデータ
レジスタ３２のバイトマーク部は全ビツト“１”
状態とされている。バイトマークがオール“１”
であることによりマージ回路３５は読出しデータ
レジスタ３３のデータを無視して書込みデータレ
ジスタ３２のデータを書込みデータとして出力す
る。これにより、書込みデータレジスタ３２のデ
ータがバツフアメモリのデータ記憶部に書込まれ
る。
ア処理の動作を説明する。まず、要求アドレスが
バツフアメモリ上に存在するとき、一致検出信号
線１７が“１”となる。さらに読出しイネーブル
線４３により書込みデータが書込みデータレジス
タ３２にセツトされる。このとき、書込みデータ
レジスタ３２のバイトマーク部は全ビツト“１”
状態とされている。バイトマークがオール“１”
であることによりマージ回路３５は読出しデータ
レジスタ３３のデータを無視して書込みデータレ
ジスタ３２のデータを書込みデータとして出力す
る。これにより、書込みデータレジスタ３２のデ
ータがバツフアメモリのデータ記憶部に書込まれ
る。
次に、要求アドレスがバツフアメモリ上に存在
せず、かつリプレース対象ブロツクの内容が主記
憶からバツフアメモリへの格納以後変更されてい
ない場合、不一致・不変更信号線１９が“１”と
なる。このとき、上記した要求アドレスがバツフ
アメモリ上に存在するときの動作モードと同一の
動作モードとなり、リプレース制御回路８で選択
されたブロツクのムーブ・アウトおよび主記憶か
らの要求アドレスを含むブロツクのムーブ・イン
は行なわれない。さらに読出しイネーブル線４３
により書込みデータが書込みデータレジスタ３２
にセツトされる。そして上記と同様に書込みデー
タレジスタ３２のバイトマーク部は全ビツト
“１”状態とされる。バイトマークがオール“１”
であることによりマージ回路３５は読出しデータ
レジスタ３３のデータを無視して書込みデータレ
ジスタ３２のデータを書込みデータとして出力す
る。これにより、書込みデータレジスタ３２のデ
ータがバツフアメモリのデータ記憶部に書込まれ
る。
せず、かつリプレース対象ブロツクの内容が主記
憶からバツフアメモリへの格納以後変更されてい
ない場合、不一致・不変更信号線１９が“１”と
なる。このとき、上記した要求アドレスがバツフ
アメモリ上に存在するときの動作モードと同一の
動作モードとなり、リプレース制御回路８で選択
されたブロツクのムーブ・アウトおよび主記憶か
らの要求アドレスを含むブロツクのムーブ・イン
は行なわれない。さらに読出しイネーブル線４３
により書込みデータが書込みデータレジスタ３２
にセツトされる。そして上記と同様に書込みデー
タレジスタ３２のバイトマーク部は全ビツト
“１”状態とされる。バイトマークがオール“１”
であることによりマージ回路３５は読出しデータ
レジスタ３３のデータを無視して書込みデータレ
ジスタ３２のデータを書込みデータとして出力す
る。これにより、書込みデータレジスタ３２のデ
ータがバツフアメモリのデータ記憶部に書込まれ
る。
次に、要求アドレスがバツフアメモリ上に存在
せず、かつリプレース対象ブロツクの内容が主記
憶からバツフアメモリへの格納以後変更されてい
る場合、不一致・変更信号線２０が“１”とな
る。このとき、リプレース制御回路８で選択され
たリプレース対象ブロツクをバツフアメモリから
読出し主記憶ヘムーブ・アウトする。そして、読
出しイネーブル線４３により書込みデータが書込
みデータレジスタ３２にセツトされる。このと
き、上記と同様に書込みデータレジスタ３２のバ
イトマーク部は全ビツト“１”状態とされる。バ
イトマークがオール“１”であることによりマー
ジ回路３５は読出しデータレジスタ３３のデータ
を無視して書込みデータレジスタ３２のデータを
書込みデータとして出力する。これにより、書込
みデータレジスタ３２のデータがバツフアメモリ
のデータ記憶部に書込まれる。
せず、かつリプレース対象ブロツクの内容が主記
憶からバツフアメモリへの格納以後変更されてい
る場合、不一致・変更信号線２０が“１”とな
る。このとき、リプレース制御回路８で選択され
たリプレース対象ブロツクをバツフアメモリから
読出し主記憶ヘムーブ・アウトする。そして、読
出しイネーブル線４３により書込みデータが書込
みデータレジスタ３２にセツトされる。このと
き、上記と同様に書込みデータレジスタ３２のバ
イトマーク部は全ビツト“１”状態とされる。バ
イトマークがオール“１”であることによりマー
ジ回路３５は読出しデータレジスタ３３のデータ
を無視して書込みデータレジスタ３２のデータを
書込みデータとして出力する。これにより、書込
みデータレジスタ３２のデータがバツフアメモリ
のデータ記憶部に書込まれる。
上記したように本発明によれば、バツフアメモ
リのブロツクと同一の大きさかまたはその整数倍
の大きさの領域に対する書込み処理時において、
当該書込みアドレスを含むブロツクがバツフアメ
モリに存在せず、かつリプレース対象ブロツクが
バツフアメモリへの格納以後変更されていない場
合、該リプレース対象ブロツクの主記憶へのムー
ブ・アウトおよび上記書込みアドレスを含むブロ
ツクの主記憶からのムーブ・インを行なうことな
く、直接該リプレース対象ブロツク位置への書込
み処理を行なうようにしたので、タグ部の検索サ
イクルでの処理が可能となり、命令の処理速度を
向上させることができる。
リのブロツクと同一の大きさかまたはその整数倍
の大きさの領域に対する書込み処理時において、
当該書込みアドレスを含むブロツクがバツフアメ
モリに存在せず、かつリプレース対象ブロツクが
バツフアメモリへの格納以後変更されていない場
合、該リプレース対象ブロツクの主記憶へのムー
ブ・アウトおよび上記書込みアドレスを含むブロ
ツクの主記憶からのムーブ・インを行なうことな
く、直接該リプレース対象ブロツク位置への書込
み処理を行なうようにしたので、タグ部の検索サ
イクルでの処理が可能となり、命令の処理速度を
向上させることができる。
したがつて、ブロツク・ストアを指示する命令
が連続してアクセスされた場合には、バツフアメ
モリのスループツトを大幅に向上させることがで
きる。
が連続してアクセスされた場合には、バツフアメ
モリのスループツトを大幅に向上させることがで
きる。
第１図は本発明による実施例のバツフアメモリ
回路、第２図は本発明による実施例のバツフアメ
モリ書込制御回路である。 図中、１−１，１−２はデータ記憶部、２−
１，２−２はタグ記憶部、３−１，３−２は変更
ビツト記憶部、４はリプレース情報記憶部、６−
１，６−２は比較回路、７は選択回路、８はリプ
レース制御回路、９は書込制御回路、１０−１，
１０−２，１１は選択回路、３０は書込みデータ
制御回路、３１は書込みデータ保持回路、３２は
書込みデータレジスタ、３３は読出しデータレジ
スタ、３５はマージ回路である。
回路、第２図は本発明による実施例のバツフアメ
モリ書込制御回路である。 図中、１−１，１−２はデータ記憶部、２−
１，２−２はタグ記憶部、３−１，３−２は変更
ビツト記憶部、４はリプレース情報記憶部、６−
１，６−２は比較回路、７は選択回路、８はリプ
レース制御回路、９は書込制御回路、１０−１，
１０−２，１１は選択回路、３０は書込みデータ
制御回路、３１は書込みデータ保持回路、３２は
書込みデータレジスタ、３３は読出しデータレジ
スタ、３５はマージ回路である。
Claims (1)
- １ 通常のメモリアクセス処理をバツフアメモリ
に対してのみ行ない、該バツフアメモリに要求ア
ドレスが存在しないときのみ該バツフアメモリ内
のいずれかのブロツクを主記憶へムーブ・アウト
し、該主記憶から要求アドレスを含むブロツクを
ムーブ・インするスワツプ方式のバツフアメモリ
において、要求アドレスを含むブロツクがバツフ
アメモリに存在しないことを検出する手段と、主
記憶へのリプレースの対象となるブロツクがバツ
フアメモリへの格納以後変更されなかつたことを
検出する手段をそなえ、バツフアメモリのブロツ
クと同一の大きさかまたはその整数倍の大きさの
領域に対する書込み処理時において、当該書込み
アドレスを含むブロツクがバツフアメモリに存在
せず、かつリプレース対象ブロツクがバツフアメ
モリへの格納以後変更されていない場合、該リプ
レース対象ブロツクの主記憶へのムーブ・アウト
および上記書込みアドレスを含むブロツクの主記
憶からのムーブ・インを行なうことなく、直接該
リプレース対象ブロツク位置への書込み処理を行
なうことを特徴とするバツフアメモリ制御方式。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15841779A JPS5680872A (en) | 1979-12-06 | 1979-12-06 | Buffer memory control system |
| AU64799/80A AU535788B2 (en) | 1979-12-06 | 1980-11-28 | Buffer memory control system |
| ES497457A ES8201343A1 (es) | 1979-12-06 | 1980-12-04 | 2 mejoras en los sistemas de control para tratamiento de da-tos, para una memoria amortiguadora del sistema de permuta |
| DE8080304397T DE3071782D1 (en) | 1979-12-06 | 1980-12-05 | Buffer memory control system |
| BR8007988A BR8007988A (pt) | 1979-12-06 | 1980-12-05 | Sistema de controle para uma memoria intermediaria do sistema de troca |
| CA000366292A CA1149965A (en) | 1979-12-06 | 1980-12-05 | Buffer memory control system of the swap system |
| EP80304397A EP0030463B1 (en) | 1979-12-06 | 1980-12-05 | Buffer memory control system |
| US06/213,401 US4395763A (en) | 1979-12-06 | 1980-12-05 | Buffer memory control system of the swap system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15841779A JPS5680872A (en) | 1979-12-06 | 1979-12-06 | Buffer memory control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5680872A JPS5680872A (en) | 1981-07-02 |
| JPS6330655B2 true JPS6330655B2 (ja) | 1988-06-20 |
Family
ID=15671290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15841779A Granted JPS5680872A (en) | 1979-12-06 | 1979-12-06 | Buffer memory control system |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4395763A (ja) |
| EP (1) | EP0030463B1 (ja) |
| JP (1) | JPS5680872A (ja) |
| AU (1) | AU535788B2 (ja) |
| BR (1) | BR8007988A (ja) |
| CA (1) | CA1149965A (ja) |
| DE (1) | DE3071782D1 (ja) |
| ES (1) | ES8201343A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4533995A (en) * | 1981-08-03 | 1985-08-06 | International Business Machines Corporation | Method and system for handling sequential data in a hierarchical store |
| US4504902A (en) * | 1982-03-25 | 1985-03-12 | At&T Bell Laboratories | Cache arrangement for direct memory access block transfer |
| JPS5958681A (ja) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | ペ−ジイン制御方式 |
| US4627000A (en) * | 1984-04-12 | 1986-12-02 | General Electric Company | Apparatus and method for copying data from one electronic demand register to another |
| US4942518A (en) * | 1984-06-20 | 1990-07-17 | Convex Computer Corporation | Cache store bypass for computer |
| US4646233A (en) * | 1984-06-20 | 1987-02-24 | Weatherford James R | Physical cache unit for computer |
| JPH0616272B2 (ja) * | 1984-06-27 | 1994-03-02 | 株式会社日立製作所 | メモリアクセス制御方式 |
| JPS61112260A (ja) * | 1984-11-07 | 1986-05-30 | Hitachi Ltd | 多重階層記憶システムにおけるスワツプ制御装置 |
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