CN113434460B - SoC架构中的多总线拓扑系统及总线互连方法 - Google Patents

SoC架构中的多总线拓扑系统及总线互连方法 Download PDF

Info

Publication number
CN113434460B
CN113434460B CN202110987956.5A CN202110987956A CN113434460B CN 113434460 B CN113434460 B CN 113434460B CN 202110987956 A CN202110987956 A CN 202110987956A CN 113434460 B CN113434460 B CN 113434460B
Authority
CN
China
Prior art keywords
bus
identification information
bus matrix
matrix
host
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110987956.5A
Other languages
English (en)
Other versions
CN113434460A (zh
Inventor
谷佳华
张玉安
丁杰
郦清华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CHANGSHA HAIGE BEIDOU INFORMATION TECHNOLOGY CO LTD
Original Assignee
CHANGSHA HAIGE BEIDOU INFORMATION TECHNOLOGY CO LTD
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CHANGSHA HAIGE BEIDOU INFORMATION TECHNOLOGY CO LTD filed Critical CHANGSHA HAIGE BEIDOU INFORMATION TECHNOLOGY CO LTD
Priority to CN202110987956.5A priority Critical patent/CN113434460B/zh
Publication of CN113434460A publication Critical patent/CN113434460A/zh
Application granted granted Critical
Publication of CN113434460B publication Critical patent/CN113434460B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
    • G06F15/17356—Indirect interconnection networks
    • G06F15/17368—Indirect interconnection networks non hierarchical topologies
    • G06F15/17381—Two dimensional, e.g. mesh, torus
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Bus Control (AREA)

Abstract

本发明公开了一种SoC架构中的多总线拓扑系统，包括若干路总线矩阵和若干个总线桥；各路总线矩阵上均连接若干个主机端口和若干个从机端口；总线矩阵与总线矩阵之间通过总线桥连接；任意一路总线矩阵还通过总线桥与Slave端口实现AHB/APB协议的转换。本发明还公开了一种所述SoC架构中的多总线拓扑系统的总线互连方法。本发明能够使得高性能高带宽的总线矩阵达到更高的工作频率，而且能够降低后端实现难度和功耗；而且能够快速确定各个总线矩阵的标识信息位宽、增补和删减标识信息的位置，实现总线矩阵的快速连接，减少时间成本和重新计算出错概率，可靠性高、实用性好、性能较高且能耗较低。

Description

SoC架构中的多总线拓扑系统及总线互连方法
技术领域
本发明属于芯片设计领域，具体涉及一种SoC架构中的多总线拓扑系统及总线互连方法。
背景技术
随着全球化半导体技术的日益发展和半导体工艺材料的日益进步，单颗芯片上的集成度已经达到了前所未有的水平。集成度的增加、功能模块的多元化以及对于功耗管理的提升，都带来了设计架构的迭代更新。高级微控制器总线结构（AdvancedMicrocontroller Bus Architecture，AMBA）定义了高性能嵌入式微控制器的通信标准。当今嵌入式SoC设计中，大部分都是基于AMBA协议实现的。
AMBA总线根据不同的应用特点，具体包括APB总线、ASB总线、AHB总线和AXI总线；
APB总线（Advanced Peripheral Bus，APB）：APB总线用于为慢速外设提供总线技术支持。APB总线是一种优化的、低功耗的精简接口总线，其可以接入多种不同的慢速外设。由于APB总线是ARM公司最早提出的总线接口，因此APB总线可以桥接ARM体系下的每一种系统总线。
ASB总线（Advanced System Bus，ASB）：ASB总线主要用于高性能系统模块。ASB总线是能够适用于AHB总线不需要的高性能特性的芯片设计上的系统总线。ASB总线能够为高性能处理器、片上内存和片外内存提供接口，也能够用于桥接慢速外设。
AHB总线（Advanced High-performance Bus，AHB）：AHB总线适用于高性能、高时钟工作频率的模块。AHB总线在AMBA架构中为系统的高性能运行起到了基石作用。AHB总线能够为高性能处理器、片上内存和片外内存提供接口，也能够用于桥接慢速外设。
AXI总线（Advanced eXtensible Interface，AXI）：AXI总线是一种面向高性能、高带宽、低延迟的片内总线；无需复杂的桥接就能实现高频操作，同时能够满足大部分器件的接口要求，还能提供互连架构，提高了架构的灵活性与独立性，同时向下兼容已有的AHB和APB接口。
如图1所示为一种比较常规的总线拓扑结构：对于性能和带宽的需求，主机大部分采用AXI总线协议接口，通过AXI总线矩阵访问其他AXI从机；还可以通过AXI从机端口通过协议转换桥，去访问AHB总线或者APB总线的从机。图1中的总线拓扑结构相对简单，所有主机通过一个总线矩阵进行分发。但是，这样的拓扑结构必然会带来一定的弊端：主总线矩阵承载过多的主机操作，因此在仲裁策略和时序收敛方面不容易达到较高要求，而时序带来的问题与AXI的高性能相悖；同时，有一些主机不需要转换为更复杂的AXI协议，也不必须具备更高的工作频率，从而影响了总线的效率和性能。
发明内容
本发明的目的之一在于提供一种可靠性高、实用性好、性能较高且能耗较低的SoC架构中的多总线拓扑系统。
本发明的目的之二在于提供一种所述SoC架构中的多总线拓扑系统的总线互连方法。
本发明提供的这种SoC架构中的多总线拓扑系统，包括若干路总线矩阵和若干个总线桥；各路总线矩阵上均连接有各自的若干个主机端口和若干个从机端口；总线矩阵与总线矩阵之间通过总线桥连接，从而实现带宽和频率的转换；在任意一路总线矩阵上，还通过总线桥与Slave端口实现AHB/APB协议的转换。
所述的若干路总线矩阵，各个总线矩阵之间的工作频率和工作带宽均不相同。
本发明还公开了一种所述SoC架构中的多总线拓扑系统的总线互连方法，包括如下步骤：
S1. 根据各个总线矩阵自身独有的主机端口的标识信息宽度和来自其它总线矩阵自身独有的主机端口的标识信息宽度及所有主机端口数量，计算得到各个总线矩阵的标识信息位宽；
S2. 根据步骤S1得到的总线矩阵的标识信息位宽和总线矩阵自身的若干个主机标识信息宽度，计算得到各个总线矩阵的各个主机所增加的标识信息宽度；
S3. 根据步骤S1得到的各个总线矩阵的标识信息位宽和各个总线矩阵的所有主机端口数量，计算得到进行跨总线访问时所需的互连标记信号的增减量；
S4. 根据步骤S1~步骤S3的计算结果，进行SoC架构中的多总线拓扑系统的总线互连。
步骤S1所述的根据各个总线矩阵自身独有的主机端口的标识信息宽度和来自其它总线矩阵自身独有的主机端口的标识信息宽度及所有主机端口数量，计算得到各个总线矩阵的标识信息位宽，具体包括如下步骤：
规定存在N(1)总线矩阵~N(n)总线矩阵，共n条总线矩阵；其中N(i)总线矩阵连接m(i)个主机端口和s(i)个从机端口；总线矩阵所有主机端口的标识信息宽度一致；采用如下算式计算得到N(i)总线矩阵的标识信息位宽WN(i) id ：
WN(i) id = max(A,B)
式中A和B为均为中间变量，且
Figure 763485DEST_PATH_IMAGE001
，
Figure 3974DEST_PATH_IMAGE002
，
WN(i)m(i) id 为N(i)总线矩阵中所连接的第m(i)个主机端口的标识信息宽度；WN(j)o id 为N(i)总线矩阵中来自N(j)总线矩阵的有效主机标识信息宽度，且
Figure 551017DEST_PATH_IMAGE003
，
WN(j)m(j) id 为N(j)总线矩阵所连接的第m(j)个主机端口的标识信息宽度，N(j)M为N(j)总线矩阵中所有的主机端口的数量；
Figure 167943DEST_PATH_IMAGE004
为向上取整操作。
步骤S2所述的根据步骤S1得到的总线矩阵的标识信息位宽和总线矩阵自身的若干个主机标识信息宽度，计算得到各个总线矩阵的各个主机所增加的标识信息宽度，具体包括如下步骤：
规定存在N(1)总线矩阵~N(n)总线矩阵，共n条总线矩阵；其中N(i)总线矩阵连接m(i)个主机端口和s(i)个从机端口；总线矩阵所有主机端口的标识信息宽度一致；采用如下算式计算得到N(i)总线矩阵的第x个主机所增加的标识信息宽度WN(i)xadd id ：
WN(i)xadd id = WN(i) id - WN(i)x id
式中WN(i) id 为N(i)总线矩阵的标识信息位宽；WN(i)x id 为N(i)总线矩阵中所连接的第x个主机的标识信息宽度。
步骤S3所述的根据步骤S1得到的各个总线矩阵的标识信息位宽和各个总线矩阵的所有主机端口数量，计算得到进行跨总线访问时所需的互连标记信号的增减量，具体包括如下步骤：
规定存在N(1)总线矩阵~ N(n)总线矩阵，共n条总线矩阵；其中N(i)总线矩阵连接m(i)个主机端口和s(i)个从机端口；总线矩阵所有主机端口的标识信息宽度一致；进行跨总线访问时，N(i)总线矩阵通过自身的Slave端口连接到N(k)总线矩阵的Master端口；采用如下步骤计算进行跨总线访问时所需的互连标记信号的增减量：
（1）采用如下算式计算得到N(i)总线矩阵输出到自身Slave端口的标识信息宽度WN(i) sid ：
Figure 254848DEST_PATH_IMAGE005
式中WN(i) id 为N(i)总线矩阵的标识信息位宽；N(i)M为N(i)总线矩阵中所有的主机端口的数量；
Figure 790872DEST_PATH_IMAGE006
为向上取整操作；
（2）根据步骤（1）得到的N(i)总线矩阵输出到自身Slave端口的标识信息宽度WN(i) sid 和N(k)总线矩阵的标识信息位宽WN(k) id ，进行如下判断：
若WN(i) sid > WN(k) id ，则表示拓扑互连之间需要删减冗余的标识信息，则采用如下算式计算删除的冗余标识信息位置：
Figure 963227DEST_PATH_IMAGE007
式中WN(i) mid 为N(i)总线矩阵的主机端口标识信息宽度；
若WN(i) sid < WN(k) id ，则表示互连需要增加冗余标识信息，增加的冗余标识信息位置为WN(i) sid 的最高有效位的左侧，且计算得到需要增补的位宽WN(i)oadd id 为WN(i)oadd id = WN(k) id - WN(i) sid 。
本发明提供的这种SoC架构中的多总线拓扑系统及总线互连方法，不仅提出了一种SoC架构设计中多总线矩阵拓扑系统，而且还提供了一种在多总线拓扑互连时，标识信息位宽的确定、增补和删减的方法；本发明能够使得高性能高带宽的总线矩阵达到更高的工作频率，而且能够降低后端实现难度和功耗；而且能够快速确定各个总线矩阵的标识信息位宽、增补和删减标识信息的位置，实现总线矩阵的快速连接，减少时间成本和重新计算出错概率，可靠性高、实用性好、性能较高且能耗较低。
附图说明
图1为现有常见的总线拓扑结构示意图。
图2为本发明的总线拓扑系统的结构示意图。
图3为本发明的总线互连方法的方法流程示意图。
图4为本发明的回环通路示意图。
图5为本发明的总线矩阵之间通过主机端口访问对方从机时的通路示意图。
具体实施方式
本发明提供的这种SoC架构中的多总线拓扑系统，包括若干路总线矩阵和若干个总线桥；各路总线矩阵上均连接有各自的若干个主机端口和若干个从机端口；总线矩阵与总线矩阵之间通过总线桥连接，从而实现带宽和频率的转换；在任意一路总线矩阵上，还通过总线桥与Slave端口实现AHB/APB协议的转换。具体实施时，各个总线之间的工作频率和工作带宽均不相同。
具体实施时，如图2所示为本发明的总线拓扑系统的结构示意图，该图以3路总线矩阵为例进行说明。
在该实施例中，SoC架构中的多总线拓扑系统包括3路总线矩阵（总线矩阵A、总线矩阵B和总线矩阵C）和若干个总线桥（3个总线桥）；
各路总线矩阵上均连接有各自的若干个主机端口和若干个从机端口；为了方便，图中各个总线矩阵上均连接相同的m个主机端口和s个从机端口，即总线矩阵A连接的主机端口为AM1~AMm，连接的从机端口为AS1~ASs；总线矩阵B连接的主机端口为BM1~BMm，连接的从机端口为BS1~BSs；总线矩阵C连接的主机端口为CM1~CMm，连接的从机端口为CS1~CSs；但是，在具体实施时，各个总线矩阵所连接的主机端口和从机端口数量可以各不相同；
总线矩阵与总线矩阵之间通过总线桥连接，从而实现带宽和频率的转换；图中表示为三个总线桥；
在任意一路总线矩阵上，还通过总线桥与Slave端口实现AHB/APB协议的转换；在图中，总线矩阵C通过总线桥与Slave端口实现AHB/APB协议的转换；具体实施时，各个总线矩阵均可以通过总线桥与Slave端口实现AHB/APB协议的转换，而不用固定于总线矩阵C。
此外，各个总线矩阵之间的工作频率和工作带宽均不相同。
如图3所示为本发明的总线互连方法的方法流程示意图：本发明提供的这种所述SoC架构中的多总线拓扑系统的总线互连方法，包括如下步骤：
S1. 根据各个总线矩阵自身独有的主机端口的标识信息宽度和来自其它总线矩阵自身独有的主机端口的标识信息宽度及所有主机端口数量，计算得到各个总线矩阵的标识信息位宽；具体包括如下步骤：
规定存在N(1)总线矩阵~N(n)总线矩阵，共n条总线矩阵；其中N(i)总线矩阵连接m(i)个主机端口和s(i)个从机端口；总线矩阵所有主机端口的标识信息宽度一致；采用如下算式计算得到N(i)总线矩阵的标识信息位宽WN(i) id ：
WN(i) id = max(A,B)
式中A和B为均为中间变量，且
Figure 977319DEST_PATH_IMAGE008
，
Figure 918731DEST_PATH_IMAGE009
，
WN(i)m(i) id 为N(i)总线矩阵中所连接的第m(i)个主机端口的标识信息宽度；WN(j)o id 为N(i)总线矩阵中来自N(j)总线矩阵的有效主机标识信息宽度，且
Figure 766601DEST_PATH_IMAGE003
，
WN(j)m(j) id 为N(j)总线矩阵所连接的第m(j)个主机端口的标识信息宽度，N(j)M为N(j)总线矩阵中所有的主机端口的数量；
Figure 285307DEST_PATH_IMAGE010
为向上取整操作；
S2. 根据步骤S1得到的总线矩阵的标识信息位宽和总线矩阵自身的若干个主机标识信息宽度，计算得到各个总线矩阵的各个主机所增加的标识信息宽度；具体包括如下步骤：
规定存在N(1)总线矩阵~N(n)总线矩阵，共n条总线矩阵；其中N(i)总线矩阵连接m(i)个主机端口和s(i)个从机端口；总线矩阵所有主机端口的标识信息宽度一致；采用如下算式计算得到N(i)总线矩阵的第x个主机所增加的标识信息宽度WN(i)xadd id ：
WN(i)xadd id = WN(i) id - WN(i)x id
式中WN(i) id 为N(i)总线矩阵的标识信息位宽；WN(i)x id 为N(i)总线矩阵中所连接的第x个主机的标识信息宽度；
S3. 根据步骤S1得到的各个总线矩阵的标识信息位宽和各个总线矩阵的所有主机端口数量，计算得到进行跨总线访问时所需的互连标记信号的增减量；具体包括如下步骤：
规定存在N(1)总线矩阵~ N(n)总线矩阵，共n条总线矩阵；其中N(i)总线矩阵连接m(i)个主机端口和s(i)个从机端口；总线矩阵所有主机端口的标识信息宽度一致；进行跨总线访问时，N(i)总线矩阵通过自身的Slave端口连接到N(k)总线矩阵的Master端口；采用如下步骤计算进行跨总线访问时所需的互连标记信号的增减量：
（1）采用如下算式计算得到N(i)总线矩阵输出到自身Slave端口的标识信息宽度WN(i) sid ：
Figure 244036DEST_PATH_IMAGE011
式中WN(i) id 为N(i)总线矩阵的标识信息位宽；N(i)M为N(i)总线矩阵中所有的主机端口的数量；
Figure 39953DEST_PATH_IMAGE012
为向上取整操作；
（2）根据步骤（1）得到的N(i)总线矩阵输出到自身Slave端口的标识信息宽度WN(i) sid 和N(k)总线矩阵的标识信息位宽WN(k) id ，进行如下判断：
若WN(i) sid > WN(k) id ，则表示拓扑互连之间需要删减冗余的标识信息，则采用如下算式计算删除的冗余标识信息位置：
Figure 183359DEST_PATH_IMAGE013
式中WN(i) mid 为N(i)总线矩阵的主机端口标识信息宽度；
若WN(i) sid < WN(k) id ，则表示互连需要增加冗余标识信息，增加的冗余标识信息位置为WN(i) sid 的最高有效位的左侧，且计算得到需要增补的位宽WN(i)oadd id 为WN(i)oadd id = WN(k) id - WN(i) sid ；
S4. 根据步骤S1~步骤S3的计算结果，进行SoC架构中的多总线拓扑系统的总线互连。
以下，以图2所示的三总线矩阵互连为例，对本发明提供的总线互连方法进行进一步说明：
图2中，将总线矩阵分为高频率高带宽（图中A总线矩阵）、高频率低带宽（B总线矩阵）和低频率低带宽（C总线矩阵）。同时，规定总线拓扑结构中，不允许出现回环通路，即访问通路不会通过其他总线矩阵然后访问到自身独有的从机模块，如图4中的虚线路径所示。
同时，对于多总线拓扑互连，最重要也是最容易出错的地方就是标识信息之间的互连。而本发明方法提出了计算方法，确定各个总线矩阵的标识信息的互连的方式，其主要包括：总线矩阵标识信息位宽的确定、主机标识信息的增补和互连标识信息的增补和删减三部分。
首先，根据各个总线矩阵自身独有的主机端口的标识信息宽度和各个总线矩阵的所有主机端口数量，计算得到各个总线矩阵的标识信息位宽；
在SoC总线拓扑互连时，每一个总线矩阵除了有它自己单独的主机外，还可能有来自其他总线矩阵的Master，如图5中虚线所示的路径；以图5中所示的一种SoC多总线拓扑结构为例，有3组AXI总线矩阵，分别为A总线矩阵、B总线矩阵和C总线矩阵；A总线矩阵的m个主机端口和s个从机端口，同理B和C总线矩阵。总线矩阵所有主机端口的标识信息宽度一致，因此计算A总线矩阵的标识信息位宽：
Figure 330306DEST_PATH_IMAGE014
式中WA1 id ,WA2 id ,…,WAm id 为A总线矩阵独有的主机端口的标识信息宽度；WBo id 为来自于B总线矩阵的有效主机标识信息宽度；WCo id 为来自于C总线矩阵的有效主机标识信息宽度；而且
Figure 827147DEST_PATH_IMAGE015
Figure 602205DEST_PATH_IMAGE016
式中WB1 id ,…,WBm id 为B总线矩阵独有的主机端口的标识信息宽度；WC1 id ,…,WCm id 为C总线矩阵独有的主机端口的标识信息宽度；BM为B总线矩阵自身所有的主机端口数量；CM为C总线矩阵自身所有的主机端口数量；
对应的，B总线矩阵的标识信息位宽以及C总线矩阵的标识信息位宽，均可以按照上述的公式进行类推并计算得到；
然后，根据步骤S1得到的总线矩阵的标识信息位宽和总线自身的若干个主机标识信息宽度，计算得到各个总线矩阵的各个主机所增加的标识信息宽度；
在总线拓扑结构中，由于不同主机的标识信息宽度可能不一致，但是当连接到同一个总线矩阵时，需要确保所有主机的标识信息宽度一致。因此，不同主机连接到总线矩阵所需要增补的标识信息宽度由以下公式决定，同样以A总线矩阵为例，计算得到A总线矩阵的各个主机所增加的标识信息宽度：
WAnadd id = WA id - WAn id
式中WAnadd id 为A总线矩阵的第n个主机增加的标识信息宽度，WA id 为之前计算得到的A总线矩阵的标识信息位宽，WAn id 为A总线矩阵的第n个主机标识信息宽度；
此外，不同主机增补的标识信息位宽可能不一致，为了方便处理，可以将增补的标识信息统一按照零处理，即增补的标识信息统一为增补“0”；
对应的，B总线矩阵的各个主机所增加的标识信息宽度以及C总线矩阵的各个主机所增加的标识信息宽度，均可以按照上述的公式进行类推并计算得到；
接下来，根据步骤S1得到的各个总线矩阵的标识信息位宽和各个总线矩阵的所有主机端口数量，计算得到进行跨总线访问时所需的互连标记信号的增减量；
拓扑级联的结构中，两个总线矩阵之间通过主机端口访问其各自从机时，即A总线矩阵通过自身的Slave端口连接到B总线矩阵的Master端口；对于A总线矩阵来说，由之前的步骤确定A总线矩阵的主机标识宽度为WA id ，总线矩阵为了区分不同Master对Slave的访问，会对各个Master增加编码比特在Slave端口输出，增加的编码比特宽度
Figure 526298DEST_PATH_IMAGE017
，所以A总线矩阵输出到Slave端口的标识信息宽度由以下公式决定：
Figure 19597DEST_PATH_IMAGE018
B总线矩阵的主机标识宽度为WB id ；当WA sid > WB id 时，拓扑互连之间需要删减冗余的标识信息，删除的冗余标识信息位置如下：
Figure 320128DEST_PATH_IMAGE019
式中WA mid 为A总线矩阵的主机端口标识信息宽度；
当WA sid < WB id 时，互连需要增加冗余标识信息，增加的冗余标识信息位置为WA sid 的最高有效位（MSB Most Significant Bit）左侧，需要增补的位宽为
WAoadd id = WB id - WA sid
此外，为了方便处理，增加的冗余信息全部按照零处理，即增加的冗余信息全部设置为增加“0”；
同时，其他总线矩阵之间进行跨总线访问时所需的互连标记信号的增减量，均可以按照上述的公式进行类推并计算得到；
最后，根据上述步骤的计算结果，进行SoC架构中的多总线拓扑系统的总线互连。

Claims (5)

1.一种SoC架构中的多总线拓扑系统，其特征在于包括若干路总线矩阵和若干个总线桥；各路总线矩阵上均连接有各自的若干个主机端口和若干个从机端口；总线矩阵与总线矩阵之间通过总线桥连接，从而实现带宽和频率的转换；在任意一路总线矩阵上，还通过总线桥与Slave端口实现AHB/APB协议的转换；同时，所述的SoC架构中的多总线拓扑系统的总线互连方法，包括如下步骤：
S1. 根据各个总线矩阵自身独有的主机端口的标识信息宽度和来自其它总线矩阵自身独有的主机端口的标识信息宽度及所有主机端口数量，计算得到各个总线矩阵的标识信息位宽；
S2. 根据步骤S1得到的总线矩阵的标识信息位宽和总线矩阵自身的若干个主机标识信息宽度，计算得到各个总线矩阵的各个主机所增加的标识信息宽度；
S3. 根据步骤S1得到的各个总线矩阵的标识信息位宽和各个总线矩阵的所有主机端口数量，计算得到进行跨总线访问时所需的互连标记信号的增减量；
S4. 根据步骤S1~步骤S3的计算结果，进行SoC架构中的多总线拓扑系统的总线互连。
2.根据权利要求1所述的SoC架构中的多总线拓扑系统，其特征在于所述的若干路总线矩阵，各个总线矩阵之间的工作频率和工作带宽均不相同。
3.根据权利要求1或2所述的SoC架构中的多总线拓扑系统，其特征在于步骤S1所述的根据各个总线矩阵自身独有的主机端口的标识信息宽度和来自其它总线矩阵自身独有的主机端口的标识信息宽度及所有主机端口数量，计算得到各个总线矩阵的标识信息位宽，具体包括如下步骤：
规定存在N(1)总线矩阵~N(n)总线矩阵，共n条总线矩阵；其中N(i)总线矩阵连接m(i)个主机端口和s(i)个从机端口；总线矩阵所有主机端口的标识信息宽度一致；采用如下算式计算得到N(i)总线矩阵的标识信息位宽WN(i) id ：
WN(i) id = max(A,B)
式中A和B为均为中间变量，且
Figure 638089DEST_PATH_IMAGE001
，
Figure 818534DEST_PATH_IMAGE002
，
WN(i)m(i) id 为N(i)总线矩阵中所连接的第m(i)个主机端口的标识信息宽度；WN(j)o id 为N(i)总线矩阵中来自N(j)总线矩阵的有效主机标识信息宽度，且
Figure 418143DEST_PATH_IMAGE003
，
WN(j)m(j) id 为N(j)总线矩阵所连接的第m(j)个主机端口的标识信息宽度，N(j)M为N(j)总线矩阵中所有的主机端口的数量；
Figure 25842DEST_PATH_IMAGE004
为向上取整操作。
4.根据权利要求3所述的SoC架构中的多总线拓扑系统，其特征在于步骤S2所述的根据步骤S1得到的总线矩阵的标识信息位宽和总线矩阵自身的若干个主机标识信息宽度，计算得到各个总线矩阵的各个主机所增加的标识信息宽度，具体包括如下步骤：
采用如下算式计算得到N(i)总线矩阵的第x个主机所增加的标识信息宽度WN(i)xadd id ：
WN(i)xadd id = WN(i) id - WN(i)x id
式中WN(i) id 为N(i)总线矩阵的标识信息位宽；WN(i)x id 为N(i)总线矩阵中所连接的第x个主机的标识信息宽度。
5.根据权利要求4所述的SoC架构中的多总线拓扑系统，其特征在于步骤S3所述的根据步骤S1得到的各个总线矩阵的标识信息位宽和各个总线矩阵的所有主机端口数量，计算得到进行跨总线访问时所需的互连标记信号的增减量，具体包括如下步骤：
进行跨总线访问时，N(i)总线矩阵通过自身的Slave端口连接到N(k)总线矩阵的Master端口；采用如下步骤计算进行跨总线访问时所需的互连标记信号的增减量：
（1）采用如下算式计算得到N(i)总线矩阵输出到自身Slave端口的标识信息宽度WN(i) sid ：
Figure 343690DEST_PATH_IMAGE005
式中WN(i) id 为N(i)总线矩阵的标识信息位宽；N(i)M为N(i)总线矩阵中所有的主机端口的数量；
Figure 62248DEST_PATH_IMAGE006
为向上取整操作；
（2）根据步骤（1）得到的N(i)总线矩阵输出到自身Slave端口的标识信息宽度WN(i) sid 和N(k)总线矩阵的标识信息位宽WN(k) id ，进行如下判断：
若WN(i) sid > WN(k) id ，则表示拓扑互连之间需要删减冗余的标识信息，则采用如下算式计算删除的冗余标识信息位置：
Figure 781942DEST_PATH_IMAGE007
式中WN(i) mid 为N(i)总线矩阵的主机端口标识信息宽度；
若WN(i) sid < WN(k) id ，则表示互连需要增加冗余标识信息，增加的冗余标识信息位置为WN(i) sid 的最高有效位的左侧，且计算得到需要增补的位宽WN(i)oadd id 为WN(i)oadd id =WN(k) id - WN(i) sid 。
CN202110987956.5A 2021-08-26 2021-08-26 SoC架构中的多总线拓扑系统及总线互连方法 Active CN113434460B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110987956.5A CN113434460B (zh) 2021-08-26 2021-08-26 SoC架构中的多总线拓扑系统及总线互连方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110987956.5A CN113434460B (zh) 2021-08-26 2021-08-26 SoC架构中的多总线拓扑系统及总线互连方法

Publications (2)

Publication Number Publication Date
CN113434460A CN113434460A (zh) 2021-09-24
CN113434460B true CN113434460B (zh) 2022-01-11

Family

ID=77798059

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110987956.5A Active CN113434460B (zh) 2021-08-26 2021-08-26 SoC架构中的多总线拓扑系统及总线互连方法

Country Status (1)

Country Link
CN (1) CN113434460B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101493717A (zh) * 2009-02-19 2009-07-29 浪潮电子信息产业股份有限公司 一种用于soc的动态多时钟低功耗ahb总线的设计方法
CN109634900A (zh) * 2018-11-13 2019-04-16 北京时代民芯科技有限公司 一种基于axi协议的多层次低延迟互连结构

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103198043B (zh) * 2013-01-24 2016-05-11 杭州中科微电子有限公司 一种改进的AHB to APB总线桥及其控制方法
US9606803B2 (en) * 2013-07-15 2017-03-28 Texas Instruments Incorporated Highly integrated scalable, flexible DSP megamodule architecture
CN103714034A (zh) * 2013-12-26 2014-04-09 中国船舶重工集团公司第七0九研究所 片上系统(soc)应用于个人计算机(pc)系统
KR102410692B1 (ko) * 2015-03-30 2022-06-17 삼성전자주식회사 슬레이브와 데이터 통신을 할 수 있는 마스터와 상기 마스터를 포함하는 데이터 처리 시스템
CN105912492B (zh) * 2016-04-01 2019-05-14 西北工业大学 Axi互联总线的扩展方法
CN109308283B (zh) * 2018-08-31 2022-11-22 西安微电子技术研究所 一种SoC片上系统及其外设总线切换方法
CN110738015B (zh) * 2019-09-10 2020-07-07 广东高云半导体科技股份有限公司 片上系统及其fpga内核信息处理方法
CN111611187B (zh) * 2020-06-28 2021-11-26 中国人民解放军国防科技大学 一种针对CHI总线的通用协议转换桥及SoC
CN112506850B (zh) * 2020-11-27 2024-05-14 北京大学 一种片上及片间互连网络
CN112965924B (zh) * 2021-02-26 2023-02-24 西安微电子技术研究所 一种AHB-to-AXI桥接器及激进式处理方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101493717A (zh) * 2009-02-19 2009-07-29 浪潮电子信息产业股份有限公司 一种用于soc的动态多时钟低功耗ahb总线的设计方法
CN109634900A (zh) * 2018-11-13 2019-04-16 北京时代民芯科技有限公司 一种基于axi协议的多层次低延迟互连结构

Also Published As

Publication number Publication date
CN113434460A (zh) 2021-09-24

Similar Documents

Publication Publication Date Title
US8751722B2 (en) Providing a peripheral component interconnect (PCI)-compatible transaction level protocol for a system on a chip (SoC)
CN105718390B (zh) 共享存储器链路中的低功率进入
US8478982B2 (en) Media access control security management in physical layer
WO2020177283A1 (zh) Axi2wb总线桥实现方法、装置、设备及存储介质
CN109634900B (zh) 一种基于axi协议的多层次低延迟互连结构
US9436785B1 (en) Hierarchical preset and rule based configuration of a system-on-chip
US7353315B2 (en) Bus controller with virtual bridge
CN102981984B (zh) 使用完成者对存储器区域排序要求的知识来修改事务属性
JP6660374B2 (ja) プログラマブル論理のためのメモリの仮想化
CN103927276B (zh) 基于Zynq‑7000的PCM FMC扩展板及其工作方法
US10747699B2 (en) Bus control circuit, semiconductor integrated circuit, circuit board, information processing device and bus control method
CN105912492A (zh) Axi互联总线的扩展方法
KR102656189B1 (ko) 직렬로 연결되는 스토리지 장치들 중 직접 연결되지 않은 스토리지 장치를 제어하도록 구성되는 전자 장치, 그것에 포함되는 스토리지 장치, 그것을 포함하는 컴퓨팅 시스템, 및 스토리지 장치의 컨트롤러의 동작 방법
CN113434460B (zh) SoC架构中的多总线拓扑系统及总线互连方法
US20160188472A1 (en) Distributed implementation for cache coherence
CN219574799U (zh) 一种基于amba总线的多总线桥接器及其片上系统
JP2022527121A (ja) 割り当て可能なｉ／ｏドメインおよびコヒーレントドメインを有する周辺ｉ／ｏデバイス
US20170255558A1 (en) Isolation mode in a cache coherent system
RU173335U1 (ru) Процессорный модуль (МВЕ8С-РС)
US11327899B1 (en) Hardware-based virtual-to-physical address translation for programmable logic masters in a system on chip
KR100475438B1 (ko) 데이터 버스 시스템 및 버스간 크로스 액세스 방법
JP2008503823A (ja) データ処理システム及びインターコネクト・アービトレーション方法
Shetter et al. MEMORY CONTROLLER WITH AN AHB PROTOCOL
KR101910619B1 (ko) 시스템 칩 설계를 위한 효율적인 온칩버스 구조
Zhang et al. High performance and low area interconnect structure based on AXI

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant