CN103678206A

CN103678206A - 一种基于fpga系统的遥感数据进机处理结构

Info

Publication number: CN103678206A
Application number: CN201310577172.0A
Authority: CN
Inventors: 崔骞; 高超垒
Original assignee: Space Star Technology Co Ltd
Current assignee: Space Star Technology Co Ltd
Priority date: 2013-11-18
Filing date: 2013-11-18
Publication date: 2014-03-26

Abstract

一种基于FPGA系统的遥感数据进机处理结构，本发明采用双FPGA架构，数据接收时，接口子板通过FMC接口接收的数据；处理模块对数据进行相应处理并通过LVDS差分信号传递给其中一片FPGA；DDR3将多路LVDS信号存储对应通道的存储区域中，并通过PCIE总线模块向上位机上报中断；上位机收到中断信号，向相应的通道发出DMA直接内存存取）请求，PCIE总线模块从DDR3中读取对应通道的数据传递给上位机;数据发送时，上位机将预发送的数据通过PCIE总线传递给DDR3；通过LVDS差分信号传递给FPGA2；并转换为相应的数据格式，通过FMC接口传递给接口子板。本发明消除不同设备间的电路异构性，避免电路设计所带来的设计风险，降低设计难度、提高模块复用程度、缩短研发周期。

Description

一种基于FPGA系统的遥感数据进机处理结构

技术领域

本发明主要涉及一种基于FPGA系统的遥感数据进机处理结构，主要应用于地面遥感数据处理领域，属于外部高速数据处理设备与计算机进行数据交互的技术领域。

背景技术

应用需求推动着卫星高速遥感数据处理技术的快速发展。随着我国空间技术和通信技术的发展，对卫星遥感数据处理技术的需求越来越迫切，目前，各类卫星，如新一代通信卫星、遥感卫星、中继卫星、海洋卫星、天基综合信息网、以及空间探测、载人飞船和空间站等都提出了加快空间遥感数据处理技术发展的迫切要求。随着通信卫星新的数据业务和新型高分辨率遥感器的发展，新一代通信卫星，如多媒体卫星、移动通信卫星和新型对地观测卫星及数据中继卫星的数据处理速率要求越来越高，需要实时传输从几兆到数百兆甚至上Gbit／s的高码速率的数据。卫星高速遥感数据处理技术正面临着新的发展机遇和挑战。

随着国家遥感卫星的发展，遥感器数目和种类都越来越多，而且空间分辨率和时间分辨率都有了很大的提高，所获得的原始影像数据十分的巨大，由于卫星上采用了加密和高质量可控压缩比的图像压缩技术。

目前我国高速数据接收和处理设备主要是沿用第二代总线的方式（PCI、PCI-X等）实现遥感数据的接收和处理，已经不能满足海量遥感数据接收和处理的需求，因此提出了一种基于FPGA高速遥感数据进机架构的实现方法，以满足高速数据接收和处理的要求。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供了一种基于FPGA系统的遥感数据进机处理结构，消除不同设备间的电路异构性，避免电路设计所带来的设计风险，降低设计难度、提高模块复用程度、缩短研发周期。

本发明的技术解决方案是：

一种基于FPGA系统的遥感数据进机处理结构包括：接口子板、接口模块、处理模块、LVDS（Low-Voltage Differential Signaling低电压差分信号）传输模块1、LVDS传输模块2、DDR3存储控制模块、PCIE（PCI Express）总线模块和上位机；

数据接收时，接口子板接收数据并将其发送至接口模块；接口模块通过FMC（Fixed Mobile Convergence固定网络与移动网络融合）接口接收接口子板接收的数据，并对接口子板的接收通道使能进行控制；处理模块对接收到的接口模块发送来的数据进行线序重定义、格式编排或解压缩，将处理后的数据并将其发送至LVDS传输模块1；LVDS传输模块1将接收到的处理后的数据转换为多路LVDS差分信号传递给LVDS传输模块2；LVDS传输模块2将接收到的多路LVDS差分信号发送至DDR3存储控制模块；DDR3存储控制模块通过一定的方式将多路LVDS差分信号存储到DDR3中定义的对应虚拟通道（与多路LVDS差分信号相对应）存储区域中，当对应虚拟通道存储区域中的差分信号到达阈值（容量的半满状态）时，DDR3存储控制模块发送半满中断触发信号到PCIE总线控制模块；PCIE总线控制模块将该半满中断信号传递给上位机，上位机收到半满中断信号后向PCIE总线控制模块发出DMA读取请求，PCIE总线控制模块从DDR3存储控制模块中读取对应通道的数据传递给上位机，上位机将数据存储到其内部对应虚拟通道的文件中；

数据回放时，上位机将预回放的数据读入上位机的内存中，DDR3存储控制模块通过PCIE总线控制模块上报空中断到上位机，上位机根据空中断信息加载相应虚拟通道的数据至PCIE总线控制模块的缓存区域中并开启DMA传输；上位机通过DMA（Direct Memory Access的方式将数据传送至DDR3存储控制模块；PCIE总线控制模块将上位机发送的数据传输给DDR3存储控制模块的相应虚拟通道，DDR3存储控制模块将虚拟通道中的多路LVDS差分信号并将其传递给LVDS传输模块2；LVDS传输模块2将多路LVDS差分信号传送给LVDS传输模块1；LVDS传输模块1将多路LVDS差分信号转换为与处理模块相匹配的数据格式并发送给处理模块；处理模块对LVDS传输模块1发送的数据进行相应的线序定义、格式编排变换处理，接口模块将处理后的数据通过FMC接口传递给接口子板，实现数据回放。

所述的多路LVDS差分信号为4路LVDS差分信号。

所述的DDR3存储控制模块通过轮询调度或中断的方式将多路LVDS差分信号存储到DDR3中。

所述的接口模块通过FMC互联总线挂载不同接口子板，配合接口子板完成对不同数据的收发传输。

所述的处理模块根据数据处理流程挂载相应的处理模块，利用内部HDL（Hardware Description Language硬件描述语言）实现的开关矩阵完成信号线序重定义、格式编排和解压缩。

所述的PCIE总线模块利用HDL语言实现。

本发明与现有技术相比有益效果为：

（1）本发明采用双FPGA架构，将遥感处理设备共性部分与差异性部分以物理形态进行隔离，利用可编程逻辑器件实现电路差异性，消除设备间硬件电路异构性，提出了一套遥感处理设备的处理架构，利用通用内部互联总线AXI，实现不同数据处理模型数据流的重构，统一模块间接口，提高了模块复用率，提高了本系统的通用性。

（2）本发明采用多路虚拟通道的实现方式，对其中中断处理流程进行了灵活配置，与传统采用专用芯片的解决方案相比传输性能得到了很大的提高。

（3）本发明利用中断信号传递DMA的通道信息，并在PCIE总线控制模块和DDR3之间实现DMA传输通道的自动切换，使得DMA传输性能提高了进10%左右

（4）本发明PCIE总线模块采用HDL语言实现，可配置性强，并针对遥感数据传输的特点，将中断流程进行了优化配置，降低了中断过程中读取配置寄存器所带来的传输延迟，提高了传输性能。

附图说明

图1是本发明系统的结构原理图。

具体实施方式

如图1所示，一种基于FPGA系统的遥感数据进机处理结构包括接口子板、接口模块、处理模块、LVDS传输模块1、LVDS传输模块2、DDR3存储控制模块、PCIE总线模块和上位机；

数据接收时，接口子板接收数据并将其发送至接口模块；接口模块通过FMC接口接收接口子板接收的数据，并对接口子板的接收通道使能进行控制；处理模块对接收到的接口模块发送来的数据进行线序重定义、格式编排或解压缩，将处理后的数据并将其发送至LVDS传输模块1；LVDS传输模块1将接收到的处理后的数据转换为多路LVDS差分信号传递给LVDS传输模块2；LVDS传输模块2将接收到的多路LVDS差分信号发送至DDR3存储控制模块；DDR3存储控制模块通过一定的方式将多路LVDS差分信号存储到DDR3中定义的对应虚拟通道（与多路LVDS差分信号相对应）存储区域中，当对应虚拟通道存储区域中的差分信号到达阈值（容量的半满状态）时，DDR3存储控制模块发送半满中断触发信号到PCIE总线控制模块；PCIE总线控制模块将该半满中断信号传递给上位机，上位机收到半满中断信号后向PCIE总线控制模块发出DMA读取请求，PCIE总线控制模块从DDR3存储控制模块中读取对应通道的数据传递给上位机，上位机将数据存储到其内部对应虚拟通道的文件中；在该中断处理流程中，利用中断信号传递DMA的通道信息，并在PCIE总线控制模块和DDR3之间实现DMA传输通道的自动切换，使得DMA传输性能提高了进10%左右。

数据回放时，上位机将预回放的数据读入上位机的内存中，DDR3存储控制模块通过PCIE总线控制模块上报空中断到上位机，上位机根据空中断信息加载相应虚拟通道的数据至PCIE总线控制模块的缓存区域中并开启DMA传输；上位机通过DMA的方式将数据传送至DDR3存储控制模块；PCIE总线控制模块将上位机发送的数据传输给DDR3存储控制模块的相应虚拟通道，DDR3存储控制模块将虚拟通道中的多路LVDS差分信号并将其传递给LVDS传输模块2；LVDS传输模块2将多路LVDS差分信号传送给LVDS传输模块1；LVDS传输模块1将多路LVDS差分信号转换为与处理模块相匹配的数据格式并发送给处理模块；处理模块对LVDS传输模块1发送的数据进行相应的线序定义、格式编排变换处理，接口模块将处理后的数据通过FMC接口传递给接口子板，实现数据回放。

多路LVDS差分信号为4路LVDS差分信号。

DDR3存储控制模块通过轮询调度或中断的方式将多路LVDS差分信号存储到DDR3中。

接口模块通过FMC互联总线挂载不同接口子板，配合接口子板完成对不同数据的收发传输。

处理模块根据数据处理流程挂载相应的处理模块，利用内部HDL实现的开关矩阵完成信号线序重定义、格式编排和解压缩。

本发明利用双FPGA实线，接口模块、处理模块、LVDS传输模块1位于FPGA1上，LVDS传输模块2、DDR3存储控制模块、PCIE总线模块位于FPGA2上；上位机上电后，系统中的两片FPGA分别从相应的PROM加载逻辑，FPGA1加载完成后，上位机进入操作系统后，启动上位机监控软件，根据应用需求加载相应的配置参数，对两片FPGA进行参数配置，参数配置完成后进行数据的接收和回放。

本发明未详细说明部分属本领域技术人员公知常识。

Claims

1.一种基于FPGA系统的遥感数据进机处理结构，其特征在于包括：接口子板、接口模块、处理模块、LVDS传输模块1、LVDS传输模块2、DDR3存储控制模块、PCIE总线模块和上位机；

数据接收时，接口子板接收数据并将其发送至接口模块；接口模块通过FMC接口接收接口子板接收的数据，并对接口子板的接收通道使能进行控制；处理模块对接收到的接口模块发送来的数据进行线序重定义、格式编排或解压缩，将处理后的数据并将其发送至LVDS传输模块1；LVDS传输模块1将接收到的处理后的数据转换为多路LVDS差分信号传递给LVDS传输模块2；LVDS传输模块2将接收到的多路LVDS差分信号发送至DDR3存储控制模块；DDR3存储控制模块通过一定的方式将多路LVDS差分信号存储到DDR3中定义的对应虚拟通道存储区域中，当对应虚拟通道存储区域中的差分信号到达阈值时，DDR3存储控制模块发送半满中断触发信号到PCIE总线控制模块；PCIE总线控制模块将该半满中断信号传递给上位机，上位机收到半满中断信号后向PCIE总线控制模块发出DMA读取请求，PCIE总线控制模块从DDR3存储控制模块中读取对应通道的数据传递给上位机，上位机将数据存储到其内部对应虚拟通道的文件中；

2.根据权利要求1所述的一种基于FPGA系统的遥感数据进机处理结构，其特征在于：所述的多路LVDS差分信号为4路LVDS差分信号。

3.根据权利要求1所述的一种基于FPGA系统的遥感数据进机处理结构，其特征在于：所述的DDR3存储控制模块通过轮询调度或中断的方式将多路LVDS差分信号存储到DDR3中。

4.根据权利要求1所述的一种基于FPGA系统的遥感数据进机处理结构，其特征在于：所述的接口模块通过FMC互联总线挂载不同接口子板，配合接口子板完成对不同数据的收发传输。

5.根据权利要求1所述的一种基于FPGA系统的遥感数据进机处理结构，其特征在于：所述的处理模块根据数据处理流程挂载相应的处理模块，利用内部HDL实现的开关矩阵完成信号线序重定义、格式编排和解压缩。

6.根据权利要求1所述的一种基于FPGA系统的遥感数据进机处理结构，其特征在于：所述的PCIE总线模块利用HDL语言实现。