CN105321522A - 一种语音数据处理和传输的方法和装置 - Google Patents

Abstract

一种语音数据处理和传输的方法和装置，在VPX总线硬件架构上，以FPGA为核心处理器，实现了芯片的配置和控制、语音数据实时采集处理和高速数据双向传输等功能。本发明为了满足5kHz带宽的信道传输要求，实现了2.4kHz低速语音编解码。本发明无需额外的硬件电路设计，支持单路和多路数据处理和传输，具有控制灵活，FPGA资源占用少，编码速率可调，扩展性高等特点。

Description

一种语音数据处理和传输的方法和装置

技术领域

本发明涉及一种语音数据处理和传输方法，属于语音通信、传输与处理领域。

背景技术

传统的并行传输方式由于走线多、信号间串扰大等缺陷，无法突破自身的速度瓶颈。由于高速串行数据传输采用了源同步数据传输方式，而并行传输则因为高频下时钟抖动和偏斜所带来的设计挑战，阻碍了并行传输频率的进一步提高。所以两者相比，高速串行数据传输系统更适合于现代信息系统的需要。现在，国外著名设计厂商提出的高速串行传输系统主要由PCIExpress，RocketIO，SATA，HyperTransport，RapidIO，InfiniBand等。

在数据的板间高速传输过程中，如果使用普通的并行传输方式，那么走线多、信号间串扰大、出错概率高等缺陷就不能避免，也无法突破速度瓶颈。串行传输方式由于将时钟与数据合并传输，所以能够克服时钟和数据的抖动问题，极大提高传输速率，减少芯片外围引脚数量、电磁干扰和功耗，并获得较佳的信号完整性，降低了背板开发成本和复杂度，满足高频率远距离的数据通信需求，被广泛地应用到各种高速数据通信系统设计中。

当前，在VPX总线硬件架构设计中，高速串行技术迅速取代传统的并行传输技术正成为业界趋势。特别是Xilinx公司在FPGA中推出的RocketIO收发器硬核，使得高速串行能够带来更高的性能、更低的成本和更简化的设计。

语音编码技术已有80余年的发展历史，经历了由波形编码、参数编码到混合编码的发展过程。波形编码具有编码简单、适应能力强、语音质量好等优点，但编码速率高。参数编码的优点是编码速率低，可以低到2.4kbps甚至以下，但其合成语音质量差，对环境噪声敏感。混合编码是结合以上两类编码方法发展起来的，其典型的代表为码激励线性预测编码(CELP)、矢量和激励线形预测编码(VSECLP)、多带激励编码(MBE)。目前，国际语音编码标准以及编码性能等如表1所示。从表中可以看到语音质量与编码速率及带宽是成正比的，传输带宽越高，语音质量就越好。

在数字通信中，语音信号直接数字化所需的数码率太高，为了提高传输和存储的效率，充分利用信道容量，必须对数字语音信号进行压缩编码。由于现有的语音编码国际标准传输速率较高，算法较复杂，开发周期长；而低速率语音编码(编解码速度小于4.8kbps)的语音质量又大多不能令人满意(与G.729语音质量相比)。在实际应用中，由于信道扩展难、质量差，在这种情况下低速率语音编码极具吸引力。而随着数字通信业务的发展，高质量的低速率语音编码技术成为研究的热点，它将在保密通信、语音邮件、网络通信、IP电话等领域有广泛的应用前景。因此，亟需一种能满足窄带、低速语音通信系统的要求的语音处理和传输的装置和方法。

发明内容

本发明的技术解决问题是：为了满足窄带、低速、点对点双向语音传输的要求，在VPX总线硬件架构上，提供一种语音数据处理和传输的装置和方法。

本发明的技术解决方案是：一种语音数据处理和传输的装置，由发送终端和接收终端组成，发送终端包括语音AD/DA芯片、FPGA核心处理器和声码器，FPGA核心处理器包括FPGA控制器、校验模块、FIFO缓存模块、预处理模块和串行发送模块，所述的FPGA控制器对声码器和语音AD/DA芯片实现配置和控制，所述的声码器对语音AD/DA芯片输出的音频数据进行采样和编码，所述的校验模块对声码器编码得到的channelpacket，进行解串处理后对channelpacket的包头、类型和数据长度进行校验，提取channelpacket中的有效数据，所述的FIFO缓存模块对有效数据进行缓存，所述的预处理模块判断FIFO缓存模块中的有效数据是否满足发送条件，若满足则在有效数据前增加控制码、标识符和帧同步字后发送到接收终端，否则发送空帧，所述的串行发送模块将并行的有效数据转换为串行数据，完成数据帧的发送功能；

所述的接收终端包括语音AD/DA芯片、FPGA核心处理器和声码器，FPGA核心处理器包括FPGA控制器、串行接收模块、有效数据判断模块、FIFO缓存模块和有效数据后处理模块，所述的串行接收模块接收发送终端发送的数据帧，将串行数据转换为并行数据输出，所述的有效数据判断模块对发送终端发送的数据帧进行判断，提取数据帧中的有效数据缓存到FIFO缓存模块中，所述的有效数据后处理模块对FIFO缓存模块中的有效数据长度进行判断，若数据长度满足要求，且接收终端声码器发送的channelpacket标识信号有效时，有效数据后模块在有效数据前插入包头、长度、类型及域控标识，将有效数据恢复成原始的channelpacket格式发送给声码器，所述的声码器对channelpacket进行解码得到音频数据，FPGA控制器当语音AD/DA芯片发送的帧同步信号有效时，控制声码器将解码得到音频数据发送给语音AD/DA芯片。

一种语音数据处理和传输的方法，包括发送终端和接收终端，

1、发送终端：

(1)声码器对语音AD/DA芯片输出的音频数据进行采样和编码得到channelpacket；

(2)对channelpacket进行解串处理后对channelpacket的包头、类型和数据长度进行校验，提取channelpacket中的有效数据；

(3)对提取的有效数据进行缓存；

(4)对缓存的有效数据长度进行判断，若有效数据长度满足发送条件，则在有效数据前增加控制码、标识符和帧同步字后发送到接收终端，否则发送空帧到接收终端。

本发明在发送终端完成各种芯片的配置和控制，满足语音传输的设计要求。装置启动后，FPGA作为主控芯片对声码器和语音AD/DA芯片实现配置和控制。包括语音AD/DA编码器和声码器的工作模式、速率和其他功能的配置，这是语音双向传输方法实现的前提。当配置完成后，由语音AD/DA编码器提供量化后的音频数据，声码器在codec模式下，实现对音频数据的编解码。

在发送终端，音频数据由语音AD/DA芯片提供，因此将语音AD/DA芯片配置为主模式，采样速率一般为8kbps。为了利用声码器实现低速编解码，如2.4kbps编解码，必须对声码器进行配置和控制。首先，FPGA通过设置声码器的硬件配置管脚使其进入packet模式，通过发送控制包的方法，设置信道包的格式和更改工作模式，使其从packet模式切换到codec模式，从而实现语音编解码。

本发明在发送终端完成语音信号采集、音频数据的编码和信道包数据接收处理及缓存。FPGA是语音AD/DA芯片和声码器之间数据传输的媒介，FPGA控制语音AD/DA芯片输出的音频数据、时钟和帧同步信号转发给声码器。为了满足2.4kbps编码速率，声码器编码输出的信道包数据不能直接进行传输，校验正确后，去掉包头、长度、类型和域控等字节，只将有效数据(本实例为6个字节，具体根据信道带宽和编码速率选择匹配)进行缓存待发送。

FPGA控制语音AD/DA芯片输出的音频数据、时钟和帧同步信号转发给声码器，声码器对音频数据进行采样，每采样160个样点(根据采用的声码器来确定)，实现一次编码，编码周期为20ms/帧(根据采用的声码器来确定)。FPGA接收编码后的channelpacket，进行解串处理，并且对channelpacket的包头、类型和数据长度进行校验，如果校验正确，从channelpacket中提取出有效数据。

本发明在发送终端完成编码后有效数据的发送预处理。由于板间传输速率往往大于信息速率，为了兼容VPX总线架构和基带数据处理单元的传输要求，在发送预处理中采用了简化的自定义传输协议，采用有效帧和空帧分时发送的传输方法。首先对有效数据进行缓存，当有效数据具备发送条件时，发送有效帧；当不具备发送条件时，发送空帧。为了区别两种帧类型，在有效数据前面插入2个控制码、1个标识和帧头来表征有效帧，如果只插入1个控制码则表示空帧。

2、接收终端：

(1)对发送终端发送的数据帧进行判断，提取数据帧中的有效数据并缓存；

(2)对缓存的有效数据长度进行判断，若数据长度满足要求，则进行步骤(3)；

(3)判断接收终端声码器发送的channelpacket标识信号是否有效，若有效则进行步骤(4)；

(4)在有效数据前插入包头、长度、类型及域控标识，将有效数据恢复成原始的channelpacket格式数据发送给声码器；

(5)声码器对channelpacket进行解码得到音频数据；

(6)判断语音AD/DA芯片发送的帧同步信号是否有效，若有效则进行步骤(7)；

(7)声码器将解码得到音频数据发送给语音AD/DA芯片。

本发明在接收终端完成数据的解析，利用FIFO实现了有效数据的缓存。接收端根据识别控制码和标识，从接收数据中剔除空帧，并且从有效帧中提取出有效数据，并且进行缓存。

本发明在接收终端完成FPGA与声码器的数据交互。接收终端利用声码器实现解码，由于接收到的数据只有有效数据，并不满足解码端的传输协议，因此当缓存区的数据长度大于或等于一包时，并且发送标识有效时，在有效数据前插入包头、长度和类型及相关的域控等组成信道包，然后按照UART接口协议给声码器发送信道包，声码器收到有效信道包后进行解码输出。

当接收缓存区的数据达到一定的容量，即大于等于一包(本实例为6个字节，具体根据信道带宽和编码速率选择匹配)时，准备给声码器发送channelpacket进行解码。为了实现全双工模式，当接收终端声码器发送的channelpacket标识信号有效时，在有效数据前插入包头、长度、类型和域控等字节，满足channelpacket的传输协议，FPGA给声码器发送channelpacket，声码器收到有效的channelpacket后成功进行解码。FPGA接收解码后的音频数据，发送给语音AD/DA编码器时并进行缓存，将左右声道赋予相同的值，最后输出播放。

本发明与现有技术相比的有益效果是：

(1)本发明为了满足信道编码和传输要求，只对语音编码后每个channelpacket中的有效数据进行传输，发送端采用多包有效数据缓存组成一个有效帧的处理方法，并且在每帧数据前插入帧同步信息，同时为了提高板间传输的可靠性和传输时延，采用自定义传输协议，实现了与基带数据处理单元高速数据交互，解决了低速语音编码质量差、复杂度较高等问题；

(2)本发明在VPX总线硬件架构上，利用声码器实现了低速语音编解码，以FPGA为核心处理器，实现了芯片的配置和控制、语音数据采集和处理等功能，采用自定义传输协议，实现了板间高速串行传输，本发明无需额外的硬件电路设计，支持单路和多路数据处理和传输，具有控制灵活，资源占用少，编码速率可调，扩展性高等特点；

(3)本发明在发送终端，利用声码器芯片，实现了低速编码；以FPGA为核心处理器，实现了对语音信号的采集、channelpacket的处理，校验正确后只将有效数据进行传输，在发送预处理中采用多包有效数据缓存组成一个有效帧的处理方法，并且在每帧数据前加入了帧同步信息，满足了基带数据处理单元的数据处理要求；

(4)本发明在接收终端，利用识别控制码的方法，从接收的数据中剔除空帧，并且从有效帧中提取出有效数据，进行缓存，当满足发送条件时，在每包有效数据前插入包头、长度、类型和域控等字节，恢复信道包的传输格式，利用声码器同时实现了语音编码和解码，实现了5kHZ带宽传输要求下，获得更好的语音质量(2.4kHz编解码速度下语音质量能够达到G.729的标准)的要求，而且在背景噪声和信道误码方面具有较强的鲁棒性；

(5)本发明在板间数据双向传输端，采用简化的自定义协议，利用有效帧和空帧分时发送的传输方法，实现了以VPX总线硬件架构的高速串行传输，具有控制灵活、资源占用少、板间传输可靠、延迟小等优点。

附图说明

图1是本发明原理框图；

图2是发送终端FPGA芯片配置和控制流程图；

图3是发送终端语音采集、编码和数据处理流程图；

图4是发送终端发送预处理控制流程图；

图5是接收终端数据处理、解码、输出处理流程图。

具体实施方式

下面结合附图和具体实例对本发明的技术方案进行详细说明，其原理框图如图1所示。

1、系统发端设计如下：

发送终端包括语音AD/DA芯片、FPGA核心处理器和声码器，FPGA核心处理器包括FPGA控制器、校验模块、FIFO缓存模块、预处理模块和串行发送模块.

(1)在发送终端完成芯片配置和控制，满足系统的设计要求。系统启动后FPGA作为主控芯片分别给AD/DA和声码器发送配置数据。其中AD/DA的配置遵从I2C总线协议，当配置完成后，相应的指示信号变高。声码器的配置由设置硬件管脚和发送控制包组合实现。控制流程如图2所示。由于两者的配置方法不同，所以需要的时间也不同，只有当两者都完成配置后，才能开始音频数据的采集、编码等处理。

在发送端完成芯片的配置和控制，满足5kHz带宽传输要求。系统启动后，FPGA作为主控芯片对声码器和语音AD/DA芯片实现配置和控制。FPGA通过I2C控制总线方式将语音AD/DA配置为主模式，1延迟，采样速率为8kHz。声码器则采用硬件配置管脚和控制包组合方式来实现。声码器的编码速率设置为2.4kHz，codec工作模式，McBSP和UART两种接口形式，16位线性编码及一些特殊功能等。首先FPGA通过设置声码器的硬件配置管脚，使其进入packet工作模式；然后FPGA给声码器发送相应的控制包，主要包括channelpacket的格式和工作模式切换。为了将编码后的channelpacket长度达到最小，设置信道包只包含CHAND域；由于声码器只有在codec模式下，才能对原始语音信号进行编解码，因此必须改变工作模式，使其从packet模式切换到codec模式，对音频数据实现编解码。

(2)在发送端完成语音信号采集、音频数据的编码和channelpacket接收处理。声码器在codec模式下，实现对音频数据的编码。首先，FPGA将输出的音频数据、时钟和帧同步信号转发给声码器，声码器对音频数据进行采样，每采样160个样点，实现一次编码，编码周期为20ms/帧。FPGA接收编码后的信道包，进行解串处理，输出字节型信道包数据，并且对信道包的包头、类型和数据长度进行校验，如果校验正确，从信道包数据中提取有效数据(6个字节)进行发送。控制流程如图3所示。

(3)在发送端完成编码后channelpacket中有效数据发送预处理。在VPX总线架构上，板间传输速率往往大于信息速率，在发送预处理采用有效帧和空帧分时发送的传输方法。首先对输入的信道包数据进行缓存，当有效数据具备发送条件时，发送有效帧；当不具备条件时，发送空帧。为了区分有限帧和空帧，在有效数据前面插入2个控制码、标识符号和帧同步字；在空帧前面只插入1个控制码。控制流程如图4所示。

发送前，首先对有效数据进行缓存，当存储容量大于或等于16包时，发送有效数据，并且在发送前插入2个控制码(K28.5)+1个标识符号+帧同步字；当有效数据不具备发送条件时，发送无效数据，并且在发送前插入1个控制码(K28.5)。其中标识符号表征不同的数据类型，控制码(个数不同)作为接收方判别有效帧和空帧的有效字符。其中有效帧由2个控制码+标识符+帧同步字+有效数据组成，标识符用来表征不同的数据类型；空帧由1个控制码+无效数据组成。

2、系统接收端设计如下：

接收终端包括语音AD/DA芯片、FPGA核心处理器和声码器，FPGA核心处理器包括FPGA控制器、串行接收模块、有效数据判断模块、FIFO缓存模块和有效数据后处理模块。

(1)在接收端完成数据的解析，设计了FIFO用于有效数据的缓存处理。

接收数据后，根据识别控制码的方法，剔除空帧获取有效帧，从有效帧中获取有效数据，设计了FIFO缓存区，用于存储音频数据。接收端通过识别控制码和标识符，从接收数据中获取有效数据，并且把有效数据缓存到FIFO中。

在接收端完成数据的解析，利用识别控制码从复合帧中剔除空帧，剔除空帧后从有效帧中提取出有效数据，

(2)在接收端完成发送、语音解码和播放，利用FPGA实现了语音AD/DA与声码器之间的数据交互。

接收端利用声码器实现解码，由于接收到的数据只包含有效数据，并不满足解码端信道包的传输协议，因此当缓存区满足发送条件时，即当缓存区的数据大于或等于一包时，并且当声码器的发送标识有效时，在有效数据前插入包头、长度和类型及相应的域控，组成完成的channelpacket。然后按照UART接口协议给声码器发送channelpacket，声码器收到channelpacket后进行解码输出。FPGA接收解码后的音频数据，当帧同步信号有效时，将解码后的音频数据转发给AD/DA。由于AD/DA编码器具有左右声道，因此在输出的同时也要进行数据缓存，依次赋值给两个声道。控制流程如图5所示。

Claims (2)

1.一种语音数据处理和传输的方法，其特征在于通过以下步骤实现：包括发送终端和接收终端，

发送终端：

(1)声码器对语音AD/DA芯片输出的音频数据进行采样和编码得到channelpacket；

(2)对channelpacket进行解串处理后对channelpacket的包头、类型和数据长度进行校验，提取channelpacket中的有效数据；

(3)对提取的有效数据进行缓存；

(4)对缓存的有效数据长度进行判断，若有效数据长度满足发送条件，则在有效数据前增加控制码、标识符和帧同步字后发送到接收终端，否则发送空帧到接收终端；

接收终端：

(1)对发送终端发送的数据帧进行判断，提取数据帧中的有效数据并缓存；

(2)对缓存的有效数据长度进行判断，若数据长度满足要求，则进行步骤(3)；

(3)判断接收终端声码器发送的channelpacket标识信号是否有效，若有效则进行步骤(4)；

(4)在有效数据前插入包头、长度、类型及域控标识，将有效数据恢复成原始的channelpacket格式数据发送给声码器；

(5)声码器对channelpacket进行解码得到音频数据；

(6)判断语音AD/DA芯片发送的帧同步信号是否有效，若有效则进行步骤(7)；

(7)声码器将解码得到音频数据发送给语音AD/DA芯片。

2.一种语音数据处理和传输的装置，由发送终端和接收终端组成，其特征在于：发送终端包括语音AD/DA芯片、FPGA核心处理器和声码器，FPGA核心处理器包括FPGA控制器、校验模块、FIFO缓存模块、预处理模块和串行发送模块，所述的FPGA控制器对声码器和语音AD/DA芯片实现配置和控制，所述的声码器对语音AD/DA芯片输出的音频数据进行采样和编码，所述的校验模块对声码器编码得到的channelpacket，进行解串处理后对channelpacket的包头、类型和数据长度进行校验，提取channelpacket中的有效数据，所述的FIFO缓存模块对有效数据进行缓存，所述的预处理模块判断FIFO缓存模块中的有效数据是否满足发送条件，若满足则在有效数据前增加控制码、标识符和帧同步字后发送到接收终端，否则发送空帧，所述的串行发送模块将并行的有效数据转换为串行数据，完成数据帧的发送功能；

所述的接收终端包括语音AD/DA芯片、FPGA核心处理器和声码器，FPGA核心处理器包括FPGA控制器、串行接收模块、有效数据判断模块、FIFO缓存模块和有效数据后处理模块，所述的串行接收模块接收发送终端发送的数据帧，将串行数据转换为并行数据输出，所述的有效数据判断模块对发送终端发送的数据帧进行判断，提取数据帧中的有效数据缓存到FIFO缓存模块中，所述的有效数据后处理模块对FIFO缓存模块中的有效数据长度进行判断，若数据长度满足要求，且接收终端声码器发送的channelpacket标识信号有效时，有效数据后模块在有效数据前插入包头、长度、类型及域控标识，将有效数据恢复成原始的channelpacket格式发送给声码器，所述的声码器对channelpacket进行解码得到音频数据，FPGA控制器当语音AD/DA芯片发送的帧同步信号有效时，控制声码器将解码得到音频数据发送给语音AD/DA芯片。