CN204795399U - 基于axi总线的视频数据传输装置 - Google Patents

Abstract

本实用新型公开了一种基于AXI总线的视频数据传输装置，包含XSVI2AXI-Stream接口、传输线和AXI-Stream2？XSVI接口，所述XSVI2AXI-Stream接口和AXI-Stream2？XSVI接口设置在传输线两端。本实用新型通过XSVI2AXI-Stream接口将视频数据输出的XSVI的视频格式转化为AXI-Stream格式进行传输，再通过AXI-Stream2XSVI接口重新还原为XSVI格式连接视频终端设备，这样通过AXI-Stream格式传输视频信号，AXI总线资源占用较少，同时速率可以达到300MHz，大大提高了视频传输效率。

Description

基于AXI总线的视频数据传输装置

技术领域

本实用新型涉及一种传输装置，特别是一种基于AXI总线的视频数据传输装置。

背景技术

从上世纪90年代开始，视频监控系统就开始在铁路系统中得到广泛应用，国内的铁路部门通过火车站视频监控系统、场与编组监控系统、车/机务站段监控系统、铁路线路区间安全视频监控系统等众多子系统组成了综合的铁路视频监控系统，涵盖了铁路部门的绝大部分区域与场所。随着铁路系统的飞速发展，伴随而来的是电子设备和数字化信息的急剧增加，这些数字化信息通过处理和传输最终反映到控制室，这就对图像信息的实时合成和传送提出了新的要求。最近几年，FPGA不断推陈出新，使得FPGA成本降低，性能显著提升。利用EDA工具对FPGA芯片进行多样性设计，已经成为电子设计的通用平台，并逐步向支持系统级设计的方向发展，FPGA芯片具有快速的定制性和高灵活性，扩展性强，作为一个平台，FPGA显然已经非常适合于高性能低成本的视频和图像处理。

赛灵思视频流接口(XSVI)是赛灵思早期用于视频数据处理、传输的协议，其包含视频的所有信号，有视频时钟、视频数据、色度采样、视频数据有效、隔行扫描、水平同步、垂直同步等信号，各个信号之间的时序严格遵循视频的扫描，这将导致每个对视频数据进行处理的模块在处理数据的同时还要调整信号间时序，必然需要将数据向后延几拍来满足时序，多个模块之后数据延时就比较大；同时在处理数据的同时要考虑信号间时序，这就增大FPGA工作量，占用大量资源和空间。

AXI是种总线协议，是ARM公司提出的AMBA3.0协议中最重要的部分，是一种面向高性能、高宽带、低延时的内部总线。AXI总线接口分为AXI4接口、AXI4-Lite接口以及AXI4-Stream接口，AXI4接口适用于一般的内存映射地址/数据接口、支持向一个地址突发256个数据；AXI4-Lite接口适用于内存映射地址/数据接口、只支持单个数据周期；AXI-Stream不需要地址，因而不适用于内存映射，支持数据突发，并且数据量不受限制。由于视频数据量大，带宽较高，采用AXI-Stream接口突发数据传输，取消主从模块交互时间，提高带宽，避免数据丢失。

AXI4-Stream协议接口信号有复位(aresetn)、传输数据(tdata)、数据包或者帧数据最后字节表示信号(tlast),从模块准备接收数据信号(tready),主模块准备发送数据信号(tvalid)，在数据突发事件发生即数据发送之前，需要确认主从模块已经进行握手过程，确保数据能够进行传输。握手过程通过tready和tvalid两个信号实现，当且仅当主模块的tvalid信号和从模块的tready信号都有效时，表示握手成功，才会进行数据传输。

因此，AXI总线相比与XSVI总线传输效率上有着明显的优势，而目前市面上的视频传输主要是XSVI，迫切需要一种能将XSVI视频格式转化为AXI格式的传输装置提高视频传输速率。

实用新型内容

本实用新型所要解决的技术问题是提供一种传输效率高的基于AXI总线的视频数据传输装置。

为解决上述技术问题，本实用新型所采用的技术方案是：

一种基于AXI总线的视频数据传输装置，其特征在于：包含XSVI2AXI-Stream接口、传输线和AXI-Stream2XSVI接口，所述XSVI2AXI-Stream接口和AXI-Stream2XSVI接口设置在传输线两端。

进一步地，所述XSVI2AXI-Stream接口包含8个D触发器D1~D8、逻辑控制器和同步FIFO模块1，D触发器D1、D3、D5、D7的R脚相互连接，D触发器D2、D4、D6、D8的R脚相互连接，8个D触发器的C脚均连接Video_Clk，D触发器D1的D脚接Video_Data，D触发器D3的D脚接Fsync_in，D触发器D5的D脚接Video_Active，D触发器D7的D脚接m_axis_tready，D触发器D1、D3、D5、D7的Q脚按顺序分别连接D触发器D2、D4、D6、D8的D脚，D触发器D2的Q脚连接同步FIFO的d脚，D触发器D6的Q脚连接同步FIFO模块1的we脚，D触发器D8的Q脚连接同步FIFO模块1的re脚，同步FIFO模块1的clk脚连接Video_Clk，同步FIFO模块1的sclr脚连接m_axis_aresetn，D触发器D4的Q脚和同步FIFO模块1的full脚、empty脚与逻辑控制器连接，逻辑控制器输出m_axis_tlast、fsync_out、m_axis_tvalid、m_axis_tstrb四个信号，同步FIFO模块1输出m_axis_tdata信号。

进一步地，所述AXI-Stream2XSVI接口包含VTC和同步FIFO模块2，VTC和同步FIFO模块2的clk脚均连接clk信号，VTC的fsync_in脚连接fsync_in信号，VTC的rst_n脚和同步FIFO模块2的sclr脚连接s_axis_aresetn信号，VTC的active_video_out脚连接同步FIFO模块2的re脚，VTC输出active_chroma_out、field_id_out、hblank-out、hsync-out、vblank_out、vsync_out、video_clk_out信号，同步FIFO模块2的d脚连接s_axis_tdata信号，同步FIFO模块2的we脚连接s_axis_tvalid信号，同步FIFO模块2的q脚输出video_data_out信号，同步FIFO模块2的full脚连接一个非门后输出s_axis_tready信号。

本实用新型与现有技术相比，具有以下优点和效果：基于AXI总线的视频数据传输装置通过XSVI2AXI-Stream接口将视频数据输出的XSVI的视频格式转化为为AXI-Stream格式进行传输，再通过AXI-Stream2XSVI接口重新还原为XSVI格式连接视频终端设备，这样通过AXI-Stream格式传输视频信号，AXI总线资源占用较少，同时速率可以达到300MHz，大大提高了视频传输效率。

附图说明

图1是本实用新型的基于AXI总线的视频数据传输装置的XSVI2AXI-Stream接口的电路图。

图2是本实用新型的基于AXI总线的视频数据传输装置的AXI-Stream2XSVI接口的电路图。

具体实施方式

下面结合附图并通过实施例对本实用新型作进一步的详细说明，以下实施例是对本实用新型的解释而本实用新型并不局限于以下实施例。

本实用新型的基于AXI总线的视频数据传输装置，包含XSVI2AXI-Stream接口、传输线和AXI-Stream2XSVI接口，XSVI2AXI-Stream接口和AXI-Stream2XSVI接口设置在传输线两端。视频数据输入和输出都是XSVI(XILINXStreamingVideoInterface)视频格式，传输采用AXI-Stream格式。XSVI2AXI-Stream接口通过触发器将信号同步后，加同步FIFO缓冲转换为AXI-Stream格式。AXI-Stream2XSVI接口通过视频时间控制器产生扫描信号，和AXI-Stream总线传输的视频数据时序对应后得到XSVI格式。XSVI和AXI的转换接口控制器在modelsim软件上实现功能仿真，在ISE软件上实现综合与应用，并在Sparten6开发板上得到验证，AXI总线资源占用较少，同时速率可以达到300MHz。

如图1所示，XSVI2AXI-Stream接口包含8个D触发器D1~D8、逻辑控制器和同步FIFO模块1，D触发器D1、D3、D5、D7的R脚相互连接，D触发器D2、D4、D6、D8的R脚相互连接，8个D触发器的C脚均连接Video_Clk，D触发器D1的D脚接Video_Data，D触发器D3的D脚接Fsync_in，D触发器D5的D脚接Video_Active，D触发器D7的D脚接m_axis_tready，D触发器D1、D3、D5、D7的Q脚按顺序分别连接D触发器D2、D4、D6、D8的D脚，D触发器D2的Q脚连接同步FIFO的d脚，D触发器D6的Q脚连接同步FIFO模块1的we脚，D触发器D8的Q脚连接同步FIFO模块1的re脚，同步FIFO模块1的clk脚连接Video_Clk，同步FIFO模块1的sclr脚连接m_axis_aresetn，D触发器D4的Q脚和同步FIFO模块1的full脚、empty脚与逻辑控制器连接，逻辑控制器输出m_axis_tlast、fsync_out、m_axis_tvalid、m_axis_tstrb四个信号，同步FIFO模块1输出m_axis_tdata信号。

视频数据接口转换包括XSVI接口转换为AXI-Stream接口，这个模块应用在数据采集进来之后以及数据处理之前，这样只需要对视频数据处理，将其他视频扫描信号屏蔽，简化数据处理过程；在视频数据处理、传输结束之后以及数据显示之前，则需要将AXI-Stream接口转换为XSVI接口的数据，加上视频扫描信号，这样才能显示。为了实现XSVI接口到AXI-Stream接口转换，定义AXI-Stream的tdata信号为视频数据，tvalid信号为视频数据有效，tuser信号为图像帧头，tlast信号为一行扫描结束。在此定义上，对接口转换，在输入端口加上D触发器打两拍，第一拍将输入信号同步化，再寄存一拍，减少亚稳态带来的影响。触发器间用同步FIFO缓冲数据，输出格式采用AXI-Stream的流格式。为了实现AXI-Stream接口转换为XSVI接口，在AXI-Stream接口中传输时将fsync信号同步传输。

如图2所示，AXI-Stream2XSVI接口包含VTC和同步FIFO模块2，VTC和同步FIFO模块2的clk脚均连接clk信号，VTC的fsync_in脚连接fsync_in信号，VTC的rst_n脚和同步FIFO模块2的sclr脚连接s_axis_aresetn信号，VTC的active_video_out脚连接同步FIFO模块2的re脚，VTC输出active_chroma_out、field_id_out、hblank-out、hsync-out、vblank_out、vsync_out、video_clk_out信号，同步FIFO模块2的d脚连接s_axis_tdata信号，同步FIFO模块2的we脚连接s_axis_tvalid信号，同步FIFO模块2的q脚输出video_data_out信号，同步FIFO模块2的full脚连接一个非门后输出s_axis_tready信号。

这个模块的转换过程中需要加入视频扫描信号，故定义视频时间控制器(VideoTimingController)产生视频扫描信号。为了实现与AXI-Stream总线传输来的视频数据同步，用fsync信号触发视频时间控制器产生扫描信号，AXI-Stream传输来的视频数据缓存在FIFO中，视频时间控制器VTC产生的视频数据有效信号读取视频数据，使得视频数据和扫描信号能够满足视频输出格式。视频时间控制器检测到fsync信号有效时，产生扫描信号，这样可以确保在此之前AXI-Stream总线的视频数据已经传输到FIFO中，XSVI接口读取FIFO中数据，将视频数据和视频信号匹配。

本说明书中所描述的以上内容仅仅是对本实用新型所作的举例说明。本实用新型所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，只要不偏离本实用新型说明书的内容或者超越本权利要求书所定义的范围，均应属于本实用新型的保护范围。

Claims (3)

1.一种基于AXI总线的视频数据传输装置，其特征在于：包含XSVI2AXI-Stream接口、传输线和AXI-Stream2XSVI接口，所述XSVI2AXI-Stream接口和AXI-Stream2XSVI接口设置在传输线两端。

2.按照权利要求1所述的基于AXI总线的视频数据传输装置，其特征在于：所述XSVI2AXI-Stream接口包含8个D触发器D1~D8、逻辑控制器和同步FIFO模块1，D触发器D1、D3、D5、D7的R脚相互连接，D触发器D2、D4、D6、D8的R脚相互连接，8个D触发器的C脚均连接Video_Clk，D触发器D1的D脚接Video_Data，D触发器D3的D脚接Fsync_in，D触发器D5的D脚接Video_Active，D触发器D7的D脚接m_axis_tready，D触发器D1、D3、D5、D7的Q脚按顺序分别连接D触发器D2、D4、D6、D8的D脚，D触发器D2的Q脚连接同步FIFO的d脚，D触发器D6的Q脚连接同步FIFO模块1的we脚，D触发器D8的Q脚连接同步FIFO模块1的re脚，同步FIFO模块1的clk脚连接Video_Clk，同步FIFO模块1的sclr脚连接m_axis_aresetn，D触发器D4的Q脚和同步FIFO模块1的full脚、empty脚与逻辑控制器连接，逻辑控制器输出m_axis_tlast、fsync_out、m_axis_tvalid、m_axis_tstrb四个信号，同步FIFO模块1输出m_axis_tdata信号。

3.按照权利要求1所述的基于AXI总线的视频数据传输装置，其特征在于：所述AXI-Stream2XSVI接口包含VTC和同步FIFO模块2，VTC和同步FIFO模块2的clk脚均连接clk信号，VTC的fsync_in脚连接fsync_in信号，VTC的rst_n脚和同步FIFO模块2的sclr脚连接s_axis_aresetn信号，VTC的active_video_out脚连接同步FIFO模块2的re脚，VTC输出active_chroma_out、field_id_out、hblank-out、hsync-out、vblank_out、vsync_out、video_clk_out信号，同步FIFO模块2的d脚连接s_axis_tdata信号，同步FIFO模块2的we脚连接s_axis_tvalid信号，同步FIFO模块2的q脚输出video_data_out信号，同步FIFO模块2的full脚连接一个非门后输出s_axis_tready信号。