CN201732367U - 一种基于dsp的数据接收电路 - Google Patents
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Abstract
本实用新型公开了一种基于DSP开发的多路ARINC429数据接收电路，包括DSP电路、ARINC429总线收发器芯片电路、还包括由CPLD芯片编程实现的寄存器电路，ARINC429总线收发器芯片的控制脚输出端分别与DSP芯片和CPLD芯片连接，16位数据总线与DSP数据总线连接，通过DSP电路控制ARINC429总线收发器芯片电路和由CPLD芯片编程实现的寄存器电路实现并行数据接收，并且通过在DSP芯片中的软件编程顺利解析接收到的数据选择有需要的数据进行高速处理的ARINC429数据接收电路。
Description
技术领域
本实用新型涉及一种ARINC429数据接收电路，特别是一种基于DSP开发的多路ARINC429数据接收电路。
背景技术
目前，公知的基于DSP和FPGA的ARINC429数据接收电路由DSP电路、FPGA电路和ARINC429总线收发器芯片电路构成，只能通过串口方式进行数据接收，不能适应很多需要高速稳定处理ARINC429数据的系统，而且电路复杂，需要多个控制信号，占用大量资源，实现极不方便，多路接收ARINC429数据容易出现数据丢失和误码。
发明内容
本实用新型目的旨在克服现有技术中的不足，提供一种不仅能应用DSP芯片的数据总线直接接收ARINC429总线收发器芯片电路发出的数据，而且为了避免数据丢失和误码，采用不同路数的ARINC429数据分别连接不同的DSP芯片外部中断，并且利用CPLD（复杂可编程逻辑器件）编程实现的寄存器电路控制时序关系，通过DSP数据总线准确地连续读取ARINC429数据。本实用新型以接收2路ARINC429数据为例。
本实用新型解决问题所采用的技术方案是：一种基于DSP开发的多路ARINC429数据接收电路，包括DSP电路（1）、ARINC429总线收发器芯片电路（2）、还包括由CPLD芯片编程实现的寄存器电路（3）；
通过DSP电路（1）控制ARINC429总线收发器芯片电路（2）和由CPLD芯片编程实现的寄存器电路（3）。首先由寄存器电路（3）配合DSP电路（1）通过数据总线将配置信号传递给ARINC429总线收发器芯片电路（2），配置完成的ARINC429总线收发器芯片开始通过串行接口接收ARINC429数据，数据接收完成后接收数据使能端置“0”，DSP电路（1）外部中断感应到相应通道的ARINC429数据接收完成，自动通过地址线A0在数据总线上进行读取，由于ARINC429总线收发器芯片的数据总线为16位，而我们读取的ARINC429数据格式是32位，因此通过地址线的变化分两次读取，第一次读取的数据是数据的识别信息如数据标号等和低3位的DATA数据，第二次读取高位的DATA数据，通过在DSP芯片中的软件编程，可顺利解析接收到的数据信号，并可通过数据标号提取我们需要处理的数据，对于不需要的数据可在识别数据标号后直接舍去，既节省了芯片资源，又加快了数据处理速度。本电路中采用的各种电路都是非常简洁的总线读取模式，通过由CPLD芯片编程实现的寄存器电路（3）控制时序关系，避免出现数据的丢失或误码，并通过DSP芯片连接ARINC429总线收发器芯片的复位信号，以便在数据溢出的情况下使ARINC429总线收发器芯片的接收器复位，保证数据继续正常传输。
与现有技术相比，本实用新型的有益效果是：可以将多路ARINC429数据通过DSP芯片数据总线实时读取出来，数据正确无丢失或误码，实现对数据的高速处理。而且电路十分简洁，使用较少的控制信号实现功能，避免了读取数据时的时序容易混乱，还可节省大量资源，布局合理，操作方便，成本低、体积小。
附图说明
图1本实用新型的电路结构框图；
图2本实用新型具体实施例的DSP电路原理图；
图3本实用新型具体实施例的DSPARINC429总线收发器芯片电路原理图；
图4本实用新型具体实施例的CPLD芯片编程实现的寄存器电路原理图。
具体实施方式
下面结合附图和实施例对本实用新型做进一步的描述。
在图1中，各功能框图和箭头的连接方向代表了本实用新型的基本电路原理和信号控制关系，基于DSP的ARINC429数据接收电路，包括DSP电路1、ARINC429总线收发器芯片电路2、还包括由CPLD芯片编程实现的寄存器电路3；
下面结合附图2—图4对本实用新型进一步说明。
所述DSP电路1的16位数据总线D0-D15与ARINC429总线收发器芯片电路2的发送缓存FIFO的16位数据总线D0-D15连接；
所述ARINC429总线收发器芯片电路2的读写状态控制脚WR#和RD#输入端分别与DSP电路1和寄存器电路3的输出端WR#、RD#连接；
所述DSP电路1控制由CPLD芯片编程实现的寄存器电路3，ARINC429数据通过所述ARINC429总线收发器芯片电路2的发送缓存FIFO的16位数据总线传递给DSP芯片。
所述ARINC429总线收发器芯片电路2的2路接收通道RX1RDY、RX2RDY使能输出端分别与DSP电路1的2个外部中断RX1RDY、RX2RDY连接；
所述DSP电路1的地址线A0输出端与ARINC429总线收发器芯片电路2字选择控制脚输入端A0连接；
所述由CPLD芯片编程实现的寄存器电路3的输出端WR429CW与ARINC429总线收发器芯片电路2的配置信号控制脚WR429CW连接由CPLD芯片编程实现的寄存器电路3的输出端RD429A 、RD429B与ARINC429总线收发器芯片电路2的429通道选择信号RD429A 、RD429B连接。
本实用新型的内容实施例是：所述的DSP电路采用的芯片是TMS320F2812。
本实用新型的内容实施例是：所述的CPLD芯片采用XC95144。
本实用新型的内容实施例是：所述的ARINC429总线收发器芯片电路采用的芯片是DEI1016。
Claims (5)
1.一种基于DSP的数据接收电路，包括DSP电路（1），ARINC429总线收发器芯片电路（2），其特征是：还包括CPLD芯片编程实现的寄存器电路（3）。
2.根据权利要求1所述的一种基于DSP的数据接收电路，其特征是：所述DSP电路（1）的D0-D15与所述ARINC429总线收发器芯片电路（2）的D0-D15连接，所述ARINC429总线收发器芯片电路（2）的RX1RDY、RX2RDY端分别与所述DSP电路（1）RX1RDY、RX2RDY端对应连接，所述DSP电路（1）的A0端与所述ARINC429总线收发器芯片电路（2）A0端连接；所述CPLD芯片编程实现的寄存器电路（3）的WR429CW端与所述ARINC429总线收发器芯片电路（2）的WR429CW脚连接，所述CPLD芯片编程实现的寄存器电路（3）的RD429A端 、RD429B端与所述ARINC429总线收发器芯片电路（2）的RD429A端 、RD429B端对应连接。
3.根据权利要求1或2所述的一种基于DSP的数据接收电路，其特征是：所述的DSP电路（1）采用的芯片是TMS320F2812。
4. 根据权利要求1或2所述的一种基于DSP的数据接收电路，其特征是：所述CPLD芯片编程实现的寄存器电路（3）采用的芯片是XC95144。
5.根据权利要求1或2所述的一种基于DSP的数据接收电路，其特征是：所述的ARINC429总线收发器芯片电路（2）采用的芯片是DEI1016。
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| CN2010202599912U CN201732367U (zh) | 2010-07-16 | 2010-07-16 | 一种基于dsp的数据接收电路 |
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| CN201732367U true CN201732367U (zh) | 2011-02-02 |
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Country Status (1)
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103823785A (zh) * | 2014-03-25 | 2014-05-28 | 北京航空航天大学 | 一种基于dsp和cpld开发的多路arinc429数据收发电路结构 |
| CN103905280A (zh) * | 2012-12-25 | 2014-07-02 | 研祥智能科技股份有限公司 | 基于航空通信总线的数据传输系统和方法 |
| CN106940544A (zh) * | 2017-03-14 | 2017-07-11 | 西安电子科技大学 | 基于dsp和cpld的机载总线通信控制方法 |
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2010
- 2010-07-16 CN CN2010202599912U patent/CN201732367U/zh not_active Expired - Lifetime
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| CN103823785B (zh) * | 2014-03-25 | 2017-01-11 | 北京航空航天大学 | 一种基于dsp和cpld开发的多路arinc429数据收发电路结构 |
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