CN114297121A - 一种基于fpga片间双向高速数据传输的实现方法 - Google Patents

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戴景钊
李英飞
林一
刘向南
李晓亮
谌明
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Abstract

本发明公开了一种基于FPGA片间双向高速数据传输的实现方法，该方法数据传输设备包括两个FPGA芯片、GTH高速收发器，在发送端FPGA中，发送控制模块按固定时钟周期将高速数据拆分成8路，依次序循环送入8个发送FIFO存储器，再由第一Aurora控制模块取出分别送入对应的8个第一Aurora IP核，GTH高速收发器将数据传输给接收端FPGA，接收端FPGA中的第二Aurora控制模块将第二Aurora IP核接收到的8路数据分别送入8个接收FIFO存储器中，接收控制模块依次取出8路数据并合为1路，实现数据的完整恢复，发送控制模块和接收控制模块整合为一个收发同体模块，实现两片FPGA间双向数据传输。本发明能够提高数据处理量的容纳限度，可节省单片FPGA芯片的资源，既提高单片FPGA的性能，又降低单片FPGA的功耗。

Description

一种基于FPGA片间双向高速数据传输的实现方法
技术领域
本发明涉及数字信号处理技术领域，具体涉及一种基于FPGA片间双向高速数据传输的实现方法。
背景技术
随着卫星通信技术的不断发展，尤其是近年来卫星激光通信技术的异军突起，卫星信号承载的信息量越来越大，相应地对数据处理与传输速率的要求越来越高。对于高速率、大数据量的信号处理，单片FPGA芯片的逻辑资源渐渐无法满足要求。为了满足实时、高速、复杂度高的数字信号处理，需要两片甚至多片FPGA芯片协同处理。
鉴于数字信号处理算法的速率越来越快、数据量越来越大、复杂度越来越高，若将原本位于单片FPGA的数据处理流程拆分到两片或多片FPGA进行，则需要实现FPGA片间数据的高速传输、双向传输。
发明内容
本发明是为了克服现有技术中大数据量、高速数字信号处理受FPGA芯片资源限制的问题，提供一种高速数据双向传输的实现方法，能够达到提高数据处理量的容纳限度，可节省单片FPGA芯片的资源，既提高了单片FPGA的性能，又降低了单片FPGA的功耗，降低芯片资源对数字信号处理算法的限制的技术效果。
本发明提出一种基于FPGA片间双向高速数据传输的实现方法，包括以下步骤：
S1、在数据传输设备的发送端FPGA中，发送控制模块按固定时钟周期将高速数据拆分成8路数据，每路所述数据依次序循环送入8个发送FIFO存储器；
S2、第一Aurora控制模块取出8路所述数据分别送入对应的8个第一Aurora IP核，GTH高速收发器将数据传输给接收端FPGA中的第二Aurora IP核；
S3、接收端FPGA中的第二Aurora控制模块将第二Aurora IP核接收到的8路数据分别送入8个接收FIFO存储器中；
S4、接收控制模块依次取出8路数据并合为1路实现高速数据的完整恢复，完成高速数据的单向传输；
S5、将发送控制模块和接收控制模块整合为一个收发同体模块，实现两片FPGA芯片间高速数据的双向传输。
本发明所述的一种基于FPGA片间双向高速数据传输的实现方法，作为优选方式，数据传输设备包括包括发送端FPGA、与发送端FPGA相连的GTH高速收发器和与GTH高速收发器相连的接收端FPGA，GTH高速收发器包括GTH通道。
FPGA芯片即数字集成电路芯片，是在PAL、GAL等可编程器件的基础上进一步发展的产物，作为专用集成电路领域中的一种半定制电路而出现，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点；
GTH高速收发器用于连接两个FPGA芯片，实现数据的高速双向传输；
Aurora控制模块分为发送控制模块和接收控制模块，用于读取、传递数据信息；
FIFO存储器是一个先入先出的双口缓冲器，用于数据缓存和跨时钟；
IP核由协议、功能、代码以及外部模块执行的特定任务组成，以IP核为基础设置程序时，可缩短设计所需的周期；
GTH通道是FPGA芯片内的高速串行收发器，是集成在FPGA芯片内的了配置硬核资源，用于传输数据。
本发明所述的一种基于FPGA片间双向高速数据传输的实现方法，作为优选方式，发送端FPGA包括发送FIFO存储器、与发送FIFO存储器相连的第一Aurora控制模块和与第一Aurora控制模块相连的第一Aurora IP核，接收端FPGA包括第二Aurora控制模块、与第二Aurora控制模块相连的第二Aurora IP核和与第二Aurora IP核相连的接收FIFO存储器。
本发明所述的一种基于FPGA片间双向高速数据传输的实现方法，作为优选方式，FPGA芯片的型号为XILINX XC7VX690T。
本发明所述的一种基于FPGA片间双向高速数据传输的实现方法，作为优选方式，第一Aurora IP核和第二Aurora IP核均采用Aurora 64B66B协议，包括8个子Aurora IP核，每个子Aurora IP核驱动1个GTH通道。
本发明所述的一种基于FPGA片间双向高速数据传输的实现方法，作为优选方式，发送FIFO存储器和接收FIFO存储器用于数据缓存与跨时钟。
本发明所述的一种基于FPGA片间双向高速数据传输的实现方法，作为优选方式，步骤S2采用1路差分时钟驱动2个相邻QUAD的8路GTH通道传输数据。
本发明所述的一种基于FPGA片间双向高速数据传输的实现方法，作为优选方式，8路GTH通道共用第1路GTH通道的时钟模块和复位模块，节省全局时钟资源。
本发明所述的一种基于FPGA片间双向高速数据传输的实现方法，作为优选方式，步骤S2分别例化位于2个QUAD的GTHE2_COMMON模块，每个GTHE2_COMMON模块使能所在QUAD的QPLL，进而驱动位于所在QUAD的4路GTH通道。
QUAD为可编程输入/输出单元，是芯片与外界电路的接口部分，一个QUAD包含4路GTH通道和一个QPLL；
QPLL为锁相环，用来统一整合时钟信号，可以实现稳定且高频的时钟信号，使高频器件正常工作。
本发明的有益效果是：
(1)本发明由于将原本位于单片FPGA的高速数据处理流程拆分成8路，分到两片或多片FPGA进行，实现多片FPGA芯片协同处理，提高了数据处理量的容纳限度；
(2)本发明进一步以第一Aurora IP核和第二Aurora IP核的子Aurora IP核驱动GTH高速收发器，设置单路线速率10Gbps，实现80Gbps高速率数据传输，保证了足够的数据传输速度，使分布在多片FPGA芯片的数据处理算法与单片FPGA内的处理算法几乎无差异；
(3)本发明进一步将发送控制模块和接收控制模块整合为一个收发同体模块，设置两片FPGA可互为发送端、接收端，可节省单片FPGA芯片的资源，既提高了单片FPGA的性能，又降低了单片FPGA的功耗的有益效果。
附图说明
图1为基于FPGA片间双向高速数据传输系统的方法步骤流程图；
图2为基于FPGA片间双向高速数据传输系统的结构框图；
图3为基于FPGA片间双向高速数据传输系统的发送控制模块结构图；
图4为基于FPGA片间双向高速数据传输系统的接收控制模块结构图；
图5为基于FPGA片间双向高速数据传输系统的差分时钟驱动8路GTH通道示意图；
图6为基于FPGA片间双向高速数据传输系统的收发同体模块图。
具体实施方式
下面结合说明书附图来说明本发明的具体实施方式。
实施例1
参见图1，本发明提供一种基于FPGA片间双向高速数据传输方法，包括以下步骤：
S1、在数据传输设备的发送端FPGA中，发送控制模块按固定时钟周期将高速数据拆分成8路数据，每路所述数据依次序循环送入8个发送FIFO存储器；
S2、第一Aurora控制模块取出8路数据，分别送入对应的8个第一Aurora IP核，GTH高速收发器将数据传输给接收端FPGA中的第二Aurora IP核；
S3、接收端FPGA中的第二Aurora控制模块将第二Aurora IP核接收到的8路数据分别送入8个接收FIFO存储器中；
S4、接收控制模块依次取出8路数据并合为1路实现高速数据的完整恢复，完成高速数据的单向传输；
S5、将发送控制模块和接收控制模块整合为一个收发同体模块，实现两片FPGA芯片间高速数据的双向传输。
参见图1、2、6，本发明提供一种基于FPGA片间双向高速数据传输系统，芯片间传输速率最高支持80Gbps，两片FPGA由8对GTH差分数据线相连，以Aurora IP核驱动GTH高速收发器，单路线速率10Gbps，两片FPGA可互为发送端、接收端。具体实现步骤如下：
S1、传输硬件包括发送端FPGA、接收端FPGA、GTH高速收发器，发送端FPGA和接收端FPGA均采用XILINX XC7VX690T型号，发送端FPGA包括第一Aurora控制模块、发送FIFO存储器、第一Aurora IP核，接收端FPGA，包括第二Aurora控制模块、第二Aurora IP核、接收FIFO存储器；
S2、在发送端FPGA中，发送控制模块按固定时钟周期将高速数据拆分成8路，8路高速数据依次序循环送入8个发送FIFO存储器；
S3、第一Aurora控制模块取出8路数据分别送入对应的8个第一Aurora IP核，GTH高速收发器将数据传输给接收端FPGA中的第二Aurora IP核；
S4、接收端FPGA中的第二Aurora控制模块将第二Aurora IP核接收到的8路数据分别送入8个接收FIFO存储器中；
S5、接收控制模块依次取出8路数据并合为1路实现数据的完整恢复，完成高速数据的单向传输；
S6、发送控制模块和接收控制模块整合为一个收发同体模块，实现两片FPGA间双向数据传输。
以上配置的物理参数设置如下，线速率设置为10Gbps，GT参考时钟频率设置为156.25MHz，INIT时钟频率设置为78.125MHz，DRP时钟频率设置为78.125MHz。链路层参数设置如下，数据流模式采用收发共存模式，数据接口模式采用帧模式，不使用流量控制，不使用K码，不使用小端对齐模式。
参见图3，发送控制模块按固定时钟周期将高速数据拆分成8路，8路高速数据依次序循环送入8个发送FIFO存储器，经发送FIFO存储器缓存与跨时钟后，分别送入第一AuroraIP核的8个子Aurora IP核。其中，传输数据时钟频率为312.5MHz，传输数据位数为256bit，传输速率80Gbps，每个FIFO输出数据速率为10Gbps。
参见图4，Aurora IP核将接收到的8路数据送入接收FIFO，接收控制模块依次取出8路数据并合为1路实现数据的完整恢复。其中，每个FIFO存储器输入数据速率为10Gbps，恢复数据时钟频率为312.5MHz，恢复数据位数为256bit，传输速率80Gbps。
参见图5，单路线速率为10Gbps，GTH收发器中QPLL支持的线速率为8.0GHz～13.1GHz，故需要例化GTHE2_COMMON原语，以使能QPLL。但一个GTHE2_COMMON最多只能驱动同一个QUAD上的四个GTH通道，故本实施例分别例化位于两个QUAD的GTHE2_COMMON模块，每个GTHE2_COMMON模块使能所在QUAD的QPLL，进而驱动位于所在QUAD的4路GTH通道。
以上说明对本发明而言只是说明性的，而非限制性的，本领域技术人员可以在权利要求的范围内，对实现的各种形式和细节进行修改。本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。

Claims (9)

1.一种基于FPGA片间双向高速数据传输的实现方法，其特征在于，包括以下步骤：
S1、在数据传输设备的发送端FPGA中，发送控制模块按固定时钟周期将高速数据拆分成8路数据，每路所述数据依次序循环送入8个发送FIFO存储器；
S2、第一Aurora控制模块取出8路所述数据分别送入对应的8个第一Aurora IP核，GTH高速收发器将所述数据传输给接收端FPGA中的第二Aurora IP核；
S3、所述接收端FPGA中的第二Aurora控制模块将所述第二Aurora IP核接收到的8路所述数据分别送入8个接收FIFO存储器中；
S4、接收控制模块依次取出8路所述数据并合为1路实现所述高速数据的完整恢复，完成所述高速数据的单向传输；
S5、将所述发送控制模块和所述接收控制模块整合为一个收发同体模块，实现两片FPGA芯片间所述高速数据的双向传输。
2.根据权利要求1所述的一种基于FPGA片间双向高速数据传输的实现方法，其特征在于：所述数据传输设备包括发送端FPGA、与所述发送端FPGA相连的GTH高速收发器和与所述GTH高速收发器相连的接收端FPGA，所述GTH高速收发器包括GTH通道。
3.根据权利要求1所述的一种基于FPGA片间双向高速数据传输的实现方法，其特征在于：所述发送端FPGA包括发送FIFO存储器、与所述发送FIFO存储器相连的第一Aurora控制模块和与所述第一Aurora控制模块相连的第一Aurora IP核，所述接收端FPGA包括第二Aurora控制模块、与所述第二Aurora控制模块相连的第二Aurora IP核和与所述第二Aurora IP核相连的接收FIFO存储器。
4.根据权利要求1所述的一种基于FPGA片间双向高速数据传输的实现方法，其特征在于：所述FPGA芯片的型号为XILINX XC7VX690T。
5.根据权利要求1所述的一种基于FPGA片间双向高速数据传输的实现方法，其特征在于：所述第一Aurora IP核和所述第二Aurora IP核均使用Aurora 64B66B协议，包括8个子Aurora IP核，每个所述子Aurora IP核驱动1个GTH通道。
6.根据权利要求1所述的一种基于FPGA片间双向高速数据传输的实现方法，其特征在于：所述发送FIFO存储器和所述接收FIFO存储器用于数据缓存与跨时钟。
7.根据权利要求2所述的一种基于FPGA片间双向高速数据传输的实现方法，其特征在于：步骤S2采用1路差分时钟驱动2个相邻QUAD的8路所述GTH通道传输数据。
8.根据权利要求7所述的一种基于FPGA片间双向高速数据传输的实现方法，其特征在于：8路所述GTH通道共用第1路所述GTH通道的时钟模块和复位模块。
9.根据权利要求7所述的一种基于FPGA片间双向高速数据传输的实现方法，其特征在于：步骤S2分别例化位于2个所述QUAD的GTHE2_COMMON模块，每个所述GTHE2_COMMON模块使能同一所述QUAD的QPLL，进而驱动位于同一所述QUAD的4路所述GTH通道。
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