CN113098518A - 一种带编解码的固定延时串行收发器及控制方法 - Google Patents

Abstract

本发明公开了一种带编解码的固定延时串行收发器及控制方法，该方法包括接收串行发送器传输的直流平衡编码串行信号；在串行接收器利用时钟和数据恢复电路恢复串行信号中的时钟信号和数据信号，根据串行信号中的时钟信号和数据信号做第一次串并转换；然后提取第一次串并转换的并行数据的字节位置信息，利用该字节位置信息获取解串时钟调整指令；进而根据所述解串时钟调整指令调整解串时钟相位做第二次串并转换，对第二次串并转换的并行数据做直流平衡解码并输出。本发明所提供的方法通过两次串并转换将解串时的解串位置调整为字节位置，实现高速信号收发传输延时固定，保证了传输延时的一致性，为信号在后级系统的采样、计时等提供了可靠的时序。

Description

一种带编解码的固定延时串行收发器及控制方法

技术领域

本发明涉及高速串行接口数据传输技术领域，尤其涉及一种带编解码的固定延时串行收发器及控制方法。

背景技术

在数据传输中，为了减少传输通道数，降低硬件成本，一般都采用串行化的数据传输，将输入的并行数据进行并串转换后，利用高速数据通道进行串行数据传输。在高速串行数据传输中， 可以采用数据通道加并行时钟通道的方式进行数据传输，此种方法可以实现一个固定延时的数据传输，但由于并行时钟通道和数据通道会存在偏斜问题，从而降低了接收端的抖动容限，需要进行额外的偏斜校正。并且多一路并行时钟通道，不仅增加了硬件成本，也不利于交流耦合的应用。

为了降低硬件成本和交直流耦合的通用性，高速数据传输多采用带编解码的串行收发模式。因为传输链路中编解码的应用，特别在接收端，需要进行数据解码，为了确定正确的字节位置，需要对恢复出来的数据进行存储和判断，由于接收端的时钟数据恢复电路对串行数据的解串位置是随机的不确定的，从而导致接收端的传输延时不固定。在某些场合，传输延时不固定会使得后级系统无法对数据的收发传输延时进行一个准确的判断和计算，从而无法实现多芯片同步采样、计时等操作。

专利公开号为CN106776422A的中国专利公开了一种基于8B/10B编解码的串行传输方法及系统，但该专利技术方案中仅记载了在解决现有的在FPGA上实现2711格式数据的串行传输的方式需要针对2711格式数据的字符开发专用芯片，成本较高，而且还需要在FPGA上设置较多数目管脚，使得FPGA的结构较为复杂的问题。在面对多芯片同步采样、计时等操作过程中传输延时不固定的问题时依旧不能得到很好的解决。

因此，如何解决串行收发过程中传输延时不固定是一个亟需解决的技术问题。

上述内容仅用于辅助理解本发明的技术方案，并不代表承认上述内容是现有技术。

发明内容

本发明的主要目的在于提供一种带编解码的固定延时串行收发器及控制方法，旨在解决现有技术中存在的面对多芯片同步采样、计时等操作过程中串行收发过程传输延时不固定的技术问题。

为实现上述目的，本发明提出一种带编解码的固定延时串行收发器，所述带编解码的固定延时串行收发器，包括：

串行发送电路，包括依次连接的直流平衡编码器和并串转换电路，以及为直流平衡编码器和并串转换电路提供时钟信号的时钟电路；

串行接收电路，包括依次连接的时钟和数据恢复电路、串并转换电路、连接串并转换电路第一信号输出端的解串时钟调整电路，以及连接串并转换电路第二信号输出端的直流平衡解码器；所述串并转换电路根据时钟和数据恢复电路提供的串行数据中的时钟信号和数据信号做第一次串并转换，并根据所述解串时钟调整电路提供的解串时钟调整指令做第二次串并转换，对第二次串并转换的并行数据做直流平衡解码后输出。

可选的，时钟和数据恢复电路的信号输出端连接串并转换电路的第一信号输入端，恢复串行数据中的时钟信号和数据信号并进行第一次串并转换；所述串并转换电路的第一信号输出端连接解串时钟调整电路，所述解串时钟调整电路根据第一次串并转换的并行数据获取解串时钟调整指令。

可选的，解串时钟调整电路包括字节边界检测电路和固定延时控制电路，所述字节边界检测电路的信号输出端连接固定延时控制电路的信号输入端，所述字节边界检测电路提取第一次串并转换的并行数据中的字节位置信息，所述固定延时控制电路根据字节位置信息获取解串时钟调整指令。

可选的，固定延时控制电路的信号输出端连接串并转换电路的第二信号输入端，所述串并转换电路根据解串时钟调整指令对串行数据进行第二次串并转换；所述串并转换电路的第二信号输出端连接直流平衡解码器，所述直流平衡解码器对进行第二次串并转换的并行数据进行直流平衡解码并输出。

可选的，固定延时控制电路包括字节位置判决模块和解串时钟相位选择模块，所述字节位置判决模块的信号输入端连接字节边界检测电路的信号输出端，根据并行数据中的字节位置信息进行数据解串位置判断，输出解串控制信号；所述解串时钟相位选择模块的信号输入端连接字节位置判决模块的信号输出端，根据字节位置判决模块输出的解串控制信号选择解串时钟相位。

可选的，直流平衡编码器的信号输出端连接所述串行转换电路的信号输入端，对所述串行发送电路输入的并行数据进行直流平衡编码和并串转换；所述时钟电路分别连接直流平衡编码器和串行转换电路，为所述直流平衡编码和并串转换提供时钟信号。

可选的，带编解码的固定延时串行收发器还包括设置于串行发送电路的第一驱动器和设置于串行接收电路的第二驱动器；所述第一驱动器的输入端连接并串转换电路输出端，为串行发送电路输出两路差分串行信号，所述第二驱动器的输入端连接直流平衡解码器的输出端，为串行接收电路输出多路并行信号。

可选的，带编解码的固定延时串行收发器还包括设置于串行接收电路的可变增益放大器和均衡器，所述可变增益放大器的输入端连接串行接收电路的差分信号接收端，对接收的差分信号进行幅度调节；所述均衡器的输入端连接可变增益放大器的输出端，优化信号高频分量，并将优化串行信号传输至时钟和数据恢复电路。

此外，为实现上述目的，本发明还提出一种带编解码的固定延时串行收发控制方法，所述带编解码的固定延时串行收发控制方法包括以下步骤：

串行接收器接收串行发送器传输的直流平衡编码串行信号；

利用时钟和数据恢复电路恢复串行信号中的时钟信号和数据信号，根据串行信号中的时钟信号和数据信号做第一次串并转换；

提取第一次串并转换的并行数据的字节位置信息，利用该字节位置信息获取解串时钟调整指令；

根据所述解串时钟调整指令调整解串时钟相位做第二次串并转换，对第二次串并转换的并行数据做直流平衡解码并输出。

可选的，提取第一次串并转换的并行数据的字节位置信息，利用该字节位置信息获取解串时钟调整指令步骤，具体包括：

对所述第一次串并转换的并行数据中的字节位置信息进行数据解串位置判断，获得解串控制信号；

根据所述解串控制信号选择解串时钟相位，并调整并行数据做串并转换时的解串时钟，以使所述串并转换电路中进行解串时的解串位置为字节位置。

本发明中，通过串行接收器接收串行发送器传输的直流平衡编码串行信号；在串行接收器利用时钟和数据恢复电路恢复串行信号中的时钟信号和数据信号，根据串行信号中的时钟信号和数据信号做第一次串并转换；然后提取第一次串并转换的并行数据的字节位置信息，利用该字节位置信息获取解串时钟调整指令；进而根据所述解串时钟调整指令调整解串时钟相位做第二次串并转换，对第二次串并转换的并行数据做直流平衡解码并输出。本发明所提供的方法通过两次串并转换将解串时的解串位置调整为字节位置，实现高速信号收发传输延时固定，旨在解决现有技术中存在的面对多芯片同步采样、计时等操作过程中串行收发过程传输延时不固定的技术问题，保证了传输延时的一致性，为信号在后级系统的采样、计时等提供了可靠的时序。

附图说明

图1为本发明实施例方案涉及的串行发送电路的结构示意图。

图2为本发明实施例方案涉及的串行发送器时序的示意图。

图3为本发明实施例方案涉及的串行接收电路的结构示意图。

图4为本发明实施例方案涉及的解串时钟调整电路的结构示意图。

图5为本发明实施例方案涉及的时钟数据恢复时序的示意图。

图6为本发明实施例方案涉及的字节位置判决原理示意图。

图7为本发明实施例方案涉及的解串时钟相位选择示意图。

图8为本发明实施例方案涉及的解串时钟相位产生示意图。

图9为本发明实施例方案涉及的带编解码的固定延时串行收发控制方法流程示意图。

图10为本发明实施例方案涉及的获取解串时钟调整指令步骤的流程示意图。

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

本发明实施例方案涉及的一种带编解码的固定延时串行收发器包括：串行发送电路和串行接收电路。

参照图1，图1为本发明实施例方案涉及的串行发送电路的结构示意图。

如图1所示，该串行发送电路可以包括：依次连接的直流平衡编码器和并串转换电路，以及为直流平衡编码器和并串转换电路提供时钟信号的时钟电路。

需要说明的是，在本实施例中，直流平衡编码器的信号输出端连接所述串行转换电路的信号输入端，对所述串行发送电路输入的并行数据进行直流平衡编码和并串转换。

需要理解的是，直流平衡编码器采用8B/10B编码器，当接收到串行发送器写入的16位的并行数据信号时，利用8B/10B编码器对前8位和后8位分别做8B/10B编码，即将每个8位的并行数据信号8B/10B编码处理为10位的并行数据信号，用以对每个8位并行数据信号进行直流平衡，避免高速串行通信过程中的错误信号生成。

需要理解的是，串行转换电路采用包括第一串行器和第二串行器的串行器组来实现，第一串行器采用10:2的并串转换电路，第二串行器采用2:1的并串转换电路，以使经过串行器组的10位8B/10B并行数据信号转化为1位的串行数据信号。

在优选的实施过程中，串行发送电路的信号输入端（即TXDIN端），用以接收串行发送电路输入的待处理信号数据，在TXDIN端和8B/10B编码器之间设置寄存器，用以对TXDIN端输入的并行数据进行缓存，进而进行直流平衡编码。

需要说明的是，在本实施例中，时钟电路分别连接直流平衡编码器和串行转换电路，为所述直流平衡编码和并串转换提供时钟信号。

需要理解的是，时钟电路采用PLL高速时钟电路，通过外接TXCLK端的时钟信号，为8B/10B编码器、第一串行器和第二串行器分别提供编码和并串转换所需的高速时钟信号。如图2所示为利用该PLL高速时钟电路得到的串行发送器时序的示意图。

在优选的实施过程中，串行发送电路的信号输出端和第二串行器间设置第一驱动器，第一驱动器的输入端连接第二串行器的输出端，为串行发送电路的两输出端（即TXOUTP端和TXOUTN端）送入两路差分串行信号。

参照图3，图3为本发明实施例方案涉及的串行接收电路的结构示意图。

如图3所示，该串行接收电路包括依次连接的时钟和数据恢复电路、串并转换电路、连接串并转换电路第一信号输出端的解串时钟调整电路，以及连接串并转换电路第二信号输出端的直流平衡解码器。

在本实施例中，串并转换电路根据时钟和数据恢复电路提供的串行数据中的时钟信号和数据信号做第一次串并转换，并根据所述解串时钟调整电路提供的解串时钟调整指令做第二次串并转换，对第二次串并转换的并行数据做直流平衡解码后输出。

需要说明的是，第一次串并转换过程基于如下结构的连接及运行：

时钟和数据恢复电路的信号输出端连接串并转换电路的第一信号输入端，恢复串行数据中的时钟信号和数据信号并进行第一次串并转换。

串并转换电路的第一信号输出端连接解串时钟调整电路，所述解串时钟调整电路根据第一次串并转换的并行数据获取解串时钟调整指令。

需要理解的是，如图5所示，解串时钟调整电路包括字节边界检测电路和固定延时控制电路，字节边界检测电路的信号输出端连接固定延时控制电路的信号输入端，字节边界检测电路提取第一次串并转换的并行数据中的字节位置信息，固定延时控制电路根据字节位置信息获取解串时钟调整指令。

需要说明的是，在第一次串并转换过程中，如图4所示，时钟和数据恢复电路恢复串行数据中的时钟数据恢复时序，时钟和数据恢复电路在恢复串行数据中的时钟信息和数据信息的过程中，时钟信息的提取属于随机提取，恢复位置可以为发送数据b0位，也可能在b9位，或者其他任意位置。造成通过时钟和数据恢复电路恢复出来的时钟进行数据解串时所得到的数据信息可能不是同一个字节信息。

为了解决在第一次转换过程中出现的数据解串时所得到的数据信息可能不是同一个字节信息的问题，利用解串时钟调整电路反馈给串并转换电路的信息进行第二次串并转换。

需要说明的是，第二次串并转换过程基于如下结构的连接及运行：

固定延时控制电路的信号输出端连接串并转换电路的第二信号输入端，串并转换电路根据解串时钟调整指令对串行数据进行第二次串并转换。

串并转换电路的第二信号输出端连接直流平衡解码器，直流平衡解码器对进行第二次串并转换的并行数据进行直流平衡解码并输出。

需要理解的是，如图5所示，固定延时控制电路包括字节位置判决模块和解串时钟相位选择模块，所述字节位置判决模块的信号输入端连接字节边界检测电路的信号输出端，根据并行数据中的字节位置信息进行数据解串位置判断，输出解串控制信号；所述解串时钟相位选择模块的信号输入端连接字节位置判决模块的信号输出端，根据字节位置判决模块输出的解串控制信号选择解串时钟相位。

在本实施例中，时钟和数据恢复电路为串并转换电路进行第一次串并转换提供时钟信号，字节边界检测电路和固定延时控制电路为串并转换电路进行第二次串并转换提供的调整后的解串时钟。

需要理解的是，时钟和数据恢复电路恢复数据分为2路，送入2:10解串器模块中得到10路并行数据，字节边界检测电路从10路并行数据中寻找字节位置，利用字节位置判决模块将正确的字节位置信息发送给解串时钟相位选择模块，解串时钟相位选择模块对解串时钟的相位进行相应的调整，选择正确的解串时钟再返回2：10解串器模块，保证解串出来的10路并行数据为当前同一字节数据。

经过这个固定延时控制环路，保证了同一芯片每一次上电、使能情况下以及不同芯片间从串行数据到并行数据输出都是固定的传输延时。利用字节边界检测电路对解串数据的字节错位进行分析，通过两次串并转换解决了数据解串时所得到的数据信息可能不是同一个字节信息的问题。

在本实施例中，字节边界检测电路采用Coma检测模块，用以检测串行数据中的字节位置信息。进而字节位置模块利用Coma检测模块检测的结果，进行数据解串位置的判断，如图6所示，为本实施例的字节位置判决原理的具体时钟相位选择。

对于Coma码0011111在解串数据的第一位到第七位，则认为解串位置正好，从而送出控制信号提示要选择默认时钟clk0。

对于Coma码0011111，第一个0在上一字节，第二个0及后面的五个1在当前字节，则送出控制信号提示要选择默认时钟clk0。

对于Coma码0011111，前2个0在上一字节，后面5个1在当前字节，则送出控制信号提示要选择时钟clk_-1。

对于Coma码0011111，前3个bit（001）在上一字节，后面4个1在当前字节，则送出控制信号提示要选择时钟clk_-1。

对于Coma码0011111，前4个bit（0011）在上一字节，后面3个1在当前字节，则送出控制信号提示要选择时钟clk_-2。

对于Coma码0011111，第一个0在当前字节的第二位上，则送出控制信号提示要选择时钟clk_+1。

对于Coma码0011111，第一个0在当前字节的第三位上，则送出控制信号提示要选择时钟clk_+1。

对于Coma码0011111，第一个0在当前字节的第四位上，则送出控制信号提示要选择时钟clk_+2。

对于Coma码0011111，第一个0在当前字节的第五位上，则送出控制信号提示要选择时钟clk_+2。

对于Coma码0011111，第一个0在当前字节的第六位上，则送出控制信号提示要选择时钟clk_+3。

在本实施例中，如图7所示为解串时钟相位选择模块根据字节位置判决模块输出的控制信号进行解串时钟相位选择的原理示意图。

在本实施例中，如图8所示为解串时钟相位产生原理示意图。通过利用半速率时钟half_rate_clk对解串的字节时钟byte_clk进行延时控制，产生多相位时钟clk_-2、clk_-1、clk0、clk_+1、clk_+2、clk_+3，相位差为2 bits。

在具体的实现过程中，带编解码的固定延时串行收发器还包括设置于串行发送电路的第一驱动器和设置于串行接收电路的第二驱动器；第一驱动器的输入端连接并串转换电路输出端，为串行发送电路输出两路差分串行信号，第二驱动器的输入端连接直流平衡解码器的输出端，为串行接收电路输出一路并行信号。

在具体的实现过程中，带编解码的固定延时串行收发器还包括设置于串行接收电路的可变增益放大器和均衡器，可变增益放大器的输入端连接串行接收电路的差分信号接收端，对接收的差分信号进行幅度调节；均衡器的输入端连接可变增益放大器的输出端，优化信号高频分量，并将优化串行信号传输至时钟和数据恢复电路。

在本实施例中，可变增益放大器（即VGA）对输入差分信号进行幅度调节，均衡器提高信号的高频分量，将衰减了的信号眼图打开。时钟数据恢复电路（即CDR）进行时钟和数据恢复，再利用2:10串并转换电路进行数据解串，转化为并行数据，通过Coma检测和延时控制，将串行数据的字节位置找到，并将信息反馈回串并转换模块，重新调节并行解串时钟，保证解串位置正好是字节位置，得到正确解串的并行数据送入8B10B解码模块，实现数据解码，最后经过驱动器输出到芯片外部。能够解决传统高速串行收发器的传输延时在多芯片间以及同一芯片重复使能、重复开关机情况下传输延时不确定的问题。

此外，参照图9，本发明实施例还提出一种带编解码的固定延时串行收发控制方法，包括以下步骤：

步骤S10：串行接收器接收串行发送器传输的直流平衡编码串行信号；

步骤S20：利用时钟和数据恢复电路恢复串行信号中的时钟信号和数据信号，根据串行信号中的时钟信号和数据信号做第一次串并转换；

步骤S30：提取第一次串并转换的并行数据的字节位置信息，利用该字节位置信息获取解串时钟调整指令；

步骤S40：根据所述解串时钟调整指令调整解串时钟相位做第二次串并转换，对第二次串并转换的并行数据做直流平衡解码并输出。

如图10所示，需要理解的是，在本实施例中，提取第一次串并转换的并行数据的字节位置信息，利用该字节位置信息获取解串时钟调整指令步骤，具体包括：

步骤S301：对所述第一次串并转换的并行数据中的字节位置信息进行数据解串位置判断，获得解串控制信号；

步骤S302：根据所述解串控制信号选择解串时钟相位，并调整并行数据做串并转换时的解串时钟，以使所述串并转换电路中进行解串时的解串位置为字节位置。

本发明所述的带编解码的固定延时串行收发控制方法的其他实施例或具体实现方式可参照上述各固定延时串行收发器的实施例，此处不再赘述。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者系统不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法.物品或者系统所固有的要素。在没有更多限制的情况下，由语句“包括个....限定的要素，并不排除在包括该要素的过程、方法、物品或者系统中还存在另外的相同要素。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。在列举了若干装置的单元权利要求中，这些装置中的若千个可以是通过同一个硬件项来具体体现。词语第一、第二等的使用不表示任何顺序，可将这些词语解释为名称。

以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种带编解码的固定延时串行收发器，其特征在于，所述带编解码的固定延时串行收发器，包括：

串行发送电路，包括依次连接的直流平衡编码器和并串转换电路，以及为直流平衡编码器和并串转换电路提供时钟信号的时钟电路；

串行接收电路，包括依次连接的时钟和数据恢复电路、串并转换电路、连接串并转换电路第一信号输出端的解串时钟调整电路，以及连接串并转换电路第二信号输出端的直流平衡解码器；所述串并转换电路根据时钟和数据恢复电路提供的串行数据中的时钟信号和数据信号做第一次串并转换，并根据所述解串时钟调整电路提供的解串时钟调整指令做第二次串并转换，对第二次串并转换的并行数据做直流平衡解码后输出。

2.如权利要求1所述的一种带编解码的固定延时串行收发器，其特征在于，所述时钟和数据恢复电路的信号输出端连接串并转换电路的第一信号输入端，恢复串行数据中的时钟信号和数据信号并进行第一次串并转换；所述串并转换电路的第一信号输出端连接解串时钟调整电路，所述解串时钟调整电路根据第一次串并转换的并行数据获取解串时钟调整指令。

3.如权利要求2所述的一种带编解码的固定延时串行收发器，其特征在于，所述解串时钟调整电路包括字节边界检测电路和固定延时控制电路，所述字节边界检测电路的信号输出端连接固定延时控制电路的信号输入端，所述字节边界检测电路提取第一次串并转换的并行数据中的字节位置信息，所述固定延时控制电路根据字节位置信息获取解串时钟调整指令。

4.如权利要求3所述的一种带编解码的固定延时串行收发器，其特征在于，所述固定延时控制电路的信号输出端连接串并转换电路的第二信号输入端，所述串并转换电路根据解串时钟调整指令对串行数据进行第二次串并转换；所述串并转换电路的第二信号输出端连接直流平衡解码器，所述直流平衡解码器对进行第二次串并转换的并行数据进行直流平衡解码并输出。

5.如权利要求4所述的一种带编解码的固定延时串行收发器，其特征在于，所述固定延时控制电路包括字节位置判决模块和解串时钟相位选择模块，所述字节位置判决模块的信号输入端连接字节边界检测电路的信号输出端，根据并行数据中的字节位置信息进行数据解串位置判断，输出解串控制信号；所述解串时钟相位选择模块的信号输入端连接字节位置判决模块的信号输出端，根据字节位置判决模块输出的解串控制信号选择解串时钟相位。

6.如权利要求1所述的一种带编解码的固定延时串行收发器，其特征在于，所述直流平衡编码器的信号输出端连接所述串行转换电路的信号输入端，对所述串行发送电路输入的并行数据进行直流平衡编码和并串转换；所述时钟电路分别连接直流平衡编码器和串行转换电路，为所述直流平衡编码和并串转换提供时钟信号。

7.如权利要求1所述的一种带编解码的固定延时串行收发器，其特征在于，所述带编解码的固定延时串行收发器还包括设置于串行发送电路的第一驱动器和设置于串行接收电路的第二驱动器；所述第一驱动器的输入端连接并串转换电路输出端，为串行发送电路输出两路差分串行信号，所述第二驱动器的输入端连接直流平衡解码器的输出端，为串行接收电路输出多路并行信号。

8.如权利要求1所述的一种带编解码的固定延时串行收发器，其特征在于，所述带编解码的固定延时串行收发器还包括设置于串行接收电路的可变增益放大器和均衡器，所述可变增益放大器的输入端连接串行接收电路的差分信号接收端，对接收的差分信号进行幅度调节；所述均衡器的输入端连接可变增益放大器的输出端，优化信号高频分量，并将优化串行信号传输至时钟和数据恢复电路。

9.一种带编解码的固定延时串行收发控制方法，其特征在于，所述带编解码的固定延时串行收发控制方法包括以下步骤：

串行接收器接收串行发送器传输的直流平衡编码串行信号；

利用时钟和数据恢复电路恢复串行信号中的时钟信号和数据信号，根据串行信号中的时钟信号和数据信号做第一次串并转换；

提取第一次串并转换的并行数据的字节位置信息，利用该字节位置信息获取解串时钟调整指令；

根据所述解串时钟调整指令调整解串时钟相位做第二次串并转换，对第二次串并转换的并行数据做直流平衡解码并输出。

10.如权利要求9所述的一种带编解码的固定延时串行收发控制方法，其特征在于，所述提取第一次串并转换的并行数据的字节位置信息，利用该字节位置信息获取解串时钟调整指令步骤，具体包括：

对所述第一次串并转换的并行数据中的字节位置信息进行数据解串位置判断，获得解串控制信号；

根据所述解串控制信号选择解串时钟相位，并调整并行数据做串并转换时的解串时钟，以使所述串并转换电路中进行解串时的解串位置为字节位置。

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