CN104881386B - 一种解决blvds总线直流平衡问题的装置 - Google Patents

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Abstract

本发明公开了一种解决BLVDS总线直流平衡问题的装置，CPU芯片、FPGA芯片、BLVDS总线，所述FPGA芯片包括：串行数据收发模块、存储器、插码模块、BLVDS数据收发模块、减码模块；所述CPU芯片与串行数据收发模块一端相连接，串行数据收发模块另二端分别与存储器、插码模块相连接；存储器另一端与BLVDS数据收发模块相连接；插码模块、BLVDS数据收发模块、减码模块并联后与BLVDS总线相连接。本发明提供的一种解决BLVDS总线直流平衡问题的装置，利用FPGA芯片对串行数据进行实时处理，效率高，不需要CPU做任何改动。可扩展性强，一片FPGA可以扩展多条BLVDS总线，节省资源。

Description

一种解决BLVDS总线直流平衡问题的装置
技术领域
本发明涉及一种解决BLVDS总线直流平衡问题的装置，属于BLVDS总线技术领域。
背景技术
BLVDS（总线型低电压差分信号）总线具备250mV的低电压差分信号以及快速的过渡时间，其抗干扰特性与数据高速传输特点，使其在多点电缆以及背板有广泛的应用。然而以BLVDS总线进行数据的串行通信时，DC平衡问题也随之出现。目前，解决DC平衡问题的方法有曼彻斯特编码，以及8b-10b编码。曼彻斯特编码每个码元包含一个上升沿或者下降沿，这就对总线带宽要求高，效率低下。8B/10B编码需要较为复杂的编程，这就对程序处理增大了难度。
发明内容
目的：为了克服现有技术中存在的不足，本发明提供一种解决BLVDS总线直流平衡问题的装置。
技术方案：为解决上述技术问题，本发明采用的技术方案为：
一种解决BLVDS总线直流平衡问题的装置，包括：CPU芯片、FPGA芯片、BLVDS总线，所述FPGA芯片包括：串行数据收发模块、存储器、插码模块、BLVDS数据收发模块、减码模块；
所述串行数据收发模块用于向CPU芯片、存储器收发数据，向插码模块发送CPU发送数据结束信号；
所述存储器用于存储收发数据；
所述插码模块用于向BLVDS总线发送的每八位数据中第3位之后插入一位数据，数据的值与第3位数据相反；第6位之后插入一位数据，数据的值与第6位相反；第8位之后插入一位数据，数据的值与第8位相反；
所述BLVDS数据收发模块用于向BLVDS总线收发数据；
所述减码模块用于从BLVDS总线接收的每十一位数据中，检测第3位与第4位，第7位与第8位，第10位与第11位，两两数据均相反，则除去第4位，第8位，第11位的数据；
所述CPU芯片与串行数据收发模块一端相连接，串行数据收发模块输出端两端分别与存储器、插码模块相连接；存储器另一端与BLVDS数据收发模块相连接；插码模块、BLVDS数据收发模块、减码模块并联后与BLVDS总线相连接。
作为优选方案，所述CPU芯片设置为AM3352。
作为优选方案，所述存储器设置为FIFO存储器。
有益效果：本发明提供的一种解决BLVDS总线直流平衡问题的装置，利用插码模块对一字节数据的指定位插入相应数据位，从而避免串行数据中连续0或者连续1的情况，解决直流平衡问题。同时，利用减码模块检查接收数据插入位数据是否符合要求，达到校验数据的效果。本发明可利用FPGA芯片对串行数据进行实时处理，效率高，不需要CPU做任何改动。可扩展性强，一片FPGA可以扩展多条BLVDS总线，节省资源。
附图说明
图1为本发明的结构示意图。
具体实施方式
下面结合附图对本发明作更进一步的说明。
如图1所示，一种解决BLVDS总线直流平衡问题的装置，包括：CPU芯片1、FPGA芯片2、BLVDS总线3，所述FPGA芯片2包括：串行数据收发模块21、存储器22、插码模块23、BLVDS数据收发模块24、减码模块25；
所述CPU芯片1与串行数据收发模块21一端相连接，串行数据收发模块21另二端分别与存储器22、插码模块23相连接；存储器22另一端与BLVDS数据收发模块24相连接；插码模块23、BLVDS数据收发模块24、减码模块25并联后与BLVDS总线3相连接。
具体使用方式如下：
情况一：向BLVDS总线发送数据工作过程。CPU芯片通过串行数据收发模块将数据帧发送存储器内部的FIFO中，当一帧数据从CPU芯片侧发送完毕后，串行数据收发模块发送数据结束信号至插码模块；插码模块将FIFO中每八位数据中第3位之后插入一位数据，数据的值与第3位数据相反；第6位之后插入一位数据，数据的值与第6位相反；第8位之后插入一位数据，数据的值与第8位相反；原数据格式为{data[8:1]}，最终得到的数据格式为{~data[8], data[8:7], ~data[6], data[6:4] , ~data[3], data[3:1]}，共11位。然后将插码后的数据发送到BLVDS总线上，直到FIFO中没有数据，则停止发送，从而解决了直流平衡问题。
情况二：从BLVDS总线接收数据工作过程。BLVDS数据收发模块实时监测总线上是否有数据，当减码模块接收到的每十一位数据中，检测第3位与第4位，第7位与第8位，第10位与第11位，两两数据均相反，则除去第4位，第8位，第11位的数据；将减码后的数据{data[10:9]，data[7:5], data[3:1]}发送到FIFO中，从FIFO中读取接收数据并通过串行数据收发模块，将数据发送到CPU芯片，直到发送完毕所有数据，表示接收过程结束。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (3)

1.一种解决BLVDS总线直流平衡问题的装置，包括：CPU芯片、FPGA芯片、BLVDS总线，其特征在于：所述FPGA芯片包括：串行数据收发模块、存储器、插码模块、BLVDS数据收发模块、减码模块；
所述串行数据收发模块用于向CPU芯片、存储器收发数据，向插码模块发送CPU发送数据结束信号；
所述存储器用于存储收发数据；
所述插码模块用于向BLVDS总线发送的每八位数据中第3位之后插入一位数据，数据的值与第3位数据相反；第6位之后插入一位数据，数据的值与第6位相反；第8位之后插入一位数据，数据的值与第8位相反；
所述BLVDS数据收发模块用于向BLVDS总线收发数据；
所述减码模块用于从BLVDS总线接收的每十一位数据中，检测第3位与第4位，第7位与第8位，第10位与第11位，两两数据均相反，则除去第4位，第8位，第11位的数据；
所述CPU芯片与串行数据收发模块一端相连接，串行数据收发模块输出端两端分别与存储器、插码模块相连接；存储器另一端与BLVDS数据收发模块相连接；插码模块、BLVDS数据收发模块、减码模块并联后与BLVDS总线相连接。
2.根据权利要求1所述的一种解决BLVDS总线直流平衡问题的装置，其特征在于：所述CPU芯片设置为AM3352。
3.根据权利要求1所述的一种解决BLVDS总线直流平衡问题的装置，其特征在于：所述存储器设置为FIFO存储器。
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