CN107220023A - 一种嵌入式可配置fifo存储器 - Google Patents

Abstract

本发明涉及一种嵌入式可配置FIFO存储器，包括：双端口存储器，连接数据和地址端口；读指针和写指针，连接到所述双端口存储器的地址端口，作为FIFO存储器的地址；加法器，用于几乎空偏移量和读指针的相加，以及几乎满偏移量和写指针的相加；读地址计数器和写地址计数器，分别连接到读指针和写指针，且所述读地址计数器和写地址计数器可变位宽；二进制到格雷码，对读写地址进行格雷码转换；延迟寄存器，对格雷码转换后的读写地址延迟一拍；比较器，比较格雷码地址或延迟一拍的格雷码地址，产生7个比较结果；几乎空逻辑、空逻辑、满逻辑和几乎满逻辑根据所述7个比较结果，分别生成几乎空标志、空标志、满标志和几乎满标志。

Description

一种嵌入式可配置FIFO存储器

技术领域

本发明涉及一种存储系统。具体地说，涉及一种嵌入式可配置FIFO存储器，可通过不同配置实现不同的工作模式。

背景技术

在嵌入式系统中引入FIFO存储器这一IP硬核，可以解决嵌入式系统中逻辑资源的性能和功能限制问题，使得嵌入式系统得以更好地支持数字电路设计中对于大规模、高速及低功耗的要求。

嵌入式FIFO存储器是一种在电子系统中得到广泛应用的电路模块，主要用于较大规模数据的存储和交换。随着信息化时代的推进，嵌入式系统的功能需求变得复杂多变，相对单一的功能模式早已不能满足实际应用需求，包括要求存储系统支持可配位宽、支持同步异步等。虽然嵌入式FIFO存储器早已应用于数字系统，但是很少有研究是基于优化该嵌入硬核本身的。现代大规模数据存储和交换对嵌入式系统的要求不断提高，由于其较广泛的应用环境，使得单一模式的FIFO存储器无法满足要求，无论从速度还是功能上都成为嵌入式FIFO存储器的制约因素。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种嵌入式可配置FIFO存储器的结构，使其支持多种功能模式，拓宽应用场景。

本发明实施例提供了一种嵌入式可配置FIFO存储器，其特征在于，包括：双端口存储器，连接数据和地址端口，用于数据的存储，且所述双端口存储器可变位宽；读指针和写指针，连接到所述双端口存储器的地址端口，作为FIFO存储器的地址；加法器，用于几乎空偏移量和读指针的相加，以及几乎满偏移量和写指针的相加；读地址计数器和写地址计数器，分别连接到读指针和写指针，且所述读地址计数器和写地址计数器可变位宽；外部读地址和外部写地址，分别连接到读指针和写指针，且所述外部读地址和外部写地址可变位宽；二进制到格雷码，用于对读写地址进行格雷码转换；延迟寄存器，用于对格雷码转换后的读写地址延迟一拍；比较器，用于比较格雷码地址或延迟一拍的格雷码地址，产生7个比较结果；几乎空逻辑、空逻辑、满逻辑和几乎满逻辑根据所述比较结果，分别生成几乎空标志、空标志、满标志和几乎满标志。

可选的，所述双端口存储器，具有独立的数据读写端口，且支持读写位宽的配置，用于数据的存储。

可选的，所述读指针和写指针为FIFO存储器的地址，连接到所述双端口存储器的地址端口，指定数据在存储器中的读写位置，且所述读指针和写指针既可以来源于内部读写计数器，也可以来源于外部读写地址。

可选的，所述加法器，使用进位选择加法结构，将几乎空偏移量和读指针相加，或将几乎满偏移量和写指针相加，且溢出后不保留进位状态。

可选的，所述读地址计数器和写地址计数器，k个窄位宽计数器组合产生全位宽地址，该方法可以提高计数器的工作频率，其中k等于地址被划分的段数；所述读地址计数器和写地址计数器支持地址的可变位宽，与数据端口的位宽配置结合，可实现独立的读写位宽FIFO存储器。

可选的，所述二进制到格雷码，用于支持格雷码状态保持和地址位宽的配置。

可选的，所述延迟寄存器，用于对格雷码转换后的读写地址延迟一拍。

可选的，所述比较器用于，比较格雷码地址或延迟一拍的格雷码地址，产生7个比较结果，以及支持同步FIFO状态和异步FIFO状态的产生；所述比较器内部包含可配置的移位模块，用于支持不同读写位宽的FIFO状态位生成；所述比较器不仅提供是否相等的比较结果，还提供是否小于的比较结果。

可选的，所述比较器，还用于：根据所述7个比较结果，分别生成几乎空标志、空标志、满标志和几乎满标志，且同步FIFO模式和异步FIFO模式可以通过对所述比较结果的筛选进行切换。

本发明提供的一种嵌入式可配置FIFO存储器，是针对嵌入式系统中的FIFO存储器硬核模块的优化设计，这一优化通过FIFO存储器结构上的改进，将同步逻辑和异步逻辑独立开来，充分发挥了同步模式和异步模式的优势，并结合读写位宽配置，拓展了应用的灵活性。在设计中，通过在嵌入式可变位宽双端口存储器外围搭建FIFO控制逻辑，形成嵌入式可配置FIFO存储器，所述FIFO控制逻辑的关键在于产生读写地址的7个比较结果，且几乎空逻辑、空逻辑、满逻辑和几乎满逻辑根据所述7个比较结果，分别生成同步模式或异步模式下的几乎空标志、空标志、满标志和几乎满标志。上述优化不仅拓展了FIFO存储器的功能，而且没有明显增加硬件开销，不会影响FIFO存储器的性能。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一种嵌入式可配置FIFO存储器的结构示意图。

图2为本发明内部外部读写地址切换的方法示意图。

图3为本发明读写地址相关的7个比较结果的生成示意图。

图4为本发明同步模式和异步模式逻辑控制的方法示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

图1示例性示出了本发明实施例提供的一种嵌入式可配置FIFO存储器，如图1所示：

一种嵌入式可配置FIFO存储器的结构，包括：双端口存储器，连接数据和地址端口，用于数据的存储，且所述双端口存储器可变位宽；读指针和写指针，连接到所述双端口存储器的地址端口，作为FIFO存储器的地址；加法器，用于几乎空偏移量和读指针的相加，以及几乎满偏移量和写指针的相加；读地址计数器和写地址计数器，与外部读地址和外部写地址并列 ，分别连接到读指针和写指针，且所述读地址计数器和写地址计数器可变位宽；二进制到格雷码，用于对读写地址进行格雷码转换；延迟寄存器，用于对格雷码转换后的读写地址延迟一拍；比较器，用于比较格雷码地址或延迟一拍的格雷码地址，产生7个比较结果；几乎空逻辑、空逻辑、满逻辑和几乎满逻辑根据所述7个比较结果，分别生成几乎空标志、空标志、满标志和几乎满标志。

图2示出内部外部读写地址切换的方法示意图。如图2所述：

外部读/写地址和读/写地址计数器经过选择逻辑产生读/写指针，且所述选择逻辑受内外地址选择状态机的控制，因为内部外部读写地址切换之前需要对读写状态进行检测，否则会造成读错误或写错误。内外地址切换之前，基于几乎空/满标志、空/满标志、比较小于信号，内外地址选择状态机产生相应的读/写保持信号，控制读写计数器、读写状态等是否维持当前状态。所述比较小于信号由读指针小于写指针或写指针小于读指针的比较结果产生，用于确保内外地址切换前，读写指针没有触发任何空满相关标志位。进一步地说明，内外地址选择状态机先进行内外地址的预切换，如果检测到读写状态满足要求，则维持切换操作，否则撤销切换操作。

图3示出读写地址相关的7个比较结果的生成示意图，如图3所述：

7个比较结果包括带延迟的几乎空比较结果、几乎空比较结果、带延迟的空比较结果、空/满比较结果、带延迟的满比较结果、几乎满比较结果和带延迟的几乎满比较结果。读指针与几乎空偏移量相加的格雷码，与延迟一拍的写指针格雷码比较，产生带延迟的几乎空比较结果；读指针与几乎空偏移量相加的格雷码，与写指针格雷码比较，产生几乎空比较结果；读指针格雷码，与延迟一拍的写指针格雷码比较，产生带延迟的空比较结果；读指针格雷码，与写指针格雷码比较，产生空/满比较结果；写指针与几乎满偏移量相加的格雷码，与延迟一拍的读指针格雷码比较，产生带延迟的几乎满比较结果；写指针与几乎满偏移量相加的格雷码，与读指针格雷码比较，产生几乎满比较结果；写指针格雷码，与延迟一拍的读指针格雷码比较，产生带延迟的满比较结果。

图4示出同步模式和异步模式逻辑控制的方法示意图，如图4所述：

一般来说，异步模式可以兼容同步模式，但如果异步逻辑工作在同步模式下，异步逻辑中延时的状态位会影响同步模式的效率，而独立的同步逻辑和异步逻辑有利于充分发挥各自的优势。同步状态生成逻辑和异步状态生成逻辑经过二选一选择模块，产生状态标志位。同步状态生成逻辑主要由带延迟的比较结果提供输入，由简单的组合逻辑构成；异步状态生成逻辑主要由无延迟的比较结果提供输入，由简单的组合逻辑和异步空/满状态生成逻辑构成。所述异步空/满状态生成逻辑基于缓冲延时原理，越过中间状态，跳变到其他状态，提高了异步模式下状态翻转的可靠性。

本发明是参照根据本发明实施例的方法、设备（系统）、和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种嵌入式可配置FIFO存储器，其特征在于，包括：

双端口存储器，连接数据和地址端口，用于数据的存储，且所述双端口存储器可变位宽；

读指针和写指针，连接到所述双端口存储器的地址端口，作为FIFO存储器的地址；

加法器，用于几乎空偏移量和读指针的相加，以及几乎满偏移量和写指针的相加；

读地址计数器和写地址计数器，分别连接到读指针和写指针，且所述读地址计数器和写地址计数器可变位宽；

外部读地址和外部写地址，分别连接到读指针和写指针，且所述外部读地址和外部写地址可变位宽；

二进制到格雷码，用于对读写地址进行格雷码转换；

延迟寄存器，用于对格雷码转换后的读写地址延迟一拍；

比较器，用于比较格雷码地址或延迟一拍的格雷码地址，产生7个比较结果；几乎空逻辑、空逻辑、满逻辑和几乎满逻辑根据所述比较结果，分别生成几乎空标志、空标志、满标志和几乎满标志。

2.根据权利要求1所述的嵌入式可配置FIFO存储器，其特征在于：

所述双端口存储器，具有独立的数据读写端口，且支持读写位宽的配置，用于数据的存储。

3.根据权利要求2所述的嵌入式可配置FIFO存储器，其特征在于：

所述读指针和写指针为FIFO存储器的地址，连接到所述双端口存储器的地址端口，指定数据在存储器中的读写位置，且所述读指针和写指针既可以来源于内部读写计数器，也可以来源于外部读写地址。

4.根据权利要求2所述的嵌入式可配置FIFO存储器，其特征在于：

所述加法器，还包括，使用进位选择加法结构，将几乎空偏移量和读指针相加，或将几乎满偏移量和写指针相加，且溢出后不保留进位状态。

5.根据权利要求1所述的嵌入式可配置FIFO存储器，其特征在于：

所述读地址计数器和写地址计数器，还包括，k个窄位宽计数器组合产生全位宽地址，以提高计数器的工作频率，其中k等于地址被划分的段数；所述读地址计数器和写地址计数器支持地址的可变位宽，与数据端口的位宽配置结合，可实现独立的读写位宽FIFO存储器。

6.根据权利要求5所述的嵌入式可配置FIFO存储器，其特征在于：

所述二进制到格雷码，用于支持格雷码状态保持和地址位宽的配置。

7.根据权利要求5所述的嵌入式可配置FIFO存储器，其特征在于：

所述延迟寄存器，用于对格雷码转换后的读写地址延迟一拍。

8.根据权利要求7所述的嵌入式可配置FIFO存储器，其特征在于：

所述比较器用于，比较格雷码地址或延迟一拍的格雷码地址，产生7个比较结果，以及支持同步FIFO状态和异步FIFO状态的产生；所述比较器内部包含可配置的移位模块，用于支持不同读写位宽的FIFO状态位生成；所述比较器不仅提供是否相等的比较结果，还提供是否小于的比较结果。

9.根据权利要求1-8其中之一所述的嵌入式可配置FIFO存储器，其特征在于：

所述比较器，还用于：根据所述7个比较结果，分别生成几乎空标志、空标志、满标志和几乎满标志，且同步FIFO模式和异步FIFO模式可以通过对所述比较结果的筛选进行切换。