CN116743155A - 一种延迟锁相环和存储器 - Google Patents

Abstract

本发明提供了一种延迟锁相环和存储器，其中，延迟锁相环包括：预处理模块，配置为接收初始时钟信号，对初始时钟信号进行预处理，输出分频时钟信号，分频时钟信号的频率小于初始时钟信号的频率；可调延迟线，配置为对分频时钟信号进行传输，并基于延迟线控制信号对分频时钟信号进行调整，输出延迟时钟信号；反馈模块，配置为接收分频时钟信号，基于预定量的延迟时间对分频时钟信号进行延迟输出反馈时钟信号；检测模块，配置为接收分频时钟信号和反馈时钟信号，对分频时钟信号和反馈时钟信号进行相位检测，输出相位检测信号；调参模块，配置为接收相位检测信号，基于所述相位检测信号输出所述延迟线控制信号。

Description

一种延迟锁相环和存储器

技术领域

本发明属于半导体存储器技术领域，尤其涉及一种延迟锁相环和存储器。

背景技术

延迟锁定环路（delay locked loop，DLL）是一种被普遍应用于计算机操作环境的电路结构，用来产生所需的时钟，从而来控制从诸如动态随机存取存储器（DRAM）准确将指令和数据传输至外部芯片集或控制芯片（CPU）。

当时钟信号传输至DRAM中的内部控制器和/或从内部控制器传输时，该时钟信号由于其中的线路负载、逻辑电路及其他块而延迟。因此，外部时钟信号与DRAM内部所产生的内部时钟信号之间存在相位差。为了同步该内部时钟信号与外部时钟信号，DLL用于补偿该相位差，从而同步从DRAM的数据输出信号与外部时钟信号。DLL电路的主要作用是调整DRAM的输出时钟信号，使输出时钟信号与外部输入时钟信号相位对齐。

然而，随着DRAM的迭代，JEDEC对应用于DRAM中的DLL要求提高，外部输入信号频率的升高，信号脉冲宽度变窄，输入信号的失真、PVT的变化以及噪声等容易造成输出时钟缺失。在传统的DLL中，加入DCC（占空比调节电路）用于调节DLL输出时钟DQS的占空比，然而DCC对占空比调节范围有限，故DLL对于外部输入时钟的占空比及经过RCV（接收器）之后的信号占空比有严格的要求。

因此目前十分需要研究一种适应高频率的工作环境的延迟锁相环，以进一步推动半导体存储器技术的深层次发展及广泛应用。

发明内容

本发明是为解决上述现有技术的全部或部分问题，提供一种延迟锁相环，可适应高频率的工作环境。

本发明提供了一种延迟锁相环，包括：预处理模块，配置为接收初始时钟信号，对所述初始时钟信号进行预处理，输出分频时钟信号，所述分频时钟信号的频率小于所述初始时钟信号的频率；可调延迟线，配置为对所述分频时钟信号进行传输，并基于延迟线控制信号对所述分频时钟信号进行调整，输出延迟时钟信号；反馈模块，配置为接收所述分频时钟信号，基于预定量的延迟时间对所述分频时钟信号进行延迟输出反馈时钟信号；检测模块，配置为接收所述分频时钟信号和所述反馈时钟信号，对所述分频时钟信号和反馈时钟信号进行相位检测，输出相位检测信号；调参模块，配置为接收所述相位检测信号，基于所述相位检测信号输出所述延迟线控制信号。

在一些实施例中，所述调参模块包括：时间数字转换器，所述时间数字转换器用于将所述相位检测信号转换为数字信号；解码器，所述解码器用于将所述数字信号转换为所述延迟线控制信号。如此，通过时间数字转换器将检测模块输出的相位信息转换为数字信号，经过解码器后作用于可调延迟线，使双延迟线产生所需的延迟。且时间数字转换器可以使DLL能够快速锁定，避免传统DLL使用计数器慢慢累加导致的锁定时间过长。

在一些实施例中，所述反馈模块，配置为分别接收多个分频时钟信号，对应输出多个反馈时钟信号；所述检测模块，配置为分别对反馈时钟信号进行相位检测，对应输出多个相位检测信号；所述调参模块，配置为分别接收多个所述相位检测信号，基于每一所述相位检测信号输出对应的多个所述延迟线控制信号；多个所述可调延迟线，具体配置为对应接收多个所述延迟线控制信号，基于每个延迟线控制信号对每一所述分频时钟信号进行调整及传输，对应输出多个延迟时钟信号。如此，可消除多条可调延迟线之间的失配，多个分频时钟信号可以同步进行调整锁相，效率较高。

在一些实施例中，所述延迟锁相环还包括：多路选择器，被配置为将多个分频时钟信号传递至反馈模块，多个分频时钟信号依次通过所述反馈模块分别产生多个对应的反馈时钟信号。通过设置多路选择器，可有效减少反馈模块的占用面积。

在一些实施例中，所述预处理模块包括：接收模块，配置为接收所述初始时钟信号，输出待处理时钟信号；其中，所述待处理时钟信号的时钟周期与所述初始时钟信号的时钟周期相同；第一转换模块，配置为接收所述待处理时钟信号，对所述待处理时钟信号进行分频处理，输出多个所述分频时钟信号。

在一些实施例中，所述延迟锁相环还包括：后处理模块，配置为对延迟时钟信号进行后处理，输出目标时钟信号，所述目标时钟信号的频率等于所述初始时钟信号的频率。

在一些实施例中，所述预处理模块配置为输出分频时钟信号差分对。

在一些实施例中，所述后处理模块包括：分频单元，配置为分别对每一延迟时钟信号进行分频，分别输出对应的分频延迟时钟信号（以采集每一延迟时钟信号的上升沿）；合成单元，配置为将每一分频延迟时钟信号合成得到中间延迟时钟信号；倍频单元，对所述中间延迟时钟信号进行倍频处理，输出目标时钟信号。

本发明还提供了一种存储器，包括上述的延迟锁相环。

与现有技术相比，本发明的主要有益效果：

本申请通过将初始时钟信号先进行降频处理，可调延迟线可以对降频处理后的时钟信号进行多方面的调整，保证目标时钟信号的相位符合要求。如此，可有效避免初始时钟信号中的时钟缺失或脉冲宽度过窄等问题。且反馈时钟信号与分频时钟信号频率相同，便于检测模块的设置及高效工作。

附图说明

图1为相关技术中的延迟锁相环的方框图；

图2为相关技术中的时钟信号传输过程中的各环节时钟信号的信号时序图；

图3为本发明提供的一种延迟锁相环的结构示意图；

图4为初始时钟信号和分频时钟信号差分对的信号时序图；

图5为本发明提供的另一种延迟锁相环的结构示意图；

图6为本发明提供的另一种延迟锁相环的结构示意图；

图7为本发明提供的一种后处理模块的结构示意图；

图8为本发明提供的一种存储器。

具体实施方式

下面将对本发明具体实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1为相关技术中的延迟锁相环的方框图（DLL Block Digram），如附图1所示，延迟锁相环包括接收器RCV，可调延迟线，反馈模块Replica（Feedback），片外驱动模块OCD（Off-Chip Driver）、鉴相器Phase Detector、控制单元Control Units。占空比调整模块DCC（Duty cycle correction）、粗调模块Coarse Delay和细调模块Fine Delay的组合（Mixer）构成可调延迟线。这里以DDR4中的延迟锁相环为例。

在读操作时，DDR4需要提供目标时钟信号DQS，当DQS和初始时钟信号VCLK相位差别较大时，CPU会抓取到错误的数据。DLL需要使目标时钟信号DQS和初始时钟信号VCLK的相位保持对齐。反馈模块Replica（Feedback）的作用为复制信号传输路径中的真实延迟，例如复制位于DLL之后的片外驱动模块OCD的延迟，将OCD对时钟信号的影响加入到DLL中，这样目标时钟信号DQS才可能和外部时钟信号VCLK相位对齐。

鉴相器Phase Detector鉴别初始时钟信号和反馈时钟信号的相位差；控制单元Control Units根据鉴相器Phase Detector的输出结果，做出控制策略去控制DCC和反馈模块，DCC调整初始时钟信号VCLK的占空比，可调延迟线对初始时钟信号VCLK进行延迟从而改变相位，信号经延迟后形成延迟信号，延迟信号再经过反馈模块的延迟得到反馈时钟信号。控制单元通过控制DCC和可调延迟线增大或减小延迟线长度来实现初始时钟信号和反馈时钟信号的同相位，也称为锁相，来保证CPU准确抓取DRAM输出的数据。

图2为相关技术中的时钟信号传输过程中的各环节时钟信号的时序图。结合附图1，外部芯片集或控制芯片（CPU）时钟信号输入（Input CLK）时，外部时钟信号VCLK经过接收器RCV后生成中间延迟信号CLK_i，接收器延迟时间为tRCV。中间延迟信号CLK_i经过可调延迟线后生成延迟信号DQS_i，可调延迟线延迟时间为tDLL。延迟信号DQS_i经过片外驱动模块OCD后生成目标时钟信号VDQS，片外驱动模块OCD延迟时间为tOCD。目标时钟信号VDQS即经锁相后最终输入至外部芯片集或控制芯片（CPU）的输出时钟信号DQS。

然而，现有技术通过在DLL环路中加入DCC模块用于调节DLL输出时钟占空比，DCC对于占空比的调节通常通过电压或者电流等模拟方式进行，其受PVT影响较大。且传统的数控DLL结构通过计数器累加调整延迟线的延迟，其对于延迟的调节时间较长。

基于此，参见附图3，本发明提供了一种延迟锁相环30，包括：预处理模块31，配置为接收初始时钟信号，对初始时钟信号进行预处理，输出分频时钟信号，分频时钟信号的频率小于初始时钟信号的频率；可调延迟线32，配置为对分频时钟信号进行传输，并基于延迟线控制信号对分频时钟信号进行调整，输出延迟时钟信号；反馈模块341，配置为接收分频时钟信号，基于预定量的延迟时间对分频时钟信号进行延迟输出反馈时钟信号；检测模块342，配置为接收分频时钟信号和反馈时钟信号，对分频时钟信号和反馈时钟信号进行相位检测，输出相位检测信号；调参模块343，配置为接收相位检测信号，基于相位检测信号输出延迟线控制信号。这里，预定量的延迟时间即初始时钟信号经过整个传输路径后发生的实际延迟。检测模块342接收反馈时钟信号和初始时钟信号后，检测模块使用反馈时钟信号的上升沿对分频时钟信号进行采样以确定分频时钟信号的相位超前或者滞后。

在一些实施例中，延迟锁相环30还包括：后处理模块33，配置为对延迟时钟信号进行后处理，输出目标时钟信号，目标时钟信号的频率等于初始时钟信号的频率。

本申请通过将初始时钟信号先进行降频处理，可调延迟线可以对降频处理后的时钟信号进行多方面的调整，保证目标时钟信号的相位符合要求。如此，可有效避免初始时钟信号中的时钟缺失或脉冲宽度过窄等问题。且反馈时钟信号与分频时钟信号频率相同，便于检测模块的设置及高效工作。

在实际操作中，由于鉴相时钟同频，检测模块可以由简单的数字鉴相器例如可以为两个D触发器构成，相较于模拟鉴相器，设计较简单，成本较低。

预处理模块31包括：接收模块311，配置为接收初始时钟信号，输出待处理时钟信号；其中，待处理时钟信号的时钟周期与初始时钟信号的时钟周期相同；第一转换模块312，配置为接收待处理时钟信号，对待处理时钟信号进行分频处理，输出分频时钟信号。

这里初始时钟信号为外部时钟信号，例如可以为外部芯片集或控制芯片（CPU）输入的时钟信号。在一些实施例中，初始时钟信号的频率大于或等于3Ghz。超高频信号下的数据传输速度快、带宽大，利于数据的通信。

在实际操作中，初始时钟信号可以为差分时钟信号，差分时钟信号的抗干扰能力强，能有效抑制电磁干扰，且时序定位准确。

在一些实施例中，参见附图3，可调延迟线的数量为1个，从而输出一个延迟时钟信号，对单一延迟时钟信号进行倍频处理得到目标时钟信号。单一可调延迟线可以极大减少占用面积，提高集成度。

在一些实施例中，调参模块343包括：时间数字转换器3431，时间数字转换器用于将相位检测信号转换为数字信号；解码器3432，解码器用于将数字信号转换为延迟线控制信号。如此，通过时间数字转换器TDC将检测模块输出的相位信息转换为数字信号，经过解码器后作用于可调延迟线，使双延迟线产生所需的延迟。且时间数字转换器可以使DLL能够快速锁定，避免传统DLL使用计数器慢慢累加导致的锁定时间过长。应当理解的，传统的DLL都是由时钟控制，由计数器逐个累加上去的code（编码），来控制延迟多少，TDC直接将延迟转换为code，不需要慢慢累积，就可以直接达到所需要的延迟，所以锁定时间比较短。在实际操作中，时间数字转换器可以是ADC（模数转换器）。

第一转换模块312包括分频器，例如可以为二分频器。如附图4所示，预处理模块31具体配置为输出分频时钟信号差分对。通过对初始时钟信号clk进行二分频产生正、负差分时钟信号，即产生两个分频时钟信号，分别为第一分频时钟信号clk_even和第二分频时钟信号clk_odd。第一分频时钟信号和第二分频时钟信号的振幅相同，相位相反。在实际操作中，二分频产生的差分对信号抗干扰和降噪效果较优。在实际操作中，分频器也可以消除初始时钟信号的占空比失真，直接将占空比调节为50%。

为方便理解，下面以二分频器将初始时钟信号转换为第一分频时钟信号clk_even和第二分频时钟信号clk_odd进行阐述。

需要说明的是，初始时钟信号和目标时钟信号的波形需要保持一致，因此需要构建反馈调整机制。具体来说，初始时钟信号经过预处理后得到的分频时钟信号经过反馈模块341后产生模拟时钟信号，由于模拟时钟信号能够模拟初始时钟信号经过整个传输路径后的波形，所以根据模拟时钟信号和初始时钟信号之间的差别来调整延迟线控制信号，以便对可调延迟线的工作参数进行调整。

在一些实施例中，参见附图5，延迟锁相环30包括多个可调延迟线32，可调延迟线32的数量等于分频时钟信号的数量；反馈模块341，配置为接收一个分频时钟信号，输出反馈时钟信号。具体的，初始时钟信号经过预处理模块31转换为第一分频信号clk_even和第二分频信号clk_odd后，例如可以将第一分频时钟信号clk_even传输至反馈模块341输出反馈时钟信号。检测模块342接收反馈时钟信号和初始时钟信号后，对初始时钟信号和反馈时钟信号进行相位检测，输出相位检测信号。调参模块接收相位检测信号后，分别向每一可调延迟线32输出延迟线控制信号。如此，控制模块基于一个分频时钟信号产生一个延迟控制信号，多个可调延迟线基于一个延迟控制信号进行调整，生成多个延迟时钟信号，延迟时钟信号经过后处理模块后，再输出目标时钟信号。如此，有效减少了控制模块的占用面积，增加了集成度。这里，反馈时钟信号和第一分频时钟信号clk_even的频率相同，反馈信号的频率为初始时钟信号的一半。

需要说明的是，上述方案中，采用的反馈模块、检测模块和调参模块基于一个分频时钟信号产生一个延迟控制信号，多个可调延迟线基于一个延迟控制信号进行调整，生成多个延迟时钟信号。有效减少了反馈模块、检测模块和调参模块的占用面积，增加了集成度。然而，在实际生产中，多个可调延迟线之间存在失配，多个可调延迟线产生的延迟时间不可能完全相等，基于一个延迟控制信号进行调整，无法消除多个延迟线之间失配引起的信号周期性抖动。以输出分频时钟信号差分对为例，锁相环中双可调延迟线的失配引起输出时钟周期性抖动，其本质为双可调延迟线共享同一延迟控制信号导致其无法自适应单条可调延迟线。基于此，本申请还提供了一种延迟锁相环，参见附图6，反馈模块341，配置为分别接收多个分频时钟信号，对应输出多个反馈时钟信号；检测模块，配置为分别对反馈时钟信号进行相位检测，对应输出多个相位检测信号；调参模块，配置为分别接收多个相位检测信号，基于每一相位检测信号输出对应的多个延迟线控制信号；多个可调延迟线，具体配置为对应接收多个延迟线控制信号，基于每个延迟线控制信号对每一分频时钟信号进行调整及传输，对应输出多个延迟时钟信号。

在实际操作中，反馈模块341包括多个子反馈模块（图中未示出），用于分别接收多个分频时钟信号，每一子反馈模块接收一分频时钟信号，对应输出多个反馈时钟信号。检测模块342包括多个子检测模块3421，用于对反馈时钟信号进行相位检测，每一子检测模块3421对一反馈时钟信号进行相位检测，对应输出多个相位检测信号。调参模块343包括多个子调参模块（图中未示出），用于分别接收多个相位检测信号，基于每一相位检测信号输出对应的多个延迟线控制信号。如此，可消除多条可调延迟线之间的失配。且多个分频时钟信号可以同步进行调整锁相，效率较高。在实际操作中，双通路设计相互独立，避免了生产过程中的失配影响，且双锁定使得电路抖动性能提升。

在一些实施例中，参见附图6，延迟锁相环还包括：多路选择器36，被配置为将多个分频时钟信号传递至控制模块，多个分频时钟信号依次通过控制模块分别产生多个对应的延迟线控制信号。通过设置多路选择器，可有效减少反馈模块的占用面积。为消除多条可调延迟线之间的失配，子调参模块、子检测模块和子反馈模块的数量需要与可调延迟线数量相同。而通过设置多路选择器，只需要一个子反馈模块的数量，大大减少了反馈模块的占用面积。实际操作中，第一分频时钟信号经由一个可调延迟线并通过多路选择器传输至反馈模块，生成的反馈模块信号再经由子检测模块和子调参模块，生成对应的延迟线控制信号，延迟线控制信号调整对应的可调延迟线进行调整锁相。待完成锁相后，多路选择器切换信号传输，第二分频时钟信号经由另一个可调延迟线并通过多路选择器传输至反馈模块，生成的反馈模块信号再经由另一个子检测模块和另一个子调参模块，生成对应的延迟线控制信号，延迟线控制信号调整对应的可调延迟线进行调整锁相。如此，进行两次锁定之后，两条可调延迟线之间的失配可被消除。同时，大大减少了反馈模块的占用面积，也避免多个子反馈模块之间的失配造成的时钟周期性抖动。

在一些实施例中，参见图6，后处理模块33包括：分频单元331，配置为分别对每一延迟时钟信号进行分频，分别输出对应的分频延迟时钟信号（以采集每一延迟时钟信号的上升沿）；合成单元332，配置为将每一分频延迟时钟信号合成得到中间延迟时钟信号；倍频单元333，对中间延迟时钟信号进行倍频处理，输出目标时钟信号。如此，后处理模块采用分频后合成再倍频的电路，分频器的引入消除了可调延迟线引入的占空比失调，通过简单的逻辑电路尽可能少的引入新的占空比失调。

具体的，参见图7，分频单元331包括触发器3311，多个延迟时钟信号分别经过触发器后分频，分别输出对应的分频延迟时钟信号，以采集每一延迟时钟信号的上升沿；合成单元包括第一异或门3321，第一异或门的第一和第二输入端分别输入各个分频延迟时钟信号，第一异或门的输出端输出中间延迟时钟信号，以合成各个延迟时钟信号的上升沿；倍频单元包括倍频器，倍频器包括延迟单元3331和第二异或门3332，中间延迟时钟信号通过延迟单元与第二异或门的第一输入端连接，第二异或门的第二输入端直接输入中间延迟时钟信号，异或门的输出端输出目标时钟信号。在实际操作中，倍频单元还包括低压差线性稳压器3333（LDO），用于为延迟单元3331提供稳定的电压。这里，倍频单元与第一转换模块相对应。例如，第一转换模块为二分频器，则倍频单元对应为二倍频器。

本发明还提供了一种存储器，参见附图8，存储器40包括上述的延迟锁相环30。需要说明的是，本公开实施例的延迟锁相环可以应用但不限于存储器，例如DRAM、SDRAM等。在其他模拟电路或数字电路中，均可通过本发明提供的延迟锁相环来产生目标时钟信号。

综上，本发明提供了一种延迟锁相环，包括：预处理模块，配置为接收初始时钟信号，对初始时钟信号进行预处理，输出分频时钟信号，分频时钟信号的频率小于初始时钟信号的频率；可调延迟线，配置为对分频时钟信号进行传输，并基于延迟线控制信号对分频时钟信号进行调整，输出延迟时钟信号；反馈模块，配置为接收分频时钟信号，基于预定量的延迟时间对分频时钟信号进行延迟输出反馈时钟信号；检测模块，配置为接收分频时钟信号和反馈时钟信号，对分频时钟信号和反馈时钟信号进行相位检测，输出相位检测信号；调参模块，配置为接收相位检测信号，基于相位检测信号输出延迟线控制信号。本申请提供的延迟锁相环在环路内部实现了对外部时钟的降频，增大了环路内时钟脉冲宽度，从而提高了系统的抗噪声能力，提高了工作频率。且反馈时钟信号与分频时钟信号频率相同，便于检测模块的设置及高效工作。

本发明为了便于叙述清楚而采用的一些常用的英文名词或字母只是用于示例性指代而非限定性解释或特定用法，不应以其可能的中文翻译或具体字母来限定本发明的保护范围。还需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

本文中应用了具体的个例对本发明的结构及工作原理进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求保护的范围内。

Claims (9)

1.一种延迟锁相环，其特征在于，包括：

预处理模块，配置为接收初始时钟信号，对所述初始时钟信号进行预处理，输出分频时钟信号，所述分频时钟信号的频率小于所述初始时钟信号的频率；

可调延迟线，配置为对所述分频时钟信号进行传输，并基于延迟线控制信号对所述分频时钟信号进行调整，输出延迟时钟信号；

反馈模块，配置为接收所述分频时钟信号，基于预定量的延迟时间对所述分频时钟信号进行延迟输出反馈时钟信号；

检测模块，配置为接收所述分频时钟信号和所述反馈时钟信号，对所述分频时钟信号和反馈时钟信号进行相位检测，输出相位检测信号；

调参模块，配置为接收所述相位检测信号，基于所述相位检测信号输出所述延迟线控制信号。

2.根据权利要求1所述的延迟锁相环，其特征在于，所述调参模块包括：

时间数字转换器，所述时间数字转换器用于将所述相位检测信号转换为数字信号；

解码器，所述解码器用于将所述数字信号转换为所述延迟线控制信号。

3.根据权利要求1所述的延迟锁相环，其特征在于，

所述反馈模块，配置为分别接收多个分频时钟信号，对应输出多个反馈时钟信号；

所述检测模块，配置为分别对反馈时钟信号进行相位检测，对应输出多个相位检测信号；

所述调参模块，配置为分别接收多个所述相位检测信号，基于每一所述相位检测信号输出对应的多个所述延迟线控制信号；

多个所述可调延迟线，具体配置为对应接收多个所述延迟线控制信号，基于每个延迟线控制信号对每一所述分频时钟信号进行调整及传输，对应输出多个延迟时钟信号。

4.根据权利要求1所述的延迟锁相环，其特征在于，所述延迟锁相环还包括：

多路选择器，被配置为将多个分频时钟信号传递至反馈模块，多个分频时钟信号依次通过所述反馈模块分别产生多个对应的反馈时钟信号。

5.根据权利要求1所述的延迟锁相环，其特征在于，所述预处理模块包括：

接收模块，配置为接收所述初始时钟信号，输出待处理时钟信号；其中，所述待处理时钟信号的时钟周期与所述初始时钟信号的时钟周期相同；

第一转换模块，配置为接收所述待处理时钟信号，对所述待处理时钟信号进行分频处理，输出多个所述分频时钟信号。

6.根据权利要求1所述的延迟锁相环，其特征在于，所述延迟锁相环还包括：

后处理模块，配置为对延迟时钟信号进行后处理，输出目标时钟信号，所述目标时钟信号的频率等于所述初始时钟信号的频率。

7.根据权利要求6所述的延迟锁相环，其特征在于，

所述预处理模块配置为输出分频时钟信号差分对。

8.根据权利要求7所述的延迟锁相环，其特征在于，所述后处理模块包括：

分频单元，配置为分别对每一延迟时钟信号进行分频，分别输出对应的分频延迟时钟信号（以采集每一延迟时钟信号的上升沿）；

合成单元，配置为将每一分频延迟时钟信号合成得到中间延迟时钟信号；

倍频单元，对所述中间延迟时钟信号进行倍频处理，输出目标时钟信号。

9.一种存储器，其特征在于，包括如权利要求1-8任一项所述的延迟锁相环。