CN116192145A - 可连续检测的双限adc及电源管理芯片 - Google Patents

Abstract

本发明公开一种可连续检测的双限ADC及电源管理芯片，该可连续检测的双限ADC包括：电阻分压网络，用于根据接收到的计数值输出对应的上限电压值及下限电压值；时域比较器，用于在检测到外部采样电压大于上限电压值时，输出过上限信号，或者在检测到采样电压小于下限电压值时，输出过下限信号；译码器，用于在接收到的过上限信号时对初始计数值逐次递减，或在接收到的过下限信号时开始对初始计数值逐次递增，直至未接收到自时域比较器输出的过上限信号及过下限信号，输出表征采样电压的计数值；本发明旨在减小ADC的空间占用率的同时，使ADC能够及时输出转换值。

Description

可连续检测的双限ADC及电源管理芯片

技术领域

本发明涉及模数转换器技术领域，特别涉及一种可连续检测的双限ADC及电源管理芯片。

背景技术

目前，模数转换器在工业、医疗、通信等行业有着广泛的应用，作为混合信号系统(特别是混合信号集成电路)中重要的组成部分，数模转换器ADC的好坏有时决定着芯片系统是否能使得整个硬件系统正确工作，根据采样后对电压的处理方式不同，数模转换器又有不同的类型，例如：flash ADC以及sar ADC等类型，传统FLASH结构的ADC具有转换速度快，精度高的特点，虽然FLASH ADC可以实现随时转换且并行输出，但随着检测位数越来越高，需要的比较器的个数也随之增加，对于一个7位的flash ADC而言，需要2^7-1个比较器，大大增加了芯片的版图面积及研发成本；Sar ADC也称为逐次逼近型ADC，应用二进制搜索算法来转换值，通过从初始值向模拟电压逐渐逼近得到模拟电压的近似值，虽然Sar ADC的版图面积比FLASH ADC小，但在对模拟电压进行采集时，一旦模拟电压变化，就需要Sar ADC重新进行对模拟量进行测试，使Sar ADC无法及时输出转换值。

发明内容

本发明的主要目的是提出一种可连续检测的双限ADC及电源管理芯片，旨在减小ADC的空间占用率的同时，使ADC能够及时输出转换值。

为实现上述目的，本发明提出的可连续检测的双限ADC，

电阻分压网络，用于根据接收到的计数值输出对应的上限电压值及下限电压值；

时域比较器，用于接入采样电压，并与所述电阻分压网络电连接，所述时域比较器用于在检测到所述外部采样电压大于上限电压值时，输出过上限信号，或者在检测到所述采样电压小于下限电压值时，输出过下限信号；

译码器，分别与所述时域比较器及所述电阻分压网络电连接，所述译码器预存有初始计数值，所述译码器用于在接收到的所述过上限信号时对所述初始计数值逐次递减，或在接收到的所述过下限信号时开始对所述初始计数值逐次递增，以将递增后的计数值更新为当前计数值，并将更新后的计数值输出至所述电阻分压网络，以触发所述电阻分压网络调节所述上限电压值及所述下限电压值，直至未接收到自所述时域比较器输出的过上限信号及过下限信号，输出表征采样电压的所述计数值。

可选地，所述电阻分压网络包括：

第一缓冲器，所述第一缓冲器用于接入参考电压，并将所述参考电压进行缓冲处理后输出；

DAC模块，所述DAC模块与所述第一缓冲器电连接，用于根据所述参考电压及接收到的计数值，输出对应的上限电压值及下限电压值，并在接收到的计数值更新后，根据更新后的计数值调节输出的所述上限电压值及所述下限电压值。

可选地，所述DAC模块包括：

多个DAC子单元，每一DAC子单元包括多个串联连接的电阻单元；

行选择器，所述行选择器的多个输出端分别与多个所述DAC子单元一一对应电连接，所述行选择器还与分别与所述译码器及所述第一缓冲器分别电连接，用于根据接收到的计数值控制对应的DAC子单元工作；

列选择器，所述列选择器的每一对输出端并联于一个所述DAC子单元的一个电阻单元的两端，所述列选择器还与所述译码器电连接，用于根据接收到的计数值，选择对应的电阻单元两端的电压值，作为上限电压值及下限电压值输出。

可选地，所述DAC子单元还用于接收外部电阻调节控制信号，并根据所述电阻调节控制信号调节所述电阻单元的阻值，以调节上限电压值及下限电压值之间的差值。

可选地，所述时域比较器包括：

上限比较器，所述上限比较器的同相输入端用于接入外部采样电压，所述上限比较器的反相输入端用于与所述电阻分压网络电的上限输出端连接，所述上限比较器用于根据接入的上限电压值，在检测到所述外部采样电压大于所述上限电压值时，输出对应的过上限信号；

下限比较器，所述下限比较器的同相输入端用于与所述电阻分压网络电的下限输出端连接，所述同相输入端的反相输入端用于接入外部采样电压，所述下限比较器用于根据接入的下限电压值，在检测到所述外部采样电压小于所述下限电压值时，输出对应的过下限信号。

可选地，所述译码器包括：

窄脉冲发生电路，用于将接收到的时钟信号进行信号处理，输出对应的窄脉冲信号；

逻辑处理电路，分别与所述时域比较器及所述窄脉冲发生电路电连接，所述逻辑处理电路用于在接收到过上限信号时，输出加法控制信号，或者在接收到过下限信号时，输出减法控制信号；以及，在接收到过上限信号或过下限信号时，控制所述窄脉冲发生电路工作；

加法器，分别与所述逻辑处理电路及所述窄脉冲发生电路电连接，所述加法器预存有初始计数值，用于在接收到所述减法控制信号时根据接收到的时钟信号将初始计数值自减后输出，并更新为当前计数值；或者，在接收到所述加法控制信号时根据接收到的时钟信号将初始计数值自增后输出，并更新为当前计数值。

可选地，所述窄脉冲发生电路包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第一电容、或非门及第二缓冲器；

所述第一PMOS管的源极及所述第二PMOS管的源极分别接入直流电源，所述第二POMS管的漏极分别与所述第三PMOS管的漏极、所述第二NMOS管的漏极、所述第一电容的第一端及所述或非门的第一输入端连接，所述第二PMOS管的栅极及所述第一NMOS管的栅极分别接入时钟控制信号；所述第一PMOS管的栅极、所述第三PMOS管的栅极及所述第二NMOS管的栅极分别接入时钟信号，所述第一PMOS管的漏极与所述第三PMOS管的源极连接；所述第二NMOS管的源极与所述第一NMOS管的漏极连接，所述第一NMOS管的源极及所述第一电容的第二端分别接地；所述或非门的输出端与所述第二缓冲器的输入端连接，所述第二缓冲器的输出端为所述窄脉冲发生电路的输出端。

可选地，所述逻辑处理电路还用于在检测到所述计数值为最大计数值时，停止输出过上限信号；以及，在检测到所述计数值为最大计数值时，停止输出过上限信号。

可选地，所述译码器还包括：

置数器，分别与所述加法器及所述电阻分压网络电连接，所述置数器用于将接入的计数值锁存，并分别输出至所述后级电路、所述逻辑处理电路、所述加法器及所述电阻分压网络。

本发明还提出一种电源管理芯片，包括控制器及上述的可连续检测的双限ADC。

本发明技术方案设置电阻分压网络及译码器，通过时域比较器将采样电压vin与电阻分压网络输出的上限电压值及下限电压值进行比较，并译码器根据比较结果对计数值进行自增或自减，并输出更新后的计数值至电阻分压网络，使电阻分压网络将上限电压值及下限电压值同时增加或减小，直至将采样电压锁定在上限电压值及下限电压值的范围内，此时译码器输出的计数值作为上限电压值及下限电压值的中间值，所表征的电压值即为采样电压的电压值，使得ADC只需要将采样电压分别与电阻分压网络输出的上限电压值及下限电压值进行比较，无需多个比较器，大大减小了芯片的版图面积及研发成本；并且由于ADC在将采样电压分别与上限电压值th及下限电压值tl进行比较时，所述采样电压为实时接入的电压值，使得ADC能够对采样电压vin实现跟随，当采样电压变化时，将变化后的采样电压继续与电阻分压网络当前输出的上限电压值及下限电压值进行比较，直接在当前计数值的基础上进行计数，从而能够及时输出转换值。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为本发明可连续检测的双限ADC一实施例的功能模块示意图；

图2为本发明可连续检测的双限ADC的电阻分压网络一实施例的功能模块示意图；

图3为本发明可连续检测的双限ADC的DAC模块一实施例的功能模块示意图；

图4为本发明可连续检测的双限ADC的DAC子单元一实施例的功能模块示意图；

图5为本发明可连续检测的双限ADC的译码器一实施例的功能模块示意图；

图6为本发明可连续检测的双限ADC的逻辑处理电路一实施例的功能模块示意图；

图7为本发明可连续检测的双限ADC的窄脉冲发生电路一实施例的功能模块示意图。

附图标号说明：

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

本发明提出一种可连续检测的双限ADC。

目前，模数转换器主要包括传统FLASH结构的ADC及Sar ADC，传统FLASH结构的ADC具有转换速度快，精度高的特点，虽然FLASH ADC可以实现随时转换且并行输出，但随着检测位数越来越高，需要的比较器的个数也随之增加，对于一个7位的flash ADC而言，需要2^7-1个比较器，大大增加了芯片的版图面积及研发成本；Sar ADC也称为逐次逼近型ADC，应用二进制搜索算法来转换值，通过从初始值向模拟电压逐渐逼近得到模拟电压的近似值，虽然Sar ADC的版图面积比FLASH ADC小，但在对模拟电压进行采集时，一旦模拟电压变化，就需要Sar ADC重新进行对模拟量进行测试，使Sar ADC无法及时输出转换值。

为解决上述问题，参照图1，在一实施例中，所述可连续检测的双限ADC包括：

电阻分压网络100，用于根据接收到的计数值out[6:0]输出对应的上限电压值th及下限电压值tl；

时域比较器200，用于接入采样电压vin，并与所述电阻分压网络100电连接，所述时域比较器200用于在检测到所述采样电压vin大于上限电压值th时，输出过上限信号，或者在检测到所述采样电压vin小于下限电压值tl时，输出过下限信号；

译码器300，分别与所述时域比较器200及所述电阻分压网络100电连接，所述译码器300预存有初始计数值，所述译码器300用于在接收到的所述过上限信号时开始自减，或在接收到的所述过下限信号时开始自增，以更新为当前计数值out[6:0]，并将更新后的计数值out[6:0]输出至所述电阻分压网络100，以触发所述电阻分压网络100调节所述上限电压值th及所述下限电压值tl，直至不再接收到自所述时域比较器200输出的过上限信号及过下限信号时，输出表征采样电压vin的所述计数值out[6:0]。

在本实施例中，所述时域比较器200的第一输入端用于接入所述上限电压值th，所述时域比较器200的第二输入端用于接入所述下限电压值tl，所述时域比较器200的第三输入端用于接入外部采样电压vin；所述时域比较器200可以是集成有多个比较器的芯片，也可以是多个比较器单体组成的比较器电路；所述译码器300预存有初始计数值，所述初始计数值的位数由译码器300的位数决定，所述初始计数值可以为译码器300位数的最大计数值out[6:0]、最小计数值out[6:0]或在最大值与最小值之间的任一一个计数值out[6:0]，例如，在7位译码器300中，所述初始值可以为1111111、0000000、1000100等其他值。

需要说明的是，所述计数值out[6:0]所表征的电压值为上限电压值th与下限电压值tl的中间值，且计数值out[6:0]变化时，所述上限电压值th与所述下限电压值tl随之变化，例如在计数值out[6:0]所表征的电压值为10.5V，所述ADC的量程为0.5V时，所述上限电压值th与下限电压值tl分别为11V与10V，所述计数值out[6:0]自加后所表征的电压值为11.5V，所述上限电压值th与下限电压值tl分别增加为12V与11V，在所述译码器300不再接收到自所述时域比较器200输出的过上限信号及过下限信号时，采样电压vin被锁定在上限电压值th与下限电压值tl的范围内，且此时的计数值out[6:0]表征的电压值即为所需的采样电压vin的电压值。

因此，本发明通过采用电阻分压网络100及译码器300，通过译码器300向电阻分压网络100输出预设的初始计数值，使电阻分压网络100根据预设的量程及计数值out[6:0]所表征的电压值，输出对应的上限电压值th及下限电压值tl。时域比较器200将接入的采样电压vin分别与所述上限电压值th及所述下限电压值tl进行比较，在所述采样电压vin高于上限电压值th时，输出过上限信号至所述译码器300，使所述译码器300对初始计数值进行自增，将自增后的计数值out[6:0]作为当前计数值进行更新，并输出至电阻分压网络100。电阻分压网络100根据更新后的计数值out[6:0]，将上限电压值th及下限电压值tl同时增加相同数值并输出。从而使比较器将采样电压vin与更新后的上限电压值th及下限电压值tl进行比较，若采样电压vin仍然大于增加后的上限电压值th，则时域比较器200继续输出过上限信号至译码器300，使译码器300的计数值out[6:0]继续自增，以将上限电压值th及下限电压值tl继续增加。

同理，在采样电压vin小于下限电压值tl时，译码器300根据比较器输出的过下限信号将计数值out[6:0]进行自减，并将上限电压值th及下限电压值tl根据计数值out[6:0]同时进行自减，使译码器300中的计数值out[6:0]不断加1或减1对采样电压vin进行寻址，循环往复形成闭环工作，直至采样电压vin被锁定在上限电压值th及下限电压值tl之间，比较器不再输出过上限信号及过下限信号，此时译码器300输出的计数值out[6:0]所表征的电压值近似于采样电压vin，使得所述ADC输出保持在采样电压vin附近，等待采样信号增加或者降低。

本发明通过设置电阻分压网络100及译码器300，通过时域比较器200将采样电压vin与电阻分压网络100输出的上限电压值th及下限电压值tl进行比较，并译码器300根据比较结果对计数值out[6:0]进行自增或自减，并输出更新后的计数值out[6:0]至电阻分压网络100，使电阻分压网络100将上限电压值th及下限电压值tl同时增加或减小，直至将采样电压vin锁定在上限电压值th及下限电压值tl的范围内，此时译码器300输出的计数值out[6:0]作为上限电压值th及下限电压值tl的中间值，所表征的电压值即为采样电压vin的电压值，使得ADC只需要将采样电压vin分别与电阻分压网络100输出的上限电压值th及下限电压值tl进行比较，无需多个比较器，大大减小了芯片的版图面积及研发成本；并且由于ADC在将采样电压vin分别与上限电压值th及下限电压值tl进行比较时，所述采样电压vin为实时接入的电压值，使得ADC能够对采样电压vin实现跟随，当采样电压vin变化时，将变化后的采样电压vin继续与电阻分压网络100当前输出的上限电压值th及下限电压值tl进行比较，直接在当前计数值out[6:0]的基础上进行计数，从而能够及时输出转换值。

参照图1至图2，在一实施例中，所述电阻分压网络100包括：

第一缓冲器110，所述第一缓冲器110用于接入参考电压，并将所述参考电压进行缓冲处理后输出；

DAC模块120，所述DAC模块120与所述第一缓冲器110电连接，用于根据所述参考电压及接收到的计数值out[6:0]，输出对应的上限电压值th及下限电压值tl，并在接收到的计数值out[6:0]更新后，根据更新后的计数值out[6:0]调节输出的所述上限电压值th及所述下限电压值tl。

在本实施例中，所述第一缓冲器110具有第一输入脚inp、第二输入脚inm、偏置脚bp、电源脚vdda、接地脚gnda、输出脚out；所述DAC模块120具有电源脚vdd、接地脚vss、反馈脚vfb、上限电压脚vh、下限电压脚vl、计数脚b[6:0]、上限输出脚及下限输出脚；

所述第一输入脚inp用于接入外部带隙基准源输出的参考电压vref，所述第二输入脚inm与所述反馈脚vfb连接，所述输出脚out与所述上限电压脚vh连接，所述下限电压脚vl、第一缓冲器110的接地脚gnda、DAC模块120的接地脚vss分别接地，所述第一缓冲器110的电源脚vdda、DAC模块120的电源脚vdd分别接入直流电源，所述计数脚b[6:0]用于与译码器300电连接，所述上限输出脚及下限输出脚分别输出上限电压值th及下限电压值tl。

需要说明的是，根据运放输出关系vh＝vref*(1+Rh/Rl)，其中，Rl为从反馈脚vfb到下限电压脚vl的总电阻数，Rh为从上限电压脚vh到反馈脚vfb的总电阻数，若所述参考电压产生偏移，例如参考电压偏大，会导致DAC模块120的总量程偏大，进而使得DAC输出的上限电压值th与下限电压值tl差值偏大，因此第一缓冲器110需要接入稳定的参考电压。

在所述电阻分压网络100工作时，DAC模块120根据接入的参考电压确定vh，即DAC模块120的总量程，所述DAC内部设置有多个子量程，每一子量程与一个计数值out[6:0]对应，所述子量程的中间值即为所述计数值out[6:0]所表征的电压值，从而使DAC模块120在接收到译码器300输出的计数值out[6:0]时，将与所述计数值out[6:0]对应子量程的上限电压值th与下限电压值tl输出至比较器，若采样电压vin不处于当前计数值out[6:0]对应的子量程范围内，则DAC模块120会接收到更新后的计数值out[6:0]，此时DAC模块120再次根据更新后的计数值out[6:0]输出对应的上限电压值th与下限电压值tl，从而循环往复形成闭环工作，直至采样电压vin被锁定在上限电压值th及下限电压值tl之间，此时译码器300输出的计数值out[6:0]所表征的电压值近似于采样电压vin，使得所述ADC输出保持在采样电压vin附近。

参照图1至图4，在一实施例中，所述DAC模块120包括：

多个DAC子单元121，每一DAC子单元121包括多个串联连接的电阻单元Rx；

行选择器122，所述行选择器122的多个输出端分别与多个所述DAC子单元121一一对应电连接，所述行选择器122还与分别与所述译码器300及所述第一缓冲器110分别电连接，用于根据接收到的计数值out[6:0]控制对应的DAC子单元121工作；

列选择器123，所述列选择器123的每一对输出端并联于一个所述DAC子单元121的一个电阻单元Rx的两端，所述列选择器123还与所述译码器300电连接，用于根据接收到的计数值out[6:0]，选择对应的电阻单元Rx两端的电压值，作为上限电压值th及下限电压值tl输出。

在本实施例中，所述列选择器123为4转16位译码器300，在DAC模块120收到七位计数值out[6:0]时，采用高4位进行列选，选择出一个DAC子单元121；所述行选择器122为3-8线译码器300，由计数值out[6:0]低三位进行选择，选择出所述DAC子单元121中的一个电阻单元Rx，从而输出最终选择的电压区域；在对采样电压vin进行检测的过程中，所述列选择器123及所述行选择器122根据接收到的计数值out[6:0]在电阻分压网络100，采用二维直角坐标系方式进行寻址，将所述计数值out[6:0]对应的电压区域输出至时域比较器200，由于所述DAC单元、时域比较器200及译码器300循环往复形成闭环工作，在所述计数值out[6:0]自加1或自减1并更新为当前计数值out[6:0]时，DAC模块120根据所述当前计数值out[6:0]再次通过行选择器122及列选择器123，选择所述计数值out[6:0]对应的DAC子单元121中的一个电阻单元Rx，输出选择的电压区域的上限电压值th及下限电压值tl，直至所述采样电压vin被锁定在当前计数值out[6:0]对应的电压区域内，此时输出的计数值out[6:0]所表征的电压值即为采样电压vin。

本发明通过采用行选择器122及列选择器123，使ADC采用二维坐标的定位的方式进行寻址，这种方法能够很快地出上限电压值th及下限电压值tl，且可以随时跟随采用电压的变化而变化，相比逐位寻址更为高效。

参照图1至图4，在一实施例中，所述DAC子单元121还用于接收外部电阻调节控制信号，并根据所述电阻调节控制信号调节所述电阻单元Rx的阻值，以调节上限电压值th及下限电压值tl之间的差值。

在本实施例中，每一计数值out[6:0]对应的电压区域的上限电压值th与下限电压值tl之间的差值为1lsb(Least Significant Bit最低有效位)，对任何ADC来说，量化后输出的数字信号值都是以1LSB的电压值步进的，介于1LSB之间的电压将按照一定的规则进行入位或舍弃，DAC电阻分压网络100可分压的范围为vdda～gnda，其分压单位1LSB的大小由DAC模块120内部的总分压决定，通过调节所述电阻单元Rx的阻值，改变每1LSB的大小，根据流过电阻网络的电流大小计算方式：

其中，Rtot为包括多个电阻单元Rx在内的DAC模块的电阻的总数，Rvfb为从输入端口vh到输出端口vfb的电阻数，可知，改变lsb时，在保证参考电压vref不变的情况下，更改Rl的总阻值即可；单独更改Rh的数目可以在vh不超过vdda的情况下进一步扩展adc量程；单独更改Rl总阻值可以更改lsb大小；根据改动的不同，由公式I＝vref/Rl确定如何更改合适的参数。

此外，DAC模块的输入端下限电压脚vl可以接地，也可以作为电阻分压网络100的扩展端口——增加电阻数以更改LSB的大小。

参照图1，在一实施例中，所述时域比较器200包括：

上限比较器comp_up，所述上限比较器comp_up的同相输入端用于接入外部采样电压vin，所述上限比较器comp_up的反相输入端用于与所述电阻分压网络100电的上限输出端连接，所述上限比较器comp_up用于根据接入的上限电压值th，在检测到所述外部采样电压vin大于所述上限电压值th时，输出对应的过上限信号；

下限比较器comp_dn，所述下限比较器comp_dn的同相输入端用于与所述电阻分压网络100电的下限输出端连接，所述同相输入端的反相输入端用于接入外部采样电压vin，所述下限比较器comp_dn用于根据接入的下限电压值tl，在检测到所述外部采样电压vin小于所述下限电压值tl时，输出对应的过下限信号。

在本实施例中，上限比较器comp_up的同相输入端接电阻分压网络100的上限电压输出端，用于确定采样信号的上限，上限比较器comp_up通过将反相输入端接入的采样电压vin与上限电压值th进行比较，在所述采样电压vin大于上限电压值th时输出过上限信号至所述译码器300，使译码器300将计数值out[6:0]自加1，由于所述电阻分压网络100、时域比较器200及译码器300循环往复形成闭环工作，在电阻分压网络100根据计数值out[6:0]重新输出上限电压值th与下限电压值tl时，将采样电压vin与更新后的上限电压值th进行比较，使ADC向上寻址，直至采样电压vin低于上限电压值th，不再输出过上限信号。

同理，下限比较器comp_dn的反相输入端接电阻分压网络100的下限电压输出端，下限比较器comp_dn通过将同相输入端接入的采样电压vin与下限电压值tl进行比较，在所述电阻分压网络100、时域比较器200及译码器300闭环工作时，使ADC向上寻址，确定采样信号的下限。

参照图1至图5，在一实施例中，所述译码器300包括：

窄脉冲发生电路310，用于将接收到的时钟信号进行信号处理，输出对应的窄脉冲信号；

逻辑处理电路320，分别与所述时域比较器200及所述窄脉冲发生电路310电连接，所述逻辑处理电路320用于在接收到过上限信号时，输出加法控制信号，或者在接收到过下限信号时，输出减法控制信号；以及，在接收到过上限信号或过下限信号时，控制所述窄脉冲发生电路310工作；

加法器330，分别与所述逻辑处理电路320及所述窄脉冲发生电路310电连接，所述加法器330预存有初始计数值，用于在接收到所述减法控制信号时根据接收到的时钟信号将初始计数值自减后输出，并更新为当前计数值out[6:0]；或者，在接收到所述加法控制信号时根据接收到的时钟信号将初始计数值自增后输出，并更新为当前计数值out[6:0]。

在本实施例中，所述逻辑处理电路320的第一输入端up与时域比较器200的第一输出端连接，所述逻辑处理电路320的第二输入端dn与时域比较器200中第二输出端连接，当电路上电稳定，ADC开始工作后，时域比较器200将上限电压值th、下限电压值tl分别与采样信号比较，粗略比较出一个结果，并输出至所述逻辑处理电路320，只要dn和up节点其中一个变为高电平，即接收到过上限信号或过下限信号时，逻辑处理电路320就会输出脉冲控制信号，控制时钟电路开始工作，为加法器330计数提供时钟脉冲。

逻辑处理电路320在up节点跳高，即接收到过上限信号时，输出减法控制信号至加法器330，控制加法器330将预存的初始计数out[6:0]将会执行自减1操作并作为数字信号反馈至电阻分压网络100，同时电阻分压网络100输出的上限电压值th和下限电压值tl也会降低，循环往复，直到时域比较器200的up电平跳低，且dn电平未跳变，此时逻辑处理电路320的hold_b信号跳低，停止输出脉冲控制信号。

逻辑处理电路320在dn节点跳高时，即接收到过下限信号时同理，控制加法器330将预存的初始计数值执行自加1操作并作为数字信号反馈至电阻分压网络100，循环往复，直到时域比较器200dn电平跳低，且up电平未跳变，此时逻辑处理电路320的hold_b信号跳低，停止输出脉冲控制信号。

参照图1至图7，在一实施例中，所述窄脉冲发生电路310包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一NMOS管MN1、第二NMOS管MN2、第一电容C1、或非门NOR1及第二缓冲器B1；

所述第一PMOS管MP1的源极及所述第二PMOS管MP2的源极分别接入直流电源，所述第二PMOS管MP2的漏极分别与所述第三PMOS管MP3的漏极、所述第一电容C1的第一端及所述或非门NOR1的第一输入端连接，所述第二PMOS管MP2的栅极及所述第一NMOS管MN1的栅极分别接入时钟控制信号；所述第一PMOS管MP1的栅极、所述第三PMOS管MP3的栅极及所述第二NMOS管MN2的栅极分别接入时钟信号，所述第一PMOS管MP1的漏极与所述第三PMOS管MP3的源极连接；所述第二NMOS管MN2的源极与所述第一NMOS管MN1的漏极连接，所述第一NMOS管MN1的源极及所述第一电容C1的第二端分别接地；所述或非门NOR1的输出端与所述第二缓冲器B1的输入端连接，所述第二缓冲器B1的输出端为所述窄脉冲发生电路310的输出端。

在本实施例中，在窄脉冲发生电路310接收到逻辑处理电路320输出的脉冲控制信号时，窄脉冲发生电路310的使能端en电平跳高，开始工作，第一PMOS管MP1和第三PMOS管MP3为串联关系，当输入的时钟信号in处于低电平时，第一PMOS管MP1和第三PMOS管MP3打开，电源vdda对第一电容C1充电；当输入的时钟信号in电平翻转为高时，第二NMOS管MN2打开后，由于第一电容C1的作用，或非门NOR1的第一端的电压下降较慢，在经过或非门逻辑后得到一个窄脉宽信号，从而在时钟信号的多次高低电平转换下，将占空比较大的时钟信号转为窄脉宽时钟信号作为加法器330的时钟信号。

参照图1至图7，在一实施例中，所述逻辑处理电路320还用于在检测到所述计数值out[6:0]为最大计数值out[6:0]时，停止输出过上限信号；以及，在检测到所述计数值out[6:0]为最大计数值out[6:0]时，停止输出过上限信号。

在本实施例中，逻辑处理电路320对当前计数值out[6:0]的处理主要体现在对最大值和最小值的判断：当计数值out[6:0]自减到out[6:0]＝0000000时，为了防止再自减，经过逻辑处理电路320的内部逻辑处理，maxb输出低电平，dnb输出高电平，ine_dnc始终为1，即所述逻辑处理电路320只能输出加法控制信号，只允许进行加法逻辑，第一输入端dn的电平被屏蔽且等待第二输入端up节点跳为高电平；同理，当计数值out[6:0]自加到1111111时，out[6:0]经过逻辑处理电路320的或非门和或非门逻辑处理，maxb输出低电平，upb输出高电平，ine_dnc始终为0，即所述逻辑处理电路320只能输出减法控制信号，第二输入端的up电平被屏蔽，此时逻辑处理电路320只允许进行减法操作且等待第一输入端dn节点跳为高电平。从而防止加法器330在自加至最大值或最小值后继续自加或自减，导致加法器330无限计数而损坏。

参照图1至图7，在一实施例中，所述译码器300还包括：

置数器340，分别与所述加法器330及所述电阻分压网络100电连接，所述置数器340用于将接入的计数值out[6:0]锁存，并分别输出至所述后级电路、所述加法器330及所述电阻分压网络100。

在本实施例中，所述加法器330的多个输出端sum1～sum6分别与置数器340的多个输入端sum1～sum6一一对应连接，由于逻辑处理电路320在时钟出现上升沿时，通过内部的或非门nor2～nor5构成锁存器，防止inc_dec电平发生改变，直到时钟出现下降沿将加法器330的输出sum1～sum6置入置数器340中。从而通过设置置数器340将加法器330稳定后输出的计数值out[6:0]保存并输出，防止后续采样电压vin出现抖动时将计数值out[6:0]遗失。

本发明还提出一种电源管理芯片，该电源管理芯片包括控制器及上述的可连续检测的双限ADC，该可连续检测的双限ADC的具体结构参照上述实施例，由于本电源管理芯片采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。

以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (10)

1.一种可连续检测的双限ADC，其特征在于，包括：

电阻分压网络，用于根据接收到的计数值输出对应的上限电压值及下限电压值；

时域比较器，用于接入采样电压，并与所述电阻分压网络电连接，所述时域比较器用于在检测到所述外部采样电压大于上限电压值时，输出过上限信号，或者在检测到所述采样电压小于下限电压值时，输出过下限信号；

译码器，分别与所述时域比较器及所述电阻分压网络电连接，所述译码器预存有初始计数值，所述译码器用于在接收到的所述过上限信号时对所述初始计数值逐次递减，或在接收到的所述过下限信号时开始对所述初始计数值逐次递增，以将递增后的计数值更新为当前计数值，并将更新后的计数值输出至所述电阻分压网络，以触发所述电阻分压网络调节所述上限电压值及所述下限电压值，直至未接收到自所述时域比较器输出的过上限信号及过下限信号，输出表征采样电压的所述计数值。

2.如权利要求1所述的可连续检测的双限ADC，其特征在于，所述电阻分压网络包括：

第一缓冲器，所述第一缓冲器用于接入参考电压，并将所述参考电压进行缓冲处理后输出；

DAC模块，所述DAC模块与所述第一缓冲器电连接，用于根据所述参考电压及接收到的计数值，输出对应的上限电压值及下限电压值，并在接收到的计数值更新后，根据更新后的计数值调节输出的所述上限电压值及所述下限电压值。

3.如权利要求2所述的可连续检测的双限ADC，其特征在于，所述DAC模块包括：

多个DAC子单元，每一DAC子单元包括多个串联连接的电阻单元；

行选择器，所述行选择器的多个输出端分别与多个所述DAC子单元一一对应电连接，所述行选择器还与分别与所述译码器及所述第一缓冲器分别电连接，用于根据接收到的计数值控制对应的DAC子单元工作；

列选择器，所述列选择器的每一对输出端并联于一个所述DAC子单元的一个电阻单元的两端，所述列选择器还与所述译码器电连接，用于根据接收到的计数值，选择对应的电阻单元两端的电压值，作为上限电压值及下限电压值输出。

4.如权利要求3所述的可连续检测的双限ADC，其特征在于，所述DAC子单元还用于接收外部电阻调节控制信号，并根据所述电阻调节控制信号调节所述电阻单元的阻值，以调节上限电压值及下限电压值之间的差值。

5.如权利要求2所述的可连续检测的双限ADC，其特征在于，所述时域比较器包括：

上限比较器，所述上限比较器的同相输入端用于接入外部采样电压，所述上限比较器的反相输入端用于与所述电阻分压网络电的上限输出端连接，所述上限比较器用于根据接入的上限电压值，在检测到所述外部采样电压大于所述上限电压值时，输出对应的过上限信号；

下限比较器，所述下限比较器的同相输入端用于与所述电阻分压网络电的下限输出端连接，所述同相输入端的反相输入端用于接入外部采样电压，所述下限比较器用于根据接入的下限电压值，在检测到所述外部采样电压小于所述下限电压值时，输出对应的过下限信号。

6.如权利要求1所述的可连续检测的双限ADC，其特征在于，所述译码器包括：

窄脉冲发生电路，用于将接收到的时钟信号进行信号处理，输出对应的窄脉冲信号；

逻辑处理电路，分别与所述时域比较器及所述窄脉冲发生电路电连接，所述逻辑处理电路用于在接收到过上限信号时，输出加法控制信号，或者在接收到过下限信号时，输出减法控制信号；以及，在接收到过上限信号或过下限信号时，控制所述窄脉冲发生电路工作；

加法器，分别与所述逻辑处理电路及所述窄脉冲发生电路电连接，所述加法器预存有初始计数值，用于在接收到所述减法控制信号时根据接收到的时钟信号将初始计数值自减后输出，并更新为当前计数值；或者，在接收到所述加法控制信号时根据接收到的时钟信号将初始计数值自增后输出，并更新为当前计数值。

7.如权利要求6所述的可连续检测的双限ADC，其特征在于，所述窄脉冲发生电路包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第一电容、或非门及第二缓冲器；

所述第一PMOS管的源极及所述第二PMOS管的源极分别接入直流电源，所述第二POMS管的漏极分别与所述第三PMOS管的漏极、所述第二NMOS管的漏极、所述第一电容的第一端及所述或非门的第一输入端连接，所述第二PMOS管的栅极及所述第一NMOS管的栅极分别接入时钟控制信号；所述第一PMOS管的栅极、所述第三PMOS管的栅极及所述第二NMOS管的栅极分别接入时钟信号，所述第一PMOS管的漏极与所述第三PMOS管的源极连接；所述第二NMOS管的源极与所述第一NMOS管的漏极连接，所述第一NMOS管的源极及所述第一电容的第二端分别接地；所述或非门的输出端与所述第二缓冲器的输入端连接，所述第二缓冲器的输出端为所述窄脉冲发生电路的输出端。

8.如权利要求6所述的可连续检测的双限ADC，其特征在于，所述逻辑处理电路还用于在检测到所述计数值为最大计数值时，停止输出过上限信号；以及，在检测到所述计数值为最大计数值时，停止输出过上限信号。

9.如权利要求6所述的可连续检测的双限ADC，其特征在于，所述译码器还包括：

置数器，分别与所述加法器及所述电阻分压网络电连接，所述置数器用于将接入的计数值锁存，并分别输出至所述后级电路、所述逻辑处理电路、所述加法器及所述电阻分压网络。

10.一种电源管理芯片，其特征在于，包括控制器及如权利要求1-9任意一项所述的可连续检测的双限ADC。

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