WO2007080719A1 - クロック生成回路 - Google Patents

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WO2007080719A1
WO2007080719A1 PCT/JP2006/324006 JP2006324006W WO2007080719A1 WO 2007080719 A1 WO2007080719 A1 WO 2007080719A1 JP 2006324006 W JP2006324006 W JP 2006324006W WO 2007080719 A1 WO2007080719 A1 WO 2007080719A1
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clock
circuit
generation circuit
clock signal
phase
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Inventor
Tsuyoshi Ebuchi
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency

Definitions

  • the present invention relates to a clock generation circuit having a spread spectrum clocking function.
  • SSC spread spectrum clocking
  • EMI electro magnetic interference
  • FIG. 17 is a graph showing how the clock frequency changes based on the SSC function in the Serial ATA standard.
  • Fig. 18 shows an example of the spectrum of the clock signal based on the SSC function in the Serial ATA standard.
  • a clock generation circuit that realizes spread spectrum includes a PLL circuit that generates a clock signal having a plurality of types of phases, and a phase that periodically shifts the generated clock signal having a plurality of types of phases.
  • An interpolation unit is provided, which is configured to select and output one clock signal from among the multiple types of clock signals generated by the phase interpolation unit (see, for example, Patent Document 1).
  • the periodic phase shift is performed outside the loop of the PLL circuit, so if there is a phase shift during the phase shift, This appears as high frequency jitter in the output as it is. If a data signal containing high-frequency jitter is output, the receiving circuit may not receive this data, and connectivity between sets equipped with Serial ATA may be reduced.
  • a PLL that receives a spread spectrum clock signal.
  • Another possible method is to connect a circuit (referred to as the second-stage PLL circuit) and configure the clock generation circuit to cut high-frequency jitter by the low-pass filter characteristics of the second-stage PLL circuit.
  • reference numeral 301 denotes a frequency modulation circuit that receives a reference clock signal REFCK and generates a spread spectrum clock signal CK-SSC.
  • Reference numeral 302 denotes a second-stage PLL circuit that receives the clock signal CK-SSC and outputs the clock signal CKOUT.
  • the second-stage PLL circuit is a general PLL circuit that consists of a phase comparator, charge pump circuit, secondary LPF (Low Pass Filter), VCO (voltage-controlled oscillator), and frequency divider. It is.
  • the bandwidth (cut-off frequency) of the second-stage PLL circuit is set low in order to cut high-frequency jitter.
  • the PLL circuit acts as a jitter filter for jitter having a frequency component higher than the bandwidth of the input clock signal.
  • Patent Document 1 Japanese Patent Laid-Open No. 2005-184488
  • Non-Patent Document 1 Serial ATA Workgroup "SATA: High Speed Serialized AT Attachment”, Revision 1. 0, 29— August— 2001
  • the device that does not support the SSC function due to the narrow cap challenge of the clock recovery circuit is the connection partner.
  • using spread spectrum clock signals can cause connectivity problems.
  • the band of the second-stage PLL circuit is used to cut high-frequency jitter, for example, when the spectrum is spread. If the width (cut-off frequency) is set low, the accumulated jitter of the VCO in the second-stage PLL circuit will increase if the spectrum is not spread. There is a possibility that the sex is bad.
  • the present invention has been made paying attention to the above-mentioned problem, can easily switch the presence or absence of the SSC function (on Z off), and even if the SSC function is turned on / off,
  • the purpose is to provide a clock generation circuit that has poor connectivity due to increased jitter.
  • one embodiment of the present invention provides:
  • a clock generation circuit that generates a clock signal according to an input reference clock signal
  • the clock signal that is not frequency-modulated and the frequency-modulating power A frequency modulation circuit that generates any one of the clock signals according to the reference clock signal is provided.
  • one embodiment of the present invention provides
  • the frequency modulation circuit includes:
  • a multi-phase clock generation circuit that generates a multi-phase clock signal composed of a plurality of clock signals having a predetermined phase difference between them;
  • a phase subdivision unit that shifts and outputs the phase of the multiphase clock signal generated by the multiphase clock generation circuit
  • a clock selection unit that selects and outputs one clock signal from the power of the multiphase clock signal output from the phase subdivision unit;
  • One of the second control patterns for changing the selection of the clock signal performed by the selection unit at a predetermined cycle is selected according to the selection signal, and the phase subdivision unit selects the control pattern.
  • a clock signal output from the frequency modulation circuit is input, and a PLL circuit that switches a bandwidth in accordance with the selection signal is further provided.
  • One embodiment of the present invention provides:
  • the PLL circuit When the selection signal indicates that a clock signal with high frequency modulation is output, the PLL circuit lowers the bandwidth than when a clock signal without high frequency modulation is input. It is configured.
  • one embodiment of the present invention provides:
  • a register part that can be read and written from the outside
  • a register reference unit that reads information from the register unit and generates and outputs the selection signal
  • One embodiment of the present invention provides:
  • the selection signal is fixed to a predetermined logic level.
  • One embodiment of the present invention provides:
  • the PLL circuit includes a low-pass filter having a resistor and a capacitive element, and a charge pump.
  • the PLL circuit is configured to switch a bandwidth by switching both a resistance value of a resistor and a capacitance value of a capacitive element included in the low-pass filter, and a current amount of the charge pump. To do.
  • one embodiment of the present invention provides
  • the selection signal is valid when the PLL circuit is locked.
  • a PLL circuit that receives a clock signal output from the frequency modulation circuit and switches a bandwidth in accordance with the input bandwidth control signal
  • a frequency modulation detection circuit that detects whether or not the frequency modulation is applied to the clock signal output from the frequency modulation circuit, and outputs a bandwidth control signal corresponding to the detection result to the PLL circuit;
  • One embodiment of the present invention includes
  • the bandwidth control signal indicates that frequency modulation is strong
  • the frequency modulation is applied and the bandwidth is lower than when the clock signal is input. It is comprised and is characterized by the above.
  • one embodiment of the present invention provides
  • the frequency modulation detection circuit is composed of only a digital circuit.
  • FIG. 1 is a block diagram showing a configuration of a clock generation circuit according to the first embodiment.
  • FIG. 2 is a block diagram showing a configuration example of a frequency modulation circuit 110.
  • FIG. 3 is a diagram showing a relationship between a phase control signal output from a modulation control unit 112 and a phase shift amount.
  • FIG. 4 is a block diagram showing a configuration example of the phase subdivision unit 113.
  • FIG. 5 is a diagram showing clock signals selected in each operation mode.
  • FIG. 6 is a block diagram showing a configuration example of the clock selection unit 114.
  • FIG. 7 is a block diagram showing a configuration example of the PLL circuit 120.
  • FIG. 8 is a block diagram showing a configuration example of a low-pass filter 120c.
  • FIG. 9 is a diagram showing values of parameters that are switched according to SSC-EN.
  • FIG. 10 is a state transition diagram of the frequency modulation circuit 110.
  • FIG. 10 is a state transition diagram of the frequency modulation circuit 110.
  • FIG. 11 is a diagram showing a frequency change of the frequency modulation circuit 110 when SSC is on.
  • FIG. 12 is a diagram showing a frequency change of the frequency modulation circuit 110 when SSC is off.
  • FIG. 13 shows a configuration of a clock generation circuit according to a modification of the first embodiment.
  • FIG. 14 is a block diagram showing a configuration of a clock generation circuit according to another modification of the first embodiment.
  • FIG. 15 is a block diagram showing a configuration of a clock generation circuit according to the second embodiment.
  • FIG. 16 is a block diagram showing a configuration example of a frequency modulation detection circuit 220.
  • FIG. 17 is a diagram showing a change in frequency of a clock signal when SSC is on in the Serial ATA standard.
  • FIG. 18 is a diagram showing an example of a spectrum of a clock signal when SSC is on in the Serial ATA standard.
  • FIG. 19 is a diagram illustrating an example of a conventional clock generation circuit configured to cut high-frequency jitter.
  • FIG. 1 is a block diagram showing a configuration of a clock generation circuit 100 according to Embodiment 1 of the present invention.
  • the clock generation circuit 100 includes a frequency modulation circuit 110 and a PLL circuit 120, and further includes a terminal to which the reference clock signal REFCK is input, a terminal to output the output clock signal CKOUT, and an SSC It has a terminal to which the selection signal SSC—EN for switching on / off of (spread spectrum clocking) is input.
  • the frequency modulation circuit 110 generates a clock signal based on the input reference clock REFCK and generates the clock signal CK-SSC as a clock signal CK-SSC. It outputs to the PLL circuit 120. That is, the frequency modulation circuit 110 switches the SSC function on and off according to the selection signal SSC-EN.
  • the input reference clock REFCK is 25 MHz.
  • the clock signal CK-SSC shall be 25 MHz when SSC is off and 24.875 M to 25 MHz (0 to 0.5% modulation) when it is on.
  • the frequency modulation circuit 110 includes a multiphase clock generation circuit 111, a modulation control unit 112, a phase subdivision unit 113, a clock selection unit 114, and a frequency divider circuit 115. ing.
  • the multi-phase clock generation circuit 111 generates a multi-phase clock PH [1:20] of 250 MHz x 20 phases (in increments of 200 ps) based on the input reference clock REFCK and outputs it to the phase subdivision unit 113 It becomes.
  • the modulation control unit 112 includes a phase control signal PICTRL [1: 3] for controlling the phase subdivision unit 113 and a clock selection signal PHS EL [1: 20] is generated according to the selection signal SSC-EN.
  • the modulation control unit 112 performs this operation in synchronization with the clock signal CK-SSC output from the frequency dividing circuit 115.
  • the phase control signal PICTRL [1: 3] with the pattern shown in Code 1 to Code 8 in Fig. 3 is repeatedly switched and output.
  • the modulation control unit 112 when SSC is on, the modulation control unit 112 performs T mode, T + ⁇ mode, ⁇ + 2 ⁇ mode, ⁇ + 3 ⁇ mode, ⁇ + 4 ⁇ mode, T + 5 ⁇ mode, ⁇ + 6 ⁇ mode, ⁇ ⁇ Repeatedly outputs the clock selection signal PHSEL [1: 20] corresponding to each operation mode of + 7 ⁇ mode and T + 8 ⁇ mode.
  • the modulation control unit 112 is designed by, for example, RTL, and is a full digital circuit in which all circuits are configured by digital circuits.
  • the phase subdivision unit 113 is a modulation control unit! ⁇ ! Phase control signal output from ⁇ ! ⁇ ! ⁇ :
  • the phase of the multi-phase clock PH [1:20] is shifted to generate the 20-phase clock signal PHI [1:20] and output it to the clock selector 114.
  • the phase subdivision unit 113 can be configured by, for example, the circuit shown in FIG.
  • This circuit is a typical current difference consisting of resistors R1 and R2, two differential switches (a pair of NMOS transistors MN1 and MN2, and a pair of NMOS transistors MN3 and MN4) and current sources II and 12. It is a dynamic phase interpolator.
  • This circuit weights the phase by changing the current ratio between current sources II and 12, and outputs the phase between differential inputs A and B to differential output OUT.
  • the current sources II and 12 are controlled by PICTRL [1: 3] and NPICTRL [1: 3] so that the sum of the current of the current source II and the current of 12 is always constant.
  • NPICTRL [1: 3] is the inverted signal of PICTRL [1: 3]).
  • the clock selection unit 114 selects one clock signal from the 20-phase clock signals PHI [1: 20] according to the clock selection signal PHSEL [1:20] output from the modulation control unit 112. However, the clock signal CKSEL is output to the frequency dividing circuit 115.
  • the clock selection unit 114 selects a clock signal as follows according to each of the following operation modes (T mode, T + ⁇ mode... (See FIG. 5).
  • T mode Always select PH1.
  • T + ⁇ mode After selecting PH1 10 times, move the phase to PH2 and select 10 times, move the phase to PH3 and select 10 times.
  • In ⁇ + 2 ⁇ mode After selecting PHI 10 times, move the phase to PH3 and select 10 times, then move the phase to PH5 and select 10 times.
  • the clock selection unit 114 can be configured by a circuit shown in FIG. 6, for example. This circuit is a typical 20: 1 MUX circuit.
  • the frequency dividing circuit 115 divides the clock signal CKSEL by 10 and outputs it to the PLL circuit 120 and the modulation control unit 112 as the clock signal CK-SSC.
  • the frequency divider 115 is a frequency divider of 10 configured using D flip-flops.
  • the PLL circuit 120 is a third-order charge pump type PLL circuit, and the bandwidth can be switched according to the level of the selection signal SSC—EN.
  • the PLL circuit 120 includes a frequency phase comparison circuit 120a (PFD), a charge pump circuit 1201) (figure?), And a low-pass filter 120, as shown in FIG. ( ⁇ ), Voltage-controlled oscillator 120 (10 ⁇ 0), and frequency divider 120e (DIVIDER). Bandwidth switching is performed by changing the resistance value of the resistor element, the capacitance value of the capacitor element, and the charge pump. This is realized by switching the current value of the circuit 120b.
  • the frequency phase comparison circuit 120a outputs a signal corresponding to the phase difference between the output clock signal CKOUT and the reference clock signal REF CK to the charge pump circuit 120b.
  • the charge pump circuit 120b outputs a signal having a voltage corresponding to the signal output from the frequency phase comparison circuit 120a.
  • the current value of the output of the charge pump circuit 120b is switched according to the selection signal SSC-EN.
  • Fig. 9 shows the stitching of the dipump current value (CP current value) and VCO gain (gain of voltage controlled oscillation circuit 120d).
  • the voltage controlled oscillation circuit 120d is configured to output an output clock signal CKOUT having a frequency corresponding to the voltage output from the low-pass filter 120c to the outside of the clock generation circuit 100 and the frequency dividing circuit 120e.
  • the frequency dividing circuit 120e divides the output clock signal CKOUT output from the voltage controlled oscillation circuit 120d and outputs it to the frequency phase comparison circuit 120a. In the present embodiment, the frequency dividing circuit 120e divides the output clock signal CKOUT by 60.
  • the frequency modulation circuit 110 receives the input reference clock REFCK (25MHz), performs frequency modulation, and spreads the clock signal CK—SSC to the PLL circuit 120. Output.
  • the PLL circuit 120 outputs an output clock signal CKOUT obtained by multiplying the clock signal CK — SSC by 60 ⁇ .
  • the selection signal SSC-EN is at the H level
  • a frequency-modulated clock signal is output from the frequency modulation circuit 110 as CKOUT
  • the frequency modulation is performed ! /, Clock signal is output.
  • the modulation control unit 112 repeatedly switches and outputs the phase control signals PICTRL [1: 3] having patterns shown in Code 1 to Code 8 in FIG. Further, the modulation control unit 112 repeatedly outputs the clock selection signal PHSEL [1:20] corresponding to each of the operation modes.
  • Modulation control unit! Phase control signal with ⁇ output! ⁇ Jing! ⁇ : According to 3], the phase subdivision section 113 subdivides the multiphase clock PH [1:20] of 250MHz x 20 phases (in 200ps increments) into 160 phases (in 25ps increments). Then, the phase subdivision unit 113 generates a 20-phase clock signal P HI [1:20] and outputs it to the clock selection unit 114.
  • the clock selection unit 114 selects and divides the frequency by selecting one clock signal from the power of the 20-phase clock signal output by the phase subdivision unit 113. Output to circuit 1 15
  • the clock generation circuit 100 includes T mode, T + ⁇ mode, ⁇ + 2 ⁇ mode, ⁇ + 3 ⁇ mode, ⁇ + 4 ⁇ mode, ⁇ + 5 ⁇ mode, ⁇ + 6 ⁇ mode, ⁇ + 7 ⁇ mode, ⁇ + 8 ⁇ mode, ⁇ + 7 ⁇ mode, ⁇ + 6 ⁇ mode, T + 5 ⁇ mode, ⁇ + 4 ⁇ mode, ⁇ + 3 ⁇ mode, ⁇ + 2 ⁇ mode, T + ⁇ mode, T mode Change the state and repeat this indefinitely.
  • T is the output clock signal period of 40 ns
  • ⁇ is the period variation of 25 ps, which is equivalent to 0.00625% of 40 ns.
  • value-th equivalent to 0.5 0/0 of 200ps force S40ns.
  • the frequency dividing circuit 115 divides the output of the clock selection unit 114 and outputs a clock signal CK_SSC (modulated clock). In this way, by dividing the frequency by the frequency dividing circuit 115, a fine modulation factor of -0.5% can be realized even if the phase shift of one time is a relatively large value of 200 ps.
  • the clock selection signal PHSEL [1:20] corresponding to the mode is output.
  • phase subdivision unit 113 and the clock selection unit 114 always operate in the T mode, and the clock signal CK_SSC output from the frequency modulation circuit 110 is always 25 MHz as shown in FIG. Constant (modulation rate: 0%). That is, the output clock signal CKOUT output from the PLL circuit 120 is a constant 1.5 GHz.
  • an LSI designer or a set designer selects SSC on Z off as the selection signal. With or without switching, the presence or absence of the SSC function can be selected freely. Therefore, for example, when the connection partner (reception side) of a set such as an LSI or DVD player equipped with the clock generation circuit 100 on the transmission side does not support SSC, and the connectivity is poor when SSC is on Can be used by switching off SSC.
  • verification of LSIs and sets with and without frequency modulation can be realized only with LSI internal circuits. Therefore, it is possible to perform verification at a low cost and with efficiency without the need to provide an external circuit for verification.
  • the characteristics of the PLL circuit 120 can be adjusted depending on whether the frequency modulation is strong or not, so that the voltage-controlled oscillation circuit in the PLL circuit 120 can be adjusted. 120d accumulated jitter can be reduced. That is, in this embodiment, it becomes possible to achieve both improvement in connectivity when SSC is on and reduction of accumulated jitter when SSC is off.
  • a register unit that can read and write information from the outside and a register reference unit that reads the information in the register unit and generates and outputs the selection signal SSC-EN are added to the clock generation circuit 100. May be. According to this configuration, for example, SSC on / off can be switched by rewriting the contents of the register with software.
  • the selection signal SSC-EN may be fixed to a predetermined logic level by holding a predetermined value in the register unit. This makes it possible to provide the same circuit as an SSC dedicated clock generation circuit or a clock generation circuit without an SSC function.
  • the SSC may be switched on in terms of force.
  • a lock detection signal (L OCKDET: for example, locked when H, unlocked when L) indicating whether or not the PLL is locked is output from the PLL circuit 120
  • An AND circuit that inputs the mouth detection signal and the selection signal SSC-EN input from the outside is provided, and the output of the AND circuit is input to the frequency modulation circuit 110 as a signal for SSC on / off switching control.
  • the PICTRL [1: 3] signal is a 3-bit signal and frequency modulation of 8 gradations is realized is described.
  • phase subdivision section 113 When the phase subdivision section 113 is differentially operated and the clock selection section 114 is single operation, a differential single conversion circuit is provided between the phase subdivision section 113 and the clock selection section 114. (If the phase subdivision section 113 and the clock selection section 114 are both in differential operation or single operation, a conversion circuit is required.)
  • FIG. 15 is a block diagram showing a configuration of the clock generation circuit 200 according to Embodiment 2 of the present invention.
  • the clock generation circuit 200 includes a PLL circuit 120, a frequency modulation circuit 210, and a frequency modulation detection circuit 220.
  • the clock generation circuit 200 includes a terminal to which the reference clock signal REFCK is input, a terminal to output the output clock signal CKOUT, and a terminal to which the reset signal RESET is input.
  • the frequency modulation circuit 210 generates a clock signal based on the input reference clock REFCK and outputs it as the clock signal CK-SSC.
  • the frequency modulation circuit 210 is a circuit of a separate chip from the PLL circuit 120 and the frequency modulation detection circuit 220, and is a digital frequency modulation circuit. Further, the clock signal generated by the frequency modulation circuit 210 may be frequency modulated or not.
  • the frequency modulation detection circuit 220 detects whether or not the clock signal CK-SSC generated by the frequency modulation circuit 210 is frequency-modulated. If the clock signal CK-SSC is frequency-modulated, The H level selection signal SSC_EN is output, and when the clock signal CK_SSC is frequency-modulated, the L level selection signal SSC-EN is output.
  • FIG. 16 is a block diagram showing a configuration example of the frequency modulation detection circuit 220.
  • the detection circuit 220 includes flip-flops 221a to 221e, flip-flops 222a to 222e, AND circuits 223a to 223c, an OR circuit 224, and a flip-flop 225.
  • the frequency modulation detection circuit 220 receives the clock signal CK—SSC, the reference clock signal REFCK, and the reset signal RESET.
  • flip-flop 221a and flip-flop 222c are flip-flops with a set function, and the other flip-flops are flip-flops with a reset function.
  • the flip-flops 221a to 221e constitute a shift register (REFCK shift register) that uses the reference clock signal REFCK as the CK input of the flip-flop (D flip-flop). Further, the flip-flops 222a to 222e constitute a shift register (CK_SSC shift register) that uses the clock signal CK-SSC as the CK input of the flip-flop (D flip-flop).
  • the overall operation of the clock generation circuit 200 is to receive the clock signal CK—SSC output from the frequency modulation circuit 210 and output the clock signal CK—SSC to the PLL circuit 120 and the frequency modulation detection circuit 220.
  • the PLL circuit 120 clocks up the clock signal CK—SSC and outputs it as CKOUT.
  • the frequency modulation detection circuit 220 detects whether or not the clock signal CK-SSC is strongly modulated, and the detection result is received by the PLL circuit 120. When the modulation is strong, the bandwidth of the PLL circuit 120 is decreased. When the modulation is significant, the bandwidth of the PLL circuit 120 is increased.
  • the reset signal RESET is at the H level.
  • the REFCK shift register only the Q output of the first flip-flop 221a from the left as the initial value is H level, and in the CK-SSC shift register, the initial value of the third flip-flop 222c from the left is set as the initial value.
  • Q output H level At that time, the other flip-flops are in the reset state and the Q output is fixed to the L level.
  • the bandwidth of the PLL circuit 120 is adjusted in accordance with the selection signal SSC—EN. Therefore, the characteristics of the PLL circuit 120 can be adjusted according to whether or not the frequency modulation is applied to the clock signal CK-SSC output from the frequency modulation circuit 210, and jitter can be reduced.
  • the frequency modulation detection circuit 220 described above is a simple configuration configured by a full digital system that performs signal processing at a logic level, so that it can be realized with low power and a small area, and process migration can be facilitated.
  • the clock generation circuit according to the present invention can easily switch on / off of the SSC function, and even if the SSC function is turned on / off, the connectivity does not deteriorate due to an increase in jitter. If it can be made V, it is effective as a clock generation circuit having a spread spectrum clocking function.

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Abstract

　多相クロック信号を生成する多相クロック生成回路（１１１）と、多相クロック生成回路（１１１）が出力した多相クロック信号の位相をシフトする位相細分化部（１１３）と、位相細分化部（１１３）が出力したクロック信号から１つのクロック信号を選択するクロック選択部（１１４）とを設ける。さらに分周回路（１１５）の出力を受けるＰＬＬ回路（１２０）を設ける。そして、変調制御部（１１２）によって、位相細分化部（１１３）で行なわれる位相のシフト、およびクロック選択部（１１４）で行なわれるクロック信号の選択を制御して、ＳＳＣのオンとオフを切り替えるとともに、ＰＬＬ回路（１２０）のバンド幅を切り替える。

Description

明 細 書
クロック生成回路
技術分野
[0001] 本発明は、スプレッドスペクトラムクロッキング（spread spectrum clocking)機能 を有するクロック生成回路に関するものである。
背景技術
[0002] シリアル ATA (serial ATA)等のインタフェース規格においては、 EMI (electro magnetic interference)を低減することを目的として、スプレッドスペクトラムクロッ キング（spread spectrum clocking、以下 SSCと略記する）が規定されている（例 えば、非特許文献 1を参照)。
[0003] 図 17は、シリアル ATA規格において、 SSC機能に基づいてクロック周波数が変化 する様子を示すグラフである。また、図 18は、シリアル ATA規格における、 SSC機能 に基づくクロック信号のスペクトラムの例である。 SSCは、図 17に示すように、クロック 源から出力されたクロック信号に、所定の変調率 (例えば δ =0. 5%)、および変調 周期（例えば fm= 30kHz〜33kHz)を有するように周波数変調を行なってスぺクトラ ムを拡散し、図 18のようにスペクトラムのピーク値を低減する技術である。
[0004] スペクトラム拡散を実現するクロック生成回路としては、複数種類の位相のクロック 信号を生成する PLL回路と、生成された複数種類の位相のクロック信号に対して周 期的な位相シフトを行なう位相補間部を設けて、位相補間部が生成した複数種類の クロック信号のな力から 1つのクロック信号を選択して出力するように構成されたもの 力 Sある（例えば特許文献 1を参照)。
[0005] このようにしてスペクトラム拡散したクロック信号を生成するクロック生成回路では、 周期的な位相シフトを PLL回路のループ外で行って!/、るため、位相シフト時の位相 ずれがあると、それがそのまま出力に高周波ジッタとして現れてしまう。高周波ジッタ を含むデータ信号が出力されると、受信側回路がこのデータを受けられず、シリアル ATAを搭載したセット間の接続性が低下してしまう可能性がある。
[0006] これに対しては、図 19に示すように、スペクトラム拡散したクロック信号を受ける PLL 回路（2段目 PLL回路と呼ぶ)をさらに接続し、 2段目 PLL回路の低域フィルタ特性に より高周波ジッタをカットするようにクロック生成回路を構成するという手段が考えられ る。同図において 301は、基準クロック信号 REFCKを受けてスペクトラム拡散したク ロック信号 CK—SSCを生成する周波数変調回路である。また 302は、クロック信号 C K— SSCを受けて、クロック信号 CKOUTを出力する 2段目 PLL回路である。なお、 2段目 PLL回路は、位相比較器、チャージポンプ回路、 2次の LPF (Low Pass Fil ter)、 VCO (voltage -controlled oscillator)、および分周回路から構成される一 般的な PLL回路である。 2段目 PLL回路を有するクロック生成回路では、高周波ジッ タをカットするために、 2段目 PLL回路のバンド幅 (カットオフ周波数)を低く設定する 。一般的に PLL回路は、バンド幅が低いと、入力クロック信号のバンド幅よりも高い周 波数成分を有するジッタに対してジッタフィルタとして働く。
特許文献 1 :特開 2005— 184488号公報
非特許文献 1： Serial ATA Workgroup "SATA:High Speed Serialized AT Attachment", Revision 1. 0, 29— August— 2001
発明の開示
発明が解決しょうとする課題
[0007] しカゝしながら、例えば、シリアル ATA規格のインタフェースを備えた機器であっても クロックリカバリ回路のキヤプチャレンジが狭いなどの理由で SSC機能に対応できな い機器が接続相手である場合には、スペクトラム拡散したクロック信号を用いると、接 続性に問題を生ずる可能性がある。また、クロック生成回路を含んだ LSIを開発する 際には、 SSC機能がある場合とない場合の 2種類の状態で、接続性を検証したい場 合が多い。
[0008] これに対しては、例えば、回路検証だけのために、 SSC機能の無いクロック生成回 路を用意すること等が考えられるが、効率面、およびコスト面力 好ましくない。
[0009] また、容易に SSC機能の有無を切り替えられるようにクロック生成回路を構成できた としても、例えばスペクトラム拡散されている場合に、高周波ジッタをカットするように、 2段目 PLL回路のバンド幅 (カットオフ周波数)を低く設定すると、スペクトラム拡散さ れていない場合に、 2段目 PLL回路内 VCOの蓄積ジッタが大きくなつてしまい、接続 性が悪ィ匕する可能性がある。
[0010] 本発明は、前記の問題に着目してなされたものであり、 SSC機能の有無 (オン Zォ フ）を容易に切り替えることができ、また、 SSC機能をオン/オフしても、ジッタの増大 によって接続性が悪ィ匕しな ヽクロック生成回路を提供することを目的として ヽる。 課題を解決するための手段
[0011] 前記の課題を解決するため、本発明の一態様は、
入力された基準クロック信号に応じてクロック信号を生成するクロック生成回路であ つて、
周波数変調のかかって 、な 、クロック信号、および周波数変調のかかったクロック 信号のうちの何れを出力するかを示す選択信号に応じて、周波数変調の力かってい ないクロック信号、および周波数変調の力かったクロック信号の何れか一方を、前記 基準クロック信号に応じて生成する周波数変調回路を備えたことを特徴とする。
[0012] また、本発明の一態様は、
上記のクロック生成回路であって、
前記周波数変調回路は、
それぞれの間に所定の位相差を有する複数のクロック信号によって構成された多 相クロック信号を生成する多相クロック生成回路と、
前記多相クロック生成回路が生成した多相クロック信号の位相をシフトして出力する 位相細分化部と、
前記位相細分ィ匕部から出力された多相クロック信号のな力から 1つのクロック信号 を選択して出力するクロック選択部と、
前記位相細分ィ匕部で行なわれる位相のシフトおよび前記クロック選択部で行なわ れるクロック信号の選択を固定する第 1の制御パターンと、前記位相細分ィ匕部で行な われる位相のシフトおよび前記クロック選択部で行なわれるクロック信号の選択を所 定の周期で変更する第 2の制御パターンのうちの何れかの制御パターンを、前記選 択信号に応じて選択して、前記位相細分ィ匕部で行なわれる位相のシフト、および前 記クロック選択部で行なわれるクロック信号の選択を制御する変調制御部と、 を備えて 、ることを特徴とする。 [0013] また、本発明の一態様は、
上記のクロック生成回路であって、
前記周波数変調回路が出力したクロック信号が入力されるとともに、前記選択信号 に応じてバンド幅が切り替わる PLL回路をさらに備えていることを特徴とする。
[0014] また、本発明の一態様は、
上記のクロック生成回路であって、
前記 PLL回路は、前記選択信号が周波数変調の力かったクロック信号を出力する ことを示している場合には、周波数変調の力かっていないクロック信号が入力された 場合よりもバンド幅を下げるように構成されていることを特徴とする。
[0015] また、本発明の一態様は、
上記のクロック生成回路であって、さらに、
外部より読み書き可能なレジスタ部と、
前記レジスタ部の情報を読み取って前記選択信号を生成して出力するレジスタ参 照部と、
を備えて 、ることを特徴とする。
[0016] また、本発明の一態様は、
上記のクロック生成回路であって、
前記選択信号は、予め定められた論理レベルに固定されていることを特徴とする。
[0017] また、本発明の一態様は、
上記のクロック生成回路であって、
前記 PLL回路は、抵抗器および容量素子を有するローパスフィルタと、チャージポ ンプとを備えたものであり、
前記 PLL回路は、前記ローパスフィルタが有する抵抗器の抵抗値および容量素子 の容量値、および前記チャージポンプの電流量の両方を切り替えてバンド幅を切り 替えるように構成されて 、ることを特徴とする。
[0018] また、本発明の一態様は、
上記のクロック生成回路であって、
前記選択信号は、前記 PLL回路がロックした場合に有効になることを特徴とする。 [0019] また、本発明の一態様は、
上記のクロック生成回路であって、さらに、
前記周波数変調回路が出力したクロック信号が入力されるとともに、入力されたバ ンド幅制御信号に応じてバンド幅が切り替わる PLL回路と、
前記周波数変調回路が出力したクロック信号に周波数変調が力かっている力否か を検出するとともに、検出結果に応じたバンド幅制御信号を前記 PLL回路に出力す る周波数変調検出回路と、
を備えて 、ることを特徴とする。
[0020] また、本発明の一態様は、
上記のクロック生成回路であって、
前記 PLL回路は、前記バンド幅制御信号が、周波数変調が力かっていることを示し て 、る場合には、周波数変調のかかって 、な 、クロック信号が入力された場合よりも バンド幅を下げるように構成されて 、ることを特徴とする。
[0021] また、本発明の一態様は、
上記のクロック生成回路であって、
前記周波数変調検出回路は、デジタル回路のみで構成されていることを特徴とす る。
発明の効果
[0022] 本発明によれば、 SSC機能のオン Zオフを容易に切り替えることができ、また、 SS C機能をオン/オフしても、ジッタの増大によって接続性が悪ィ匕しな！、ようにできる。 図面の簡単な説明
[0023] [図 1]図 1は、実施形態 1に係るクロック生成回路の構成を示すブロック図である。
[図 2]図 2は、周波数変調回路 110の構成例を示すブロック図である。
[図 3]図 3は、変調制御部 112が出力する位相制御信号と位相シフト量の関係を示す 図である。
[図 4]図 4は、位相細分ィ匕部 113の構成例を示すブロック図である。
[図 5]図 5は、各動作モードで選択されるクロック信号を示す図である。
[図 6]図 6は、クロック選択部 114の構成例を示すブロック図である。 [図 7]図 7は、 PLL回路 120の構成例を示すブロック図である。
[図 8]図 8は、ローパスフィルタ 120cの構成例を示すブロック図である。
[図 9]図 9は、 SSC—ENに応じて切り替わる各パラメータの値を示す図である。
[図 10]図 10は、周波数変調回路 110の状態遷移図である。
[図 11]図 11は SSCがオンの場合の周波数変調回路 110の周波数変化を示す図で ある。
[図 12]図 12は SSCがオフの場合の周波数変調回路 110の周波数変化を示す図で ある。
[図 13]図 13は 実施形態 1の変形例に係るクロック生成回路の構成を示
である。
[図 14]図 14は 実施形態 1の他の変形例に係るクロック生成回路の構成を示すプロ ック図である。
[図 15]図 15は、実施形態 2に係るクロック生成回路の構成を示すブロック図である。
[図 16]図 16は、周波数変調検出回路 220の構成例を示すブロック図である。
[図 17]図 17は、シリアル ATA規格において、 SSCがオンの場合のクロック信号の周 波数変化を示す図である。
[図 18]図 18は、シリアル ATA規格において、 SSCがオンの場合のクロック信号のス ぺクトラムの例を示す図である。
[図 19]図 19は、高周波ジッタをカットするように構成された従来のクロック生成回路の 例を示す図である。
符号の説明
100 クロック生成回路
110 周波数変調回路
111 多相クロック生成回路
112 変調制御部
113 位相細分化部
114 クロック選択咅
115 分周回路 120 PU^回路
120a 周波数位相比較回路
120b チャージポンプ回路
120c ローパスフィルタ
120d 電圧制御発振回路
120e 分周回路
200 クロック生成回路
210 周波数変調回路
220 周波数変調検出回路
221a- -221e フジップフ口
222a- -222e フジップフ口
223a- -223c AND回路
224 OR回路
225 フリップフロップ
発明を実施するための最良の形態
[0025] 以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各 実施形態や各変形例の説明において、一度説明した構成要素と同様の機能を有す る構成要素については、同一の符号を付して説明を省略する。
[0026] 《発明の実施形態 1》
図 1は、本発明の実施形態 1に係るクロック生成回路 100の構成を示すブロック図 である。クロック生成回路 100は、同図に示すように、周波数変調回路 110と PLL回 路 120とを備え、さらに、基準クロック信号 REFCKが入力される端子と、出力クロック 信号 CKOUTを出力する端子と、 SSC (spread spectrum clocking)のオン/ォ フを切り替える選択信号 SSC—ENが入力される端子を備えている。
[0027] (周波数変調回路 110の構成）
周波数変調回路 110は、選択信号 SSC— ENに応じ、周波数変調したクロック信号 または周波数変調して 、な 、クロック信号を、入力基準クロック REFCKに基づ 、て 生成して、クロック信号 CK—SSCとして PLL回路 120に出力するようになっている。 すなわち、周波数変調回路 110は、選択信号 SSC— ENに応じ、 SSC機能のオン Z オフが切り替えられる。なお、本実施形態では、入力基準クロック REFCKは 25MHz であるものとする。また、クロック信号 CK— SSCは、 SSCがオフの場合は 25MHz、 オンの場合は 24.875M〜25MHz(0〜一0.5%変調）であるものとする。
[0028] 周波数変調回路 110は、詳しくは、図 2に示すように、多相クロック生成回路 111、 変調制御部 112、位相細分ィ匕部 113、クロック選択部 114、および分周回路 115を 備えている。
[0029] 多相クロック生成回路 111は、入力基準クロック REFCKに基づいて、 250MHzX 20相（200ps刻み）のマルチフェーズクロック PH[1： 20]を生成して、位相細分化部 113に出力するようになって 、る。
[0030] 変調制御部 112は、位相細分化部 113を制御するための位相制御信号 PICTRL [ 1:3]、およびクロック選択部 114を制御するための信号であるクロック選択信号 PHS EL[1:20]を、選択信号 SSC—ENに応じて生成するようになっている。変調制御部 112は、この動作を分周回路 115が出力したクロック信号 CK—SSCに同期して行な
[0031] 詳しくは、変調制御部 112は、 SSCのオンオフに応じて 2つの制御パターン (第 1お よび第 2の制御パターン）があり、 SSCォン(選択信号SSC—EN=Hレべル）のとき は、図 3の Code l〜Code8に示すパターンの位相制御信号 PICTRL [1:3]を、繰り 返し切り替えて出力する。また、 SSCオンのときは、変調制御部 112は、後述する T モード、 T+ ΔΤモード、 Τ+2ΔΤモード、 Τ+3ΔΤモード、 Τ+4ΔΤモード、 T+5 ΔΤモード、 Τ+6ΔΤモード、 Τ+7ΔΤモード、および T+ 8 ΔΤモードの各動作モ ードに対応したクロック選択信号 PHSEL[1: 20]を繰り返して出力する。繰り返しの パターンは、 Tモード、 T+ ΔΤモード、 Τ+2ΔΤモード、 Τ+3ΔΤモード、 Τ+4ΔΤ モード、 Τ+5 ΔΤモード、 Τ+6 ΔΤモード、 Τ+7 ΔΤモード、 Τ+8 ΔΤモード、 T+ 7ΔΤモード、 Τ+6ΔΤモード、 Τ+5ΔΤモード、 Τ+4ΔΤモード、 Τ+3ΔΤモード 、 Τ+2ΔΤモード、 T+ ΔΤモード、 Tモード、 · ··のようになっている。
[0032] また、変調制御部 112は、 SSCオフ（選択信号 SSC— EN=Lレベル）のときは、 PI CTRL[1:3]をすベて Lレベル（すなわち Codel)に固定して出力するとともに、 Tモ ードに対応したクロック選択信号 PHSEL[1： 20]を出力する。変調制御部 112は、 本実施形態では、例えば RTLにより設計され、全ての回路がデジタル回路で構成さ れたフルデジタル回路であるものとする。
[0033] 位相細分ィ匕部 113は、変調制御部！^！^から出カされた位相制御信号！^^！^ ： 3]に応じ、マルチフェーズクロック PH[1 : 20]の位相をシフトして、 20相のクロック信 号 PHI [1 : 20]を生成してクロック選択部 114に出力するようになって 、る。具体的に は、位相細分化部 113は、図 3のコード表に示す Codel〜8に従って、同図のグラフ に示すように位相を 25ps毎位相シフトしていく。 PICTRL[1 : 3]信号は 3ビットの信 号なので、位相細分ィ匕部 113は 8階調の制御が可能である。すなわち、解像度は、 2 00ps÷8 = 25psである。なお SSCオフのときは、 PICTRL[1： 3] =Lになるように変 調制御部 112によって制御されて、位相は固定される。
[0034] 位相細分ィ匕部 113は、例えば、図 4に示す回路で構成できる。本回路は、抵抗 R1 、 R2、差動スィッチ 2つ（NMOSトランジスタ MN1と MN2のペア、および NMOSトラ ンジスタ MN3と MN4のペア）と、電流源 II、 12とから構成される典型的な電流差動 型のフェーズインターポレータである。本回路は、電流源 IIと 12の電流量の比を変え ることによって位相の重み付けを行い、差動入力 A、 B間の位相を差動出力 OUTに 出力する。
[0035] その際、電流源 II、 12は、電流源 IIの電流と 12の電流の和が常に一定になるように 、 PICTRL[1 : 3]、および NPICTRL[1 : 3]によって制御される（なお、 NPICTRL[ 1 : 3]は、 PICTRL[1 : 3]の反転信号である）。
[0036] クロック選択部 114は、変調制御部 112が出力したクロック選択信号 PHSEL[1： 2 0]に応じて、 20相のクロック信号 PHI [1 : 20]のなかから 1つのクロック信号を選択し 、クロック信号 CKSELとして分周回路 115に出力するようになって 、る。
[0037] クロック選択部 114は、下記の各動作モード (Tモード、 T+ ΔΤモード · · に応じ て、以下のようにクロック信号を選択する（図 5を参照)。
(Tモード時）： PH1を常に選択する。
(T+ ΔΤモード時）： PH1を 10回選択後、位相を PH2に移して 10回選択、位相を P H3に移して 10回選択 · · ·と繰り返す。 (Τ+ 2 ΔΤモード時）： PHIを 10回選択後、位相を PH3に移して 10回選択、位相を PH5に移して 10回選択 · · ·と繰り返す。
(Τ+ 3 ΔΤモード時）： PH1を 10回選択後、位相を PH4に移して 10回選択、位相を PH7に移して 10回選択 · · ·と繰り返す。
(Τ+4 ΔΤモード時）： PH1を 10回選択後、位相を PH5に移して 10回選択、位相を PH9に移して 10回選択 · · ·と繰り返す。
(Τ+ 5 ΔΤモード時）： PH1を 10回選択後、位相を PH6に移して 10回選択、位相を PH11に移して 10回選択' · ·と繰り返す。
(Τ+6 ΔΤモード時）： PH1を 10回選択後、位相を PH7に移して 10回選択、位相を PH 13に移して 10回選択 · · ·と繰り返す。
(Τ+ 7 ΔΤモード時）： PH1を 10回選択後、位相を PH8に移して 10回選択、位相を PH15に移して 10回選択 · · ·と繰り返す。
(Τ+8 ΔΤモード時）： PH1を 10回選択後、位相を PH9に移して 10回選択、位相を PH 17に移して 10回選択 · · ·と繰り返す。
[0038] なお、 SSCオフのときは、クロック選択信号 PHSEL[1]のみが Hレベルになるよう に変調制御部 112によって制御され、常に Tモードに固定される。
[0039] 上記のクロック選択部 114は、例えば、図 6に示す回路で構成できる。本回路は、 典型的な 20 : 1の MUX回路である。
[0040] 分周回路 115は、クロック信号 CKSELを 10分周して、クロック信号 CK— SSCとし て PLL回路 120、および変調制御部 112に出力するようになっている。分周回路 11 5は、具体的には Dフリップフロップを用いて構成された 10分周回路である。
[0041] (PLL回路 120の構成）
PLL回路 120は、 3次のチャージポンプ型 PLL回路であり、選択信号 SSC— ENの レベルに応じて、バンド幅を切り替えできるようになつている。 PLL回路 120は、具体 的には、図 7に示すように、周波数位相比較回路 120a (PFD)、チャージポンプ回路 1201) (じ？）、ローパスフィルタ120。（ ^)、電圧制御発振回路120(10^ 0)、ぉょ び分周回路 120e (DIVIDER)を備えている。バンド幅の切り替えは、ローパスフィル タ 120cを構成する抵抗素子の抵抗値、容量素子の容量値、およびチャージポンプ 回路 120bの電流値を切り替えることによって実現する。
[0042] 周波数位相比較回路 120aは、出力クロック信号 CKOUTと基準クロック信号 REF CKの位相差に応じた信号をチャージポンプ回路 120bに出力するようになっている
[0043] チャージポンプ回路 120bは、周波数位相比較回路 120aが出力した信号に応じた 電圧の信号を出力するようになっている。チャージポンプ回路 120bの出力の電流値 は選択信号 SSC—ENに応じて切り替えられる。
[0044] ローノ スフイノレタ 120ciま、 f列え ίま、、図 8【こ示すよう【こ、 R3、 R4、 Cl、 C2、 C3、 C4、 SW1、 SW2、および SW3で構成され、 SSC— EN=HZLに応じて、 SW1、 SW2、 SW3により、抵抗値、および容量値を切り替えることによって、バンド幅が切り替わる ようになっている。
[0045] 上記のように構成された PLL回路 120における、選択信号 SSC— ENのレベル（H 又は Lレベル）に対応するバンド幅の設定値と、そのときの各抵抗値'容量値、チヤ一 ジポンプ電流値（CP電流値）、および VCOゲイン（電圧制御発振回路 120dのゲイン )の糸且み合わせを図 9に示す。
[0046] ここでは、 R3 = 5k Q、R4 = 2k Q、 Cl = 8pFゝ C2= 19pF、 C3 = lpF、 C4 = 7pF で、 SSC— EN = Hのときは、バンド幅 BW=4. 38MHz、 SSC— EN = Lのときは、 バンド幅 BW= 11. 4MHzに設計されている。 CP電流値は SSC— EN = Hのときは 10 μ A、 SSC— EN =Lのときは 40 μ Αである。なお、電圧制御発振回路 120d (VC O)のゲインは、 SSC— EN = H/Lどちらの場合でも 2. 5GHzZVで設計されてい るちのとする。
[0047] 電圧制御発振回路 120dは、ローパスフィルタ 120cが出力した電圧に応じた周波 数の出力クロック信号 CKOUTを、クロック生成回路 100の外部、および分周回路 1 20eに出力するようになって 、る。
[0048] 分周回路 120eは、電圧制御発振回路 120dが出力した出力クロック信号 CKOUT を分周して周波数位相比較回路 120aに出力するようになっている。本実施形態で は分周回路 120eは、出力クロック信号 CKOUTを 60分周する。
[0049] (動作の概略） クロック生成回路 100の全体の動作としては、周波数変調回路 110が、入力基準ク ロック REFCK (25MHz)を受けて、周波数変調を実施してスペクトラム拡散したクロ ック信号 CK— SSCを PLL回路 120に出力する。 PLL回路 120は、クロック信号 CK — SSCを 60遁倍した出力クロック信号 CKOUTを出力する。その際、選択信号 SSC —ENが Hレベルのときは、 CKOUTとして周波数変調回路 110から周波数変調され たクロック信号が出力され、選択信号 SSC— EN力 レベルのときは、周波数変調さ れて 、な!/、クロック信号が出力される。
[0050] (SSCがオンの場合の動作）
SSCがオンの場合 (選択信号 SSC_EN=Lレベルの場合）には、多相クロック生 成回路 111は、 25MHzの入力基準クロック REFCKを入力とし、 250MHz X 20相（ 200ps刻み）のマルチフェーズクロック PH[1： 20]を生成する。
[0051] また、変調制御部 112は、図 3の Code l〜Code8に示すパターンの位相制御信号 PICTRL[1 : 3]を繰り返し切り替えて出力する。また、変調制御部 112は、前記の各 動作モードに対応したクロック選択信号 PHSEL[1： 20]を繰り返して出力する。
[0052] 変調制御部丄！^が出カした位相制御信号！^じ丁！^ ： 3]に応じ、位相細分化部 1 13は、 250MHz X 20相（200ps刻み）のマルチフェーズクロック PH[1： 20]を 160 相（25ps刻み）に細分化する。そして、位相細分ィ匕部 113は、 20相のクロック信号 P HI [ 1： 20]を生成してクロック選択部 114に出力する。
[0053] クロック選択部 114は、クロック選択信号 PHSEL[1： 20]に応じ、位相細分ィ匕部 11 3が出力した 20相のクロック信号のな力から 1つのクロック信号を選択して分周回路 1 15に出力する。
[0054] 以上のようにして、図 10に示すように、位相細分ィ匕部 113とクロック選択部 114の動 作モードが遷移する。すなわち、クロック生成回路 100は、 Tモード、 T+ ΔΤモード、 Τ+ 2 ΔΤモード、 Τ+ 3 ΔΤモード、 Τ+4 ΔΤモード、 Τ+ 5 ΔΤモード、 Τ+6 ΔΤモ ード、 Τ+ 7 ΔΤモード、 Τ+8 ΔΤモード、 Τ+ 7 ΔΤモード、 Τ+6 ΔΤモード、 T+ 5 ΔΤモード、 Τ+4 ΔΤモード、 Τ+ 3 ΔΤモード、 Τ+ 2 ΔΤモード、 T+ ΔΤモード、 T モード、 · · ·と状態を変化させ、これを無限に繰り返す。なお Tは出力クロック信号の 周期で 40ns、 ΔΤは周期の変ィ匕量の 25psであり、 40nsの 0. 00625%にネ目当する 。また、 200ps力 S40nsの 0. 50/0にネ目当する。
[0055] 分周回路 115は、クロック選択部 114の出力を分周し、クロック信号 CK_SSC (変 調クロック）を出力する。このように、分周回路 115で分周を行うことにより、一回の位 相シフトが 200psという比較的大きな値でも、 -0. 5%という細かな変調率を実現で きる。
[0056] 以上のように、クロック生成回路 100では、 SSCオンの場合に、図 11に示すように、 25MHz (変調率： 0%)、 24. 984MHz (変調率：— 0. 00625%)、 24. 968MHz ( 変調率：— 0. 0125%)、 · · · , 24. 875MHz (変調率：— 0. 5%)、 · · ·、 24. 968M Hz (変調率：— 0. 0125%)、 24. 984MHz (変調率：— 0. 00625%)、 25MHz ( 変調率: 0%) · · ·と、 0. 00625%刻みで、周波数変調回路 110が出力するクロック 信号 CK—SSCの周波数が階段状に切り替えられる。これにより、出力クロック信号 C KOUTは 1. 4925G〜1. 5GHz (0〜一 0. 5%変調）の範囲で変調され、スぺクトラ ムのピーク値低減が実現される。
[0057] (SSCがオフの場合の動作）
SSCオフ（選択信号 SSC— EN=Lレベル）の場合には、変調制御部 112は、 PIC TRL[1 : 3]をすベて Lレベル（すなわち Codel)に固定して出力するとともに、 Tモー ドに対応したクロック選択信号 PHSEL[1： 20]を出力する。
[0058] これにより、位相細分ィ匕部 113とクロック選択部 114は、常に Tモードで動作し、図 1 2に示すように、周波数変調回路 110が出力するクロック信号 CK_SSCは、常に 25 MHz—定 (変調率: 0%)となる。すなわち、 PLL回路 120から出力される出力クロッ ク信号 CKOUTは、一定の 1. 5GHzである。
[0059] 以上のように、本実施形態では、出力クロック信号に、周波数変調をかける力否か を選択することができるので、例えば LSI設計者やセット設計者が SSCオン Zオフを 選択信号の切り替えのみで SSC機能の有無を自在に選択することができる。それゆ え、例えばクロック生成回路 100を送信側に搭載した LSIや DVDプレーヤ等のセット の接続相手 (受信側）が SSCに非対応で、 SSCオンのときに接続性が悪カゝつた場合 に、 SSCをオフに切り替えて使用することができる。また、周波数変調が力かった場 合とかかっていない場合の LSIやセットの検証を、 LSI内部の回路のみで実現できる ので、検証用に外付け回路を設ける必要もなぐ効率よぐかつ低コストに検証ができ るよつになる。
[0060] また、本実施形態によれば、周波数変調が力かっている場合とかかっていない場合 とで、 PLL回路 120の特性を調整することができるので、 PLL回路 120内の電圧制 御発振回路 120dの蓄積ジッタを低減することができる。すなわち、本実施形態では 、 SSCオン時の接続性向上と、 SSCオフ時の蓄積ジッタ低減を両立できるようになる
[0061] また、 PLL回路 120のバンド幅切り替える場合に、チャージポンプの電流のみを切 り替えると、 PLLのバンド幅のみならず位相余裕まで変化してしまうが、本実施形態 では、チャージポンプ回路 120bの電流量と、ローパスフィルタ 120cのカットオフ周波 数 (具体的には抵抗値および容量値の各値)の両方を切り替えるので、位相余裕も 一定に保つことが可能となる。
[0062] 《発明の実施形態 1の変形例》
図 13に示すように、外部より情報の読み書き可能なレジスタ部と、そのレジスタ部の 情報を読み取って選択信号 SSC—ENを生成して出力するレジスタ参照部とをクロッ ク生成回路 100に追加してもよい。本構成によると、例えば、ソフトウェアでレジスタ部 の内容を書き換えることによって SSCオン Zオフの切り替えが可能となる。
[0063] また、上記のレジスタ部には予め定められた値を保持させることによって、選択信号 SSC—ENが予め定められた論理レベルに固定されるようにしてもよい。これにより、 同一の回路を、 SSC専用のクロック生成回路、または SSC機能なしのクロック生成回 路として提供することが可能となる。
[0064] 《発明の実施形態 1の他の変形例》
PLL回路 120のロックを確認して力も SSCをオンに切り替えるようにしてもよい。具 体的には、図 14に示すように、前記 PLLがロックしたか否かを示すロック検知信号 (L OCKDET:例えば Hのときロック、 Lのときアンロック）を PLL回路 120から出力し、口 ック検知信号と外部から入力された選択信号 SSC—ENを入力とする AND回路を設 け、この AND回路の出力を周波数変調回路 110に、 SSCオンオフ切り替え制御用 の信号として入力する。 [0065] 本構成によると、安定した PLL回路のロック動作、およびシステムの起動が保証で きる。また、周波数変調が力かった際のロック過程のシミュレーションをしなくてよくなり 、設計期間の短縮につながる。
[0066] なお、上記の実施形態および変形例では、 PICTRL [ 1： 3]信号が 3ビットの信号で 、 8階調の周波数変調が実現されている例を説明したが、周波数の分割数 (量子数） が多いほど、周波数時間変化が三角波形に近くなり、スペクトラムのピーク値の低減 効果は大きくなる。
[0067] また、位相細分ィ匕部 113が差動動作、クロック選択部 114がシングル動作の場合は 、位相細分ィ匕部 113とクロック選択部 114の間に、差動シングル変換回路を設けるよ うにすればよい (位相細分ィ匕部 113、およびクロック選択部 114がともに差動動作、も しくはともにシングル動作の場合は、変換回路は必要な 、)。
[0068] 《発明の実施形態 2》
図 15は、本発明の実施形態 2に係るクロック生成回路 200の構成を示すブロック図 である。図 15に示すように、クロック生成回路 200は、 PLL回路 120、周波数変調回 路 210、および周波数変調検出回路 220を備えている。また、クロック生成回路 200 は、基準クロック信号 REFCKが入力される端子と、出力クロック信号 CKOUTを出 力する端子と、リセット信号 RESETが入力される端子を備えている。
[0069] 周波数変調回路 210は、入力基準クロック REFCKに基づいてクロック信号を生成 し、クロック信号 CK—SSCとして出力するようになっている。本実施形態では、周波 数変調回路 210は、 PLL回路 120や周波数変調検出回路 220とは、別チップの回 路であり、デジタル方式の周波数変調回路である。また、周波数変調回路 210が生 成するクロック信号は、周波数変調されて 、る場合と 、な 、場合がある。
[0070] 周波数変調検出回路 220は、周波数変調回路 210が生成したクロック信号 CK—S SCが周波数変調されている力否かを検出し、クロック信号 CK— SSCが周波数変調 されている場合には、 Hレベルの選択信号 SSC_ENを出力し、クロック信号 CK_S SCが周波数変調されて ヽな ヽ場合には、 Lレベルの選択信号 SSC— ENを出力す るようになっている。
[0071] 図 16は、周波数変調検出回路 220の構成例を示すブロック図である。周波数変調 検出回路 220は、図 16に示すように、フリップフロップ 221a〜221e、フリップフロッ プ 222a〜222e、 AND回路 223a〜223c、 OR回路 224、およびフリップフロップ 22 5を備えている。また、周波数変調検出回路 220には、クロック信号 CK— SSC、基準 クロック信号 REFCK、およびリセット信号 RESETが入力されて!、る。
[0072] 上記のフリップフロップのうち、フリップフロップ 221aとフリップフロップ 222cとは、セ ット機能付のフリップフロップであり、その他のフリップフロップは、リセット機能付のフ リップフロップである。
[0073] 上記のフリップフロップ 221a〜221eによって、基準クロック信号 REFCKをフリップ フロップ（Dフリップフロップ）の CK入力とするシフトレジスタ（REFCKシフトレジスタ） が構成されている。また、フリップフロップ 222a〜222e〖こよって、クロック信号 CK— SSCをフリップフロップ（Dフリップフロップ）の CK入力とするシフトレジスタ（CK_SS Cシフトレジスタ）が構成されて 、る。
[0074] (動作の概略）
クロック生成回路 200全体の動作としては、周波数変調回路 210が出力したクロッ ク信号 CK— SSCを受けて、クロック信号 CK— SSCを PLL回路 120と周波数変調検 出回路 220に出力する。 PLL回路 120は、クロック信号 CK— SSCをクロックアップし て CKOUTとして出力する。その際、クロック信号 CK— SSCに変調が力かっている か否かを周波数変調検出回路 220にて検知し、その検知結果を PLL回路 120が受 ける。変調が力かっている場合には、 PLL回路 120のバンド幅が下げられ、変調がか かって ヽな 、場合は、 PLL回路 120のバンド幅が上げられる。
[0075] (周波数変調検出回路 220の動作）
クロック生成回路 200では、初期状態は、リセット信号 RESETは、 Hレベルである。 この場合、 REFCKシフトレジスタにおいては、初期値として左から 1番目のフリップフ ロップ 221aの Q出力のみが Hレベルになり、 CK— SSCシフトレジスタにおいては、 初期値として左から 3番目のフリップフロップ 222cの Q出力 Hレベルになる。その際、 他のフリップフロップはリセット状態で、 Q出力は Lレベル固定である。
[0076] リセット信号 RESETが Lレベルになってリセットが解除されると、シフトレジスタ動作 が始まり、クロック信号 CK SSCに変調が力かっていない場合には、永遠に REFC Kシフトレジスタを構成するフリップフロップの Q出力と、 CK— SSCシフトレジスタを構 成するフリップフロップの Q出力の Hレベル期間が重なることはない。したがって、 RE FCKシフトレジスタを構成するフリップフロップの Q出力と CK—SSCシフトレジスタを 構成するフリップフロップの Q出力の ANDをとつたものは Hレベルになることはない。 すなわち、選択信号 SSC— ENは Lレベルのままである。
[0077] 逆にクロック信号 CK—SSCに変調が力かっている場合には、周波数ずれをおこし ているために、 REFCKシフトレジスタを構成するフリップフロップの Q出力と CK—S SCシフトレジスタを構成するフリップフロップの Q出力の Hレベルの期間がある時刻 で重なること〖こなる。すなわち、選択信号 SSC_ENは Hレベルとなる。
[0078] この選択信号 SSC— EN力 PLL回路 120に入力されると、選択信号 SSC— ENに 応じて、 PLL回路 120のバンド幅が調整される。それゆえ、周波数変調回路 210が 出力したクロック信号 CK—SSCに周波数変調が力かっている力否かに応じ、 PLL 回路 120の特性を調整することができ、ジッタを低減することが可能になる。また、上 記の周波数変調検出回路 220は、論理レベルで信号処理を行うフルデジタル方式 で構成されたシンプルな構成なので、低電力、かつ小面積で実現でき、プロセスマイ グレーシヨンも容易化できる。
[0079] なお、上記の各実施形態や各変形例では、シリアル ATAのインタフェース規格に 基づいてクロック信号を生成する装置とし説明を行なったが、本発明の適用は、これ に限定されるものではなぐ EMI対策などのために、スプレッドスペクトラムクロツキン グが必要なクロック生成回路であれば適用できる。
産業上の利用可能性
[0080] 本発明に係るクロック生成回路は、 SSC機能のオン Zオフを容易に切り替えること ができ、また、 SSC機能をオン/オフしても、ジッタの増大によって接続性が悪ィ匕しな V、ようにできると 、う効果を有し、スプレッドスペクトラムクロッキング機能を有するクロ ック生成回路等として有用である。

Claims

請求の範囲
[1] 入力された基準クロック信号に応じてクロック信号を生成するクロック生成回路であ つて、
周波数変調のかかって 、な 、クロック信号、および周波数変調のかかったクロック 信号のうちの何れを出力するかを示す選択信号に応じて、周波数変調の力かってい ないクロック信号、および周波数変調の力かったクロック信号の何れか一方を、前記 基準クロック信号に応じて生成する周波数変調回路を備えたことを特徴とするクロック 生成回路。
[2] 請求項 1のクロック生成回路であって、
前記周波数変調回路は、
それぞれの間に所定の位相差を有する複数のクロック信号によって構成された多 相クロック信号を生成する多相クロック生成回路と、
前記多相クロック生成回路が生成した多相クロック信号の位相をシフトして出力する 位相細分化部と、
前記位相細分ィ匕部から出力された多相クロック信号のな力から 1つのクロック信号 を選択して出力するクロック選択部と、
前記位相細分ィ匕部で行なわれる位相のシフトおよび前記クロック選択部で行なわ れるクロック信号の選択を固定する第 1の制御パターンと、前記位相細分ィ匕部で行な われる位相のシフトおよび前記クロック選択部で行なわれるクロック信号の選択を所 定の周期で変更する第 2の制御パターンのうちの何れかの制御パターンを、前記選 択信号に応じて選択して、前記位相細分ィ匕部で行なわれる位相のシフト、および前 記クロック選択部で行なわれるクロック信号の選択を制御する変調制御部と、 を備えて 、ることを特徴とするクロック生成回路。
[3] 請求項 1のクロック生成回路であって、
前記周波数変調回路が出力したクロック信号が入力されるとともに、前記選択信号 に応じてバンド幅が切り替わる PLL回路をさらに備えていることを特徴とするクロック 生成回路。
[4] 請求項 3のクロック生成回路であって、 前記 PLL回路は、前記選択信号が周波数変調の力かったクロック信号を出力する ことを示している場合には、周波数変調の力かっていないクロック信号が入力された 場合よりもバンド幅を下げるように構成されていることを特徴とするクロック生成回路。
[5] 請求項 3のクロック生成回路であって、さらに、
外部より読み書き可能なレジスタ部と、
前記レジスタ部の情報を読み取って前記選択信号を生成して出力するレジスタ参 照部と、
を備えて 、ることを特徴とするクロック生成回路。
[6] 請求項 3のクロック生成回路であって、
前記選択信号は、予め定められた論理レベルに固定されていることを特徴とするク ロック生成回路。
[7] 請求項 3のクロック生成回路であって、
前記 PLL回路は、抵抗器および容量素子を有するローパスフィルタと、チャージポ ンプとを備えたものであり、
前記 PLL回路は、前記ローパスフィルタが有する抵抗器の抵抗値および容量素子 の容量値、および前記チャージポンプの電流量の両方を切り替えてバンド幅を切り 替えるように構成されて 、ることを特徴とするクロック生成回路。
[8] 請求項 3のクロック生成回路であって、
前記選択信号は、前記 PLL回路がロックした場合に有効になることを特徴とするク ロック生成回路。
[9] 請求項 1のクロック生成回路であって、さらに、
前記周波数変調回路が出力したクロック信号が入力されるとともに、入力されたバ ンド幅制御信号に応じてバンド幅が切り替わる PLL回路と、
前記周波数変調回路が出力したクロック信号に周波数変調が力かっている力否か を検出するとともに、検出結果に応じたバンド幅制御信号を前記 PLL回路に出力す る周波数変調検出回路と、
を備えて 、ることを特徴とするクロック生成回路。
[10] 請求項 9のクロック生成回路であって、 前記 PLL回路は、前記バンド幅制御信号が、周波数変調が力かっていることを示し て 、る場合には、周波数変調のかかって 、な 、クロック信号が入力された場合よりも バンド幅を下げるように構成されて 、ることを特徴とするクロック生成回路。
請求項 9のクロック生成回路であって、
前記周波数変調検出回路は、デジタル回路のみで構成されていることを特徴とす るクロック生成回路。
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