JPWO2007080719A1 - クロック生成回路 - Google Patents

Abstract

多相クロック信号を生成する多相クロック生成回路（１１１）と、多相クロック生成回路（１１１）が出力した多相クロック信号の位相をシフトする位相細分化部（１１３）と、位相細分化部（１１３）が出力したクロック信号から１つのクロック信号を選択するクロック選択部（１１４）とを設ける。さらに分周回路（１１５）の出力を受けるＰＬＬ回路（１２０）を設ける。そして、変調制御部（１１２）によって、位相細分化部（１１３）で行なわれる位相のシフト、およびクロック選択部（１１４）で行なわれるクロック信号の選択を制御して、ＳＳＣのオンとオフを切り替えるとともに、ＰＬＬ回路（１２０）のバンド幅を切り替える。

Description

本発明は、スプレッドスペクトラムクロッキング（ｓｐｒｅａｄ ｓｐｅｃｔｒｕｍ ｃｌｏｃｋｉｎｇ）機能を有するクロック生成回路に関するものである。

シリアルＡＴＡ（ｓｅｒｉａｌ ＡＴＡ）等のインタフェース規格においては、ＥＭＩ（ｅｌｅｃｔｒｏ ｍａｇｎｅｔｉｃ ｉｎｔｅｒｆｅｒｅｎｃｅ）を低減することを目的として、スプレッドスペクトラムクロッキング（ｓｐｒｅａｄ ｓｐｅｃｔｒｕｍ ｃｌｏｃｋｉｎｇ、以下ＳＳＣと略記する）が規定されている（例えば、非特許文献１を参照）。

図１７は、シリアルＡＴＡ規格において、ＳＳＣ機能に基づいてクロック周波数が変化する様子を示すグラフである。また、図１８は、シリアルＡＴＡ規格における、ＳＳＣ機能に基づくクロック信号のスペクトラムの例である。ＳＳＣは、図１７に示すように、クロック源から出力されたクロック信号に、所定の変調率（例えばδ＝０．５％）、および変調周期（例えばｆｍ＝３０ｋＨｚ〜３３ｋＨｚ）を有するように周波数変調を行なってスペクトラムを拡散し、図１８のようにスペクトラムのピーク値を低減する技術である。

スペクトラム拡散を実現するクロック生成回路としては、複数種類の位相のクロック信号を生成するＰＬＬ回路と、生成された複数種類の位相のクロック信号に対して周期的な位相シフトを行なう位相補間部を設けて、位相補間部が生成した複数種類のクロック信号のなかから１つのクロック信号を選択して出力するように構成されたものがある（例えば特許文献１を参照）。

このようにしてスペクトラム拡散したクロック信号を生成するクロック生成回路では、周期的な位相シフトをＰＬＬ回路のループ外で行っているため、位相シフト時の位相ずれがあると、それがそのまま出力に高周波ジッタとして現れてしまう。高周波ジッタを含むデータ信号が出力されると、受信側回路がこのデータを受けられず、シリアルＡＴＡを搭載したセット間の接続性が低下してしまう可能性がある。

これに対しては、図１９に示すように、スペクトラム拡散したクロック信号を受けるＰＬＬ回路（２段目ＰＬＬ回路と呼ぶ）をさらに接続し、２段目ＰＬＬ回路の低域フィルタ特性により高周波ジッタをカットするようにクロック生成回路を構成するという手段が考えられる。同図において３０１は、基準クロック信号ＲＥＦＣＫを受けてスペクトラム拡散したクロック信号ＣＫ＿ＳＳＣを生成する周波数変調回路である。また３０２は、クロック信号ＣＫ＿ＳＳＣを受けて、クロック信号ＣＫＯＵＴを出力する２段目ＰＬＬ回路である。なお、２段目ＰＬＬ回路は、位相比較器、チャージポンプ回路、２次のＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）、ＶＣＯ（ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）、および分周回路から構成される一般的なＰＬＬ回路である。２段目ＰＬＬ回路を有するクロック生成回路では、高周波ジッタをカットするために、２段目ＰＬＬ回路のバンド幅（カットオフ周波数）を低く設定する。一般的にＰＬＬ回路は、バンド幅が低いと、入力クロック信号のバンド幅よりも高い周波数成分を有するジッタに対してジッタフィルタとして働く。
特開２００５−１８４４８８号公報 Ｓｅｒｉａｌ ＡＴＡ Ｗｏｒｋｇｒｏｕｐ "ＳＡＴＡ：Ｈｉｇｈ Ｓｐｅｅｄ Ｓｅｒｉａｌｉｚｅｄ ＡＴ Ａｔｔａｃｈｍｅｎｔ"，Ｒｅｖｉｓｉｏｎ １．０，２９−Ａｕｇｕｓｔ−２００１

しかしながら、例えば、シリアルＡＴＡ規格のインタフェースを備えた機器であってもクロックリカバリ回路のキャプチャレンジが狭いなどの理由でＳＳＣ機能に対応できない機器が接続相手である場合には、スペクトラム拡散したクロック信号を用いると、接続性に問題を生ずる可能性がある。また、クロック生成回路を含んだＬＳＩを開発する際には、ＳＳＣ機能がある場合とない場合の２種類の状態で、接続性を検証したい場合が多い。

これに対しては、例えば、回路検証だけのために、ＳＳＣ機能の無いクロック生成回路を用意すること等が考えられるが、効率面、およびコスト面から好ましくない。

また、容易にＳＳＣ機能の有無を切り替えられるようにクロック生成回路を構成できたとしても、例えばスペクトラム拡散されている場合に、高周波ジッタをカットするように、２段目ＰＬＬ回路のバンド幅（カットオフ周波数）を低く設定すると、スペクトラム拡散されていない場合に、２段目ＰＬＬ回路内ＶＣＯの蓄積ジッタが大きくなってしまい、接続性が悪化する可能性がある。

本発明は、前記の問題に着目してなされたものであり、ＳＳＣ機能の有無（オン／オフ）を容易に切り替えることができ、また、ＳＳＣ機能をオン／オフしても、ジッタの増大によって接続性が悪化しないクロック生成回路を提供することを目的としている。

前記の課題を解決するため、本発明の一態様は、
入力された基準クロック信号に応じてクロック信号を生成するクロック生成回路であって、
周波数変調のかかっていないクロック信号、および周波数変調のかかったクロック信号のうちの何れを出力するかを示す選択信号に応じて、周波数変調のかかっていないクロック信号、および周波数変調のかかったクロック信号の何れか一方を、前記基準クロック信号に応じて生成する周波数変調回路を備えたことを特徴とする。

また、本発明の一態様は、
上記のクロック生成回路であって、
前記周波数変調回路は、
それぞれの間に所定の位相差を有する複数のクロック信号によって構成された多相クロック信号を生成する多相クロック生成回路と、
前記多相クロック生成回路が生成した多相クロック信号の位相をシフトして出力する位相細分化部と、
前記位相細分化部から出力された多相クロック信号のなかから１つのクロック信号を選択して出力するクロック選択部と、
前記位相細分化部で行なわれる位相のシフトおよび前記クロック選択部で行なわれるクロック信号の選択を固定する第１の制御パターンと、前記位相細分化部で行なわれる位相のシフトおよび前記クロック選択部で行なわれるクロック信号の選択を所定の周期で変更する第２の制御パターンのうちの何れかの制御パターンを、前記選択信号に応じて選択して、前記位相細分化部で行なわれる位相のシフト、および前記クロック選択部で行なわれるクロック信号の選択を制御する変調制御部と、
を備えていることを特徴とする。

また、本発明の一態様は、
上記のクロック生成回路であって、
前記周波数変調回路が出力したクロック信号が入力されるとともに、前記選択信号に応じてバンド幅が切り替わるＰＬＬ回路をさらに備えていることを特徴とする。

また、本発明の一態様は、
上記のクロック生成回路であって、
前記ＰＬＬ回路は、前記選択信号が周波数変調のかかったクロック信号を出力することを示している場合には、周波数変調のかかっていないクロック信号が入力された場合よりもバンド幅を下げるように構成されていることを特徴とする。

また、本発明の一態様は、
上記のクロック生成回路であって、さらに、
外部より読み書き可能なレジスタ部と、
前記レジスタ部の情報を読み取って前記選択信号を生成して出力するレジスタ参照部と、
を備えていることを特徴とする。

また、本発明の一態様は、
上記のクロック生成回路であって、
前記選択信号は、予め定められた論理レベルに固定されていることを特徴とする。

また、本発明の一態様は、
上記のクロック生成回路であって、
前記ＰＬＬ回路は、抵抗器および容量素子を有するローパスフィルタと、チャージポンプとを備えたものであり、
前記ＰＬＬ回路は、前記ローパスフィルタが有する抵抗器の抵抗値および容量素子の容量値、および前記チャージポンプの電流量の両方を切り替えてバンド幅を切り替えるように構成されていることを特徴とする。

また、本発明の一態様は、
上記のクロック生成回路であって、
前記選択信号は、前記ＰＬＬ回路がロックした場合に有効になることを特徴とする。

また、本発明の一態様は、
上記のクロック生成回路であって、さらに、
前記周波数変調回路が出力したクロック信号が入力されるとともに、入力されたバンド幅制御信号に応じてバンド幅が切り替わるＰＬＬ回路と、
前記周波数変調回路が出力したクロック信号に周波数変調がかかっているか否かを検出するとともに、検出結果に応じたバンド幅制御信号を前記ＰＬＬ回路に出力する周波数変調検出回路と、
を備えていることを特徴とする。

また、本発明の一態様は、
上記のクロック生成回路であって、
前記ＰＬＬ回路は、前記バンド幅制御信号が、周波数変調がかかっていることを示している場合には、周波数変調のかかっていないクロック信号が入力された場合よりもバンド幅を下げるように構成されていることを特徴とする。

また、本発明の一態様は、
上記のクロック生成回路であって、
前記周波数変調検出回路は、デジタル回路のみで構成されていることを特徴とする。

本発明によれば、ＳＳＣ機能のオン／オフを容易に切り替えることができ、また、ＳＳＣ機能をオン／オフしても、ジッタの増大によって接続性が悪化しないようにできる。

図１は、実施形態１に係るクロック生成回路の構成を示すブロック図である。 図２は、周波数変調回路１１０の構成例を示すブロック図である。 図３は、変調制御部１１２が出力する位相制御信号と位相シフト量の関係を示す図である。 図４は、位相細分化部１１３の構成例を示すブロック図である。 図５は、各動作モードで選択されるクロック信号を示す図である。 図６は、クロック選択部１１４の構成例を示すブロック図である。 図７は、ＰＬＬ回路１２０の構成例を示すブロック図である。 図８は、ローパスフィルタ１２０ｃの構成例を示すブロック図である。 図９は、ＳＳＣ＿ＥＮに応じて切り替わる各パラメータの値を示す図である。 図１０は、周波数変調回路１１０の状態遷移図である。 図１１は、ＳＳＣがオンの場合の周波数変調回路１１０の周波数変化を示す図である。 図１２は、ＳＳＣがオフの場合の周波数変調回路１１０の周波数変化を示す図である。 図１３は、実施形態１の変形例に係るクロック生成回路の構成を示すブロック図である。 図１４は、実施形態１の他の変形例に係るクロック生成回路の構成を示すブロック図である。 図１５は、実施形態２に係るクロック生成回路の構成を示すブロック図である。 図１６は、周波数変調検出回路２２０の構成例を示すブロック図である。 図１７は、シリアルＡＴＡ規格において、ＳＳＣがオンの場合のクロック信号の周波数変化を示す図である。 図１８は、シリアルＡＴＡ規格において、ＳＳＣがオンの場合のクロック信号のスペクトラムの例を示す図である。 図１９は、高周波ジッタをカットするように構成された従来のクロック生成回路の例を示す図である。

符号の説明

１００ クロック生成回路
１１０ 周波数変調回路
１１１ 多相クロック生成回路
１１２ 変調制御部
１１３ 位相細分化部
１１４ クロック選択部
１１５ 分周回路
１２０ ＰＬＬ回路
１２０ａ 周波数位相比較回路
１２０ｂ チャージポンプ回路
１２０ｃ ローパスフィルタ
１２０ｄ 電圧制御発振回路
１２０ｅ 分周回路
２００ クロック生成回路
２１０ 周波数変調回路
２２０ 周波数変調検出回路
２２１ａ〜２２１ｅ フリップフロップ
２２２ａ〜２２２ｅ フリップフロップ
２２３ａ〜２２３ｃ ＡＮＤ回路
２２４ ＯＲ回路
２２５ フリップフロップ

以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各実施形態や各変形例の説明において、一度説明した構成要素と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。

《発明の実施形態１》
図１は、本発明の実施形態１に係るクロック生成回路１００の構成を示すブロック図である。クロック生成回路１００は、同図に示すように、周波数変調回路１１０とＰＬＬ回路１２０とを備え、さらに、基準クロック信号ＲＥＦＣＫが入力される端子と、出力クロック信号ＣＫＯＵＴを出力する端子と、ＳＳＣ（ｓｐｒｅａｄ ｓｐｅｃｔｒｕｍ ｃｌｏｃｋｉｎｇ）のオン／オフを切り替える選択信号ＳＳＣ＿ＥＮが入力される端子を備えている。

（周波数変調回路１１０の構成）
周波数変調回路１１０は、選択信号ＳＳＣ＿ＥＮに応じ、周波数変調したクロック信号または周波数変調していないクロック信号を、入力基準クロックＲＥＦＣＫに基づいて生成して、クロック信号ＣＫ＿ＳＳＣとしてＰＬＬ回路１２０に出力するようになっている。すなわち、周波数変調回路１１０は、選択信号ＳＳＣ＿ＥＮに応じ、ＳＳＣ機能のオン／オフが切り替えられる。なお、本実施形態では、入力基準クロックＲＥＦＣＫは２５ＭＨｚであるものとする。また、クロック信号ＣＫ＿ＳＳＣは、ＳＳＣがオフの場合は２５ＭＨｚ、オンの場合は２４．８７５Ｍ〜２５ＭＨｚ（０〜−０．５％変調）であるものとする。

周波数変調回路１１０は、詳しくは、図２に示すように、多相クロック生成回路１１１、変調制御部１１２、位相細分化部１１３、クロック選択部１１４、および分周回路１１５を備えている。

多相クロック生成回路１１１は、入力基準クロックＲＥＦＣＫに基づいて、２５０ＭＨｚ×２０相（２００ｐｓ刻み）のマルチフェーズクロックＰＨ［１：２０］を生成して、位相細分化部１１３に出力するようになっている。

変調制御部１１２は、位相細分化部１１３を制御するための位相制御信号ＰＩＣＴＲＬ［１：３］、およびクロック選択部１１４を制御するための信号であるクロック選択信号ＰＨＳＥＬ［１：２０］を、選択信号ＳＳＣ＿ＥＮに応じて生成するようになっている。変調制御部１１２は、この動作を分周回路１１５が出力したクロック信号ＣＫ＿ＳＳＣに同期して行なう。

詳しくは、変調制御部１１２は、ＳＳＣのオンオフに応じて２つの制御パターン（第１および第２の制御パターン）があり、ＳＳＣオン（選択信号ＳＳＣ＿ＥＮ＝Ｈレベル）のときは、図３のＣｏｄｅ１〜Ｃｏｄｅ８に示すパターンの位相制御信号ＰＩＣＴＲＬ［１：３］を、繰り返し切り替えて出力する。また、ＳＳＣオンのときは、変調制御部１１２は、後述するＴモード、Ｔ＋ΔＴモード、Ｔ＋２ΔＴモード、Ｔ＋３ΔＴモード、Ｔ＋４ΔＴモード、Ｔ＋５ΔＴモード、Ｔ＋６ΔＴモード、Ｔ＋７ΔＴモード、およびＴ＋８ΔＴモードの各動作モードに対応したクロック選択信号ＰＨＳＥＬ［１：２０］を繰り返して出力する。繰り返しのパターンは、Ｔモード、Ｔ＋ΔＴモード、Ｔ＋２ΔＴモード、Ｔ＋３ΔＴモード、Ｔ＋４ΔＴモード、Ｔ＋５ΔＴモード、Ｔ＋６ΔＴモード、Ｔ＋７ΔＴモード、Ｔ＋８ΔＴモード、Ｔ＋７ΔＴモード、Ｔ＋６ΔＴモード、Ｔ＋５ΔＴモード、Ｔ＋４ΔＴモード、Ｔ＋３ΔＴモード、Ｔ＋２ΔＴモード、Ｔ＋ΔＴモード、Ｔモード、・・・のようになっている。

また、変調制御部１１２は、ＳＳＣオフ（選択信号ＳＳＣ＿ＥＮ＝Ｌレベル）のときは、ＰＩＣＴＲＬ［１：３］をすべてＬレベル（すなわちＣｏｄｅ１）に固定して出力するとともに、Ｔモードに対応したクロック選択信号ＰＨＳＥＬ［１：２０］を出力する。変調制御部１１２は、本実施形態では、例えばＲＴＬにより設計され、全ての回路がデジタル回路で構成されたフルデジタル回路であるものとする。

位相細分化部１１３は、変調制御部１１２から出力された位相制御信号ＰＩＣＴＲＬ［１：３］に応じ、マルチフェーズクロックＰＨ［１：２０］の位相をシフトして、２０相のクロック信号ＰＨＩ［１：２０］を生成してクロック選択部１１４に出力するようになっている。具体的には、位相細分化部１１３は、図３のコード表に示すＣｏｄｅ１〜８に従って、同図のグラフに示すように位相を２５ｐｓ毎位相シフトしていく。ＰＩＣＴＲＬ［１：３］信号は３ビットの信号なので、位相細分化部１１３は８階調の制御が可能である。すなわち、解像度は、２００ｐｓ÷８＝２５ｐｓである。なおＳＳＣオフのときは、ＰＩＣＴＲＬ［１：３］＝Ｌになるように変調制御部１１２によって制御されて、位相は固定される。

位相細分化部１１３は、例えば、図４に示す回路で構成できる。本回路は、抵抗Ｒ１、Ｒ２、差動スイッチ２つ（ＮＭＯＳトランジスタＭＮ１とＭＮ２のペア、およびＮＭＯＳトランジスタＭＮ３とＭＮ４のペア）と、電流源Ｉ１、Ｉ２とから構成される典型的な電流差動型のフェーズインターポレータである。本回路は、電流源Ｉ１とＩ２の電流量の比を変えることによって位相の重み付けを行い、差動入力Ａ、Ｂ間の位相を差動出力ＯＵＴに出力する。

その際、電流源Ｉ１、Ｉ２は、電流源Ｉ１の電流とＩ２の電流の和が常に一定になるように、ＰＩＣＴＲＬ［１：３］、およびＮＰＩＣＴＲＬ［１：３］によって制御される（なお、ＮＰＩＣＴＲＬ［１：３］は、ＰＩＣＴＲＬ［１：３］の反転信号である）。

クロック選択部１１４は、変調制御部１１２が出力したクロック選択信号ＰＨＳＥＬ［１：２０］に応じて、２０相のクロック信号ＰＨＩ［１：２０］のなかから１つのクロック信号を選択し、クロック信号ＣＫＳＥＬとして分周回路１１５に出力するようになっている。

クロック選択部１１４は、下記の各動作モード（Ｔモード、Ｔ＋ΔＴモード・・・）に応じて、以下のようにクロック信号を選択する（図５を参照）。
（Ｔモード時）：ＰＨ１を常に選択する。
（Ｔ＋ΔＴモード時）：ＰＨ１を１０回選択後、位相をＰＨ２に移して１０回選択、位相をＰＨ３に移して１０回選択・・・と繰り返す。
（Ｔ＋２ΔＴモード時）：ＰＨ１を１０回選択後、位相をＰＨ３に移して１０回選択、位相をＰＨ５に移して１０回選択・・・と繰り返す。
（Ｔ＋３ΔＴモード時）：ＰＨ１を１０回選択後、位相をＰＨ４に移して１０回選択、位相をＰＨ７に移して１０回選択・・・と繰り返す。
（Ｔ＋４ΔＴモード時）：ＰＨ１を１０回選択後、位相をＰＨ５に移して１０回選択、位相をＰＨ９に移して１０回選択・・・と繰り返す。
（Ｔ＋５ΔＴモード時）：ＰＨ１を１０回選択後、位相をＰＨ６に移して１０回選択、位相をＰＨ１１に移して１０回選択・・・と繰り返す。
（Ｔ＋６ΔＴモード時）：ＰＨ１を１０回選択後、位相をＰＨ７に移して１０回選択、位相をＰＨ１３に移して１０回選択・・・と繰り返す。
（Ｔ＋７ΔＴモード時）：ＰＨ１を１０回選択後、位相をＰＨ８に移して１０回選択、位相をＰＨ１５に移して１０回選択・・・と繰り返す。
（Ｔ＋８ΔＴモード時）：ＰＨ１を１０回選択後、位相をＰＨ９に移して１０回選択、位相をＰＨ１７に移して１０回選択・・・と繰り返す。

なお、ＳＳＣオフのときは、クロック選択信号ＰＨＳＥＬ［１］のみがＨレベルになるように変調制御部１１２によって制御され、常にＴモードに固定される。

上記のクロック選択部１１４は、例えば、図６に示す回路で構成できる。本回路は、典型的な２０：１のＭＵＸ回路である。

分周回路１１５は、クロック信号ＣＫＳＥＬを１０分周して、クロック信号ＣＫ＿ＳＳＣとしてＰＬＬ回路１２０、および変調制御部１１２に出力するようになっている。分周回路１１５は、具体的にはＤフリップフロップを用いて構成された１０分周回路である。

（ＰＬＬ回路１２０の構成）
ＰＬＬ回路１２０は、３次のチャージポンプ型ＰＬＬ回路であり、選択信号ＳＳＣ＿ＥＮのレベルに応じて、バンド幅を切り替えできるようになっている。ＰＬＬ回路１２０は、具体的には、図７に示すように、周波数位相比較回路１２０ａ（ＰＦＤ）、チャージポンプ回路１２０ｂ（ＣＰ）、ローパスフィルタ１２０ｃ（ＬＰＦ）、電圧制御発振回路１２０ｄ（ＶＣＯ）、および分周回路１２０ｅ（ＤＩＶＩＤＥＲ）を備えている。バンド幅の切り替えは、ローパスフィルタ１２０ｃを構成する抵抗素子の抵抗値、容量素子の容量値、およびチャージポンプ回路１２０ｂの電流値を切り替えることによって実現する。

周波数位相比較回路１２０ａは、出力クロック信号ＣＫＯＵＴと基準クロック信号ＲＥＦＣＫの位相差に応じた信号をチャージポンプ回路１２０ｂに出力するようになっている。

チャージポンプ回路１２０ｂは、周波数位相比較回路１２０ａが出力した信号に応じた電圧の信号を出力するようになっている。チャージポンプ回路１２０ｂの出力の電流値は選択信号ＳＳＣ＿ＥＮに応じて切り替えられる。

ローパスフィルタ１２０ｃは、例えば、図８に示すように、Ｒ３、Ｒ４、Ｃ１、Ｃ２、Ｃ３、Ｃ４、ＳＷ１、ＳＷ２、およびＳＷ３で構成され、ＳＳＣ＿ＥＮ＝Ｈ／Ｌに応じて、ＳＷ１、ＳＷ２、ＳＷ３により、抵抗値、および容量値を切り替えることによって、バンド幅が切り替わるようになっている。

上記のように構成されたＰＬＬ回路１２０における、選択信号ＳＳＣ＿ＥＮのレベル（Ｈ又はＬレベル）に対応するバンド幅の設定値と、そのときの各抵抗値・容量値、チャージポンプ電流値（ＣＰ電流値）、およびＶＣＯゲイン（電圧制御発振回路１２０ｄのゲイン）の組み合わせを図９に示す。

ここでは、Ｒ３＝５ｋΩ、Ｒ４＝２ｋΩ、Ｃ１＝８ｐＦ、Ｃ２＝１９ｐＦ、Ｃ３＝１ｐＦ、Ｃ４＝７ｐＦで、ＳＳＣ＿ＥＮ＝Ｈのときは、バンド幅ＢＷ＝４．３８ＭＨｚ、ＳＳＣ＿ＥＮ＝Ｌのときは、バンド幅ＢＷ＝１１．４ＭＨｚに設計されている。ＣＰ電流値はＳＳＣ＿ＥＮ＝Ｈのときは１０μＡ、ＳＳＣ＿ＥＮ＝Ｌのときは４０μＡである。なお、電圧制御発振回路１２０ｄ（ＶＣＯ）のゲインは、ＳＳＣ＿ＥＮ＝Ｈ／Ｌどちらの場合でも２．５ＧＨｚ／Ｖで設計されているものとする。

電圧制御発振回路１２０ｄは、ローパスフィルタ１２０ｃが出力した電圧に応じた周波数の出力クロック信号ＣＫＯＵＴを、クロック生成回路１００の外部、および分周回路１２０ｅに出力するようになっている。

分周回路１２０ｅは、電圧制御発振回路１２０ｄが出力した出力クロック信号ＣＫＯＵＴを分周して周波数位相比較回路１２０ａに出力するようになっている。本実施形態では分周回路１２０ｅは、出力クロック信号ＣＫＯＵＴを６０分周する。

（動作の概略）
クロック生成回路１００の全体の動作としては、周波数変調回路１１０が、入力基準クロックＲＥＦＣＫ（２５ＭＨｚ）を受けて、周波数変調を実施してスペクトラム拡散したクロック信号ＣＫ＿ＳＳＣをＰＬＬ回路１２０に出力する。ＰＬＬ回路１２０は、クロック信号ＣＫ＿ＳＳＣを６０逓倍した出力クロック信号ＣＫＯＵＴを出力する。その際、選択信号ＳＳＣ＿ＥＮがＨレベルのときは、ＣＫＯＵＴとして周波数変調回路１１０から周波数変調されたクロック信号が出力され、選択信号ＳＳＣ＿ＥＮがＬレベルのときは、周波数変調されていないクロック信号が出力される。

（ＳＳＣがオンの場合の動作）
ＳＳＣがオンの場合（選択信号ＳＳＣ＿ＥＮ＝Ｌレベルの場合）には、多相クロック生成回路１１１は、２５ＭＨｚの入力基準クロックＲＥＦＣＫを入力とし、２５０ＭＨｚ×２０相（２００ｐｓ刻み）のマルチフェーズクロックＰＨ［１：２０］を生成する。

また、変調制御部１１２は、図３のＣｏｄｅ１〜Ｃｏｄｅ８に示すパターンの位相制御信号ＰＩＣＴＲＬ［１：３］を繰り返し切り替えて出力する。また、変調制御部１１２は、前記の各動作モードに対応したクロック選択信号ＰＨＳＥＬ［１：２０］を繰り返して出力する。

変調制御部１１２が出力した位相制御信号ＰＩＣＴＲＬ［１：３］に応じ、位相細分化部１１３は、２５０ＭＨｚ×２０相（２００ｐｓ刻み）のマルチフェーズクロックＰＨ［１：２０］を１６０相（２５ｐｓ刻み）に細分化する。そして、位相細分化部１１３は、２０相のクロック信号ＰＨＩ［１：２０］を生成してクロック選択部１１４に出力する。

クロック選択部１１４は、クロック選択信号ＰＨＳＥＬ［１：２０］に応じ、位相細分化部１１３が出力した２０相のクロック信号のなかから１つのクロック信号を選択して分周回路１１５に出力する。

以上のようにして、図１０に示すように、位相細分化部１１３とクロック選択部１１４の動作モードが遷移する。すなわち、クロック生成回路１００は、Ｔモード、Ｔ＋ΔＴモード、Ｔ＋２ΔＴモード、Ｔ＋３ΔＴモード、Ｔ＋４ΔＴモード、Ｔ＋５ΔＴモード、Ｔ＋６ΔＴモード、Ｔ＋７ΔＴモード、Ｔ＋８ΔＴモード、Ｔ＋７ΔＴモード、Ｔ＋６ΔＴモード、Ｔ＋５ΔＴモード、Ｔ＋４ΔＴモード、Ｔ＋３ΔＴモード、Ｔ＋２ΔＴモード、Ｔ＋ΔＴモード、Ｔモード、・・・と状態を変化させ、これを無限に繰り返す。なおＴは出力クロック信号の周期で４０ｎｓ、ΔＴは周期の変化量の２５ｐｓであり、４０ｎｓの０．００６２５％に相当する。また、２００ｐｓが４０ｎｓの−０．５％に相当する。

分周回路１１５は、クロック選択部１１４の出力を分周し、クロック信号ＣＫ＿ＳＳＣ（変調クロック）を出力する。このように、分周回路１１５で分周を行うことにより、一回の位相シフトが２００ｐｓという比較的大きな値でも、−０．５％という細かな変調率を実現できる。

以上のように、クロック生成回路１００では、ＳＳＣオンの場合に、図１１に示すように、２５ＭＨｚ（変調率：０％）、２４．９８４ＭＨｚ（変調率：−０．００６２５％）、２４．９６８ＭＨｚ（変調率：−０．０１２５％）、・・・、２４．８７５ＭＨｚ（変調率：−０．５％）、・・・、２４．９６８ＭＨｚ（変調率：−０．０１２５％）、２４．９８４ＭＨｚ（変調率：−０．００６２５％）、２５ＭＨｚ（変調率：０％）・・・と、０．００６２５％刻みで、周波数変調回路１１０が出力するクロック信号ＣＫ＿ＳＳＣの周波数が階段状に切り替えられる。これにより、出力クロック信号ＣＫＯＵＴは１．４９２５Ｇ〜１．５ＧＨｚ（０〜−０．５％変調）の範囲で変調され、スペクトラムのピーク値低減が実現される。

（ＳＳＣがオフの場合の動作）
ＳＳＣオフ（選択信号ＳＳＣ＿ＥＮ＝Ｌレベル）の場合には、変調制御部１１２は、ＰＩＣＴＲＬ［１：３］をすべてＬレベル（すなわちＣｏｄｅ１）に固定して出力するとともに、Ｔモードに対応したクロック選択信号ＰＨＳＥＬ［１：２０］を出力する。

これにより、位相細分化部１１３とクロック選択部１１４は、常にＴモードで動作し、図１２に示すように、周波数変調回路１１０が出力するクロック信号ＣＫ＿ＳＳＣは、常に２５ＭＨｚ一定（変調率：０％）となる。すなわち、ＰＬＬ回路１２０から出力される出力クロック信号ＣＫＯＵＴは、一定の１．５ＧＨｚである。

以上のように、本実施形態では、出力クロック信号に、周波数変調をかけるか否かを選択することができるので、例えばＬＳＩ設計者やセット設計者がＳＳＣオン／オフを選択信号の切り替えのみでＳＳＣ機能の有無を自在に選択することができる。それゆえ、例えばクロック生成回路１００を送信側に搭載したＬＳＩやＤＶＤプレーヤ等のセットの接続相手（受信側）がＳＳＣに非対応で、ＳＳＣオンのときに接続性が悪かった場合に、ＳＳＣをオフに切り替えて使用することができる。また、周波数変調がかかった場合とかかっていない場合のＬＳＩやセットの検証を、ＬＳＩ内部の回路のみで実現できるので、検証用に外付け回路を設ける必要もなく、効率よく、かつ低コストに検証ができるようになる。

また、本実施形態によれば、周波数変調がかかっている場合とかかっていない場合とで、ＰＬＬ回路１２０の特性を調整することができるので、ＰＬＬ回路１２０内の電圧制御発振回路１２０ｄの蓄積ジッタを低減することができる。すなわち、本実施形態では、ＳＳＣオン時の接続性向上と、ＳＳＣオフ時の蓄積ジッタ低減を両立できるようになる。

また、ＰＬＬ回路１２０のバンド幅切り替える場合に、チャージポンプの電流のみを切り替えると、ＰＬＬのバンド幅のみならず位相余裕まで変化してしまうが、本実施形態では、チャージポンプ回路１２０ｂの電流量と、ローパスフィルタ１２０ｃのカットオフ周波数（具体的には抵抗値および容量値の各値）の両方を切り替えるので、位相余裕も一定に保つことが可能となる。

《発明の実施形態１の変形例》
図１３に示すように、外部より情報の読み書き可能なレジスタ部と、そのレジスタ部の情報を読み取って選択信号ＳＳＣ＿ＥＮを生成して出力するレジスタ参照部とをクロック生成回路１００に追加してもよい。本構成によると、例えば、ソフトウェアでレジスタ部の内容を書き換えることによってＳＳＣオン／オフの切り替えが可能となる。

また、上記のレジスタ部には予め定められた値を保持させることによって、選択信号ＳＳＣ＿ＥＮが予め定められた論理レベルに固定されるようにしてもよい。これにより、同一の回路を、ＳＳＣ専用のクロック生成回路、またはＳＳＣ機能なしのクロック生成回路として提供することが可能となる。

《発明の実施形態１の他の変形例》
ＰＬＬ回路１２０のロックを確認してからＳＳＣをオンに切り替えるようにしてもよい。具体的には、図１４に示すように、前記ＰＬＬがロックしたか否かを示すロック検知信号（ＬＯＣＫＤＥＴ：例えばＨのときロック、Ｌのときアンロック）をＰＬＬ回路１２０から出力し、ロック検知信号と外部から入力された選択信号ＳＳＣ＿ＥＮを入力とするＡＮＤ回路を設け、このＡＮＤ回路の出力を周波数変調回路１１０に、ＳＳＣオンオフ切り替え制御用の信号として入力する。

本構成によると、安定したＰＬＬ回路のロック動作、およびシステムの起動が保証できる。また、周波数変調がかかった際のロック過程のシミュレーションをしなくてよくなり、設計期間の短縮につながる。

なお、上記の実施形態および変形例では、ＰＩＣＴＲＬ［１：３］信号が３ビットの信号で、８階調の周波数変調が実現されている例を説明したが、周波数の分割数（量子数）が多いほど、周波数時間変化が三角波形に近くなり、スペクトラムのピーク値の低減効果は大きくなる。

また、位相細分化部１１３が差動動作、クロック選択部１１４がシングル動作の場合は、位相細分化部１１３とクロック選択部１１４の間に、差動シングル変換回路を設けるようにすればよい（位相細分化部１１３、およびクロック選択部１１４がともに差動動作、もしくはともにシングル動作の場合は、変換回路は必要ない）。

《発明の実施形態２》
図１５は、本発明の実施形態２に係るクロック生成回路２００の構成を示すブロック図である。図１５に示すように、クロック生成回路２００は、ＰＬＬ回路１２０、周波数変調回路２１０、および周波数変調検出回路２２０を備えている。また、クロック生成回路２００は、基準クロック信号ＲＥＦＣＫが入力される端子と、出力クロック信号ＣＫＯＵＴを出力する端子と、リセット信号ＲＥＳＥＴが入力される端子を備えている。

周波数変調回路２１０は、入力基準クロックＲＥＦＣＫに基づいてクロック信号を生成し、クロック信号ＣＫ＿ＳＳＣとして出力するようになっている。本実施形態では、周波数変調回路２１０は、ＰＬＬ回路１２０や周波数変調検出回路２２０とは、別チップの回路であり、デジタル方式の周波数変調回路である。また、周波数変調回路２１０が生成するクロック信号は、周波数変調されている場合といない場合がある。

周波数変調検出回路２２０は、周波数変調回路２１０が生成したクロック信号ＣＫ＿ＳＳＣが周波数変調されているか否かを検出し、クロック信号ＣＫ＿ＳＳＣが周波数変調されている場合には、Ｈレベルの選択信号ＳＳＣ＿ＥＮを出力し、クロック信号ＣＫ＿ＳＳＣが周波数変調されていない場合には、Ｌレベルの選択信号ＳＳＣ＿ＥＮを出力するようになっている。

図１６は、周波数変調検出回路２２０の構成例を示すブロック図である。周波数変調検出回路２２０は、図１６に示すように、フリップフロップ２２１ａ〜２２１ｅ、フリップフロップ２２２ａ〜２２２ｅ、ＡＮＤ回路２２３ａ〜２２３ｃ、ＯＲ回路２２４、およびフリップフロップ２２５を備えている。また、周波数変調検出回路２２０には、クロック信号ＣＫ＿ＳＳＣ、基準クロック信号ＲＥＦＣＫ、およびリセット信号ＲＥＳＥＴが入力されている。

上記のフリップフロップのうち、フリップフロップ２２１ａとフリップフロップ２２２ｃとは、セット機能付のフリップフロップであり、その他のフリップフロップは、リセット機能付のフリップフロップである。

上記のフリップフロップ２２１ａ〜２２１ｅによって、基準クロック信号ＲＥＦＣＫをフリップフロップ（Ｄフリップフロップ）のＣＫ入力とするシフトレジスタ（ＲＥＦＣＫシフトレジスタ）が構成されている。また、フリップフロップ２２２ａ〜２２２ｅによって、クロック信号ＣＫ＿ＳＳＣをフリップフロップ（Ｄフリップフロップ）のＣＫ入力とするシフトレジスタ（ＣＫ＿ＳＳＣシフトレジスタ）が構成されている。

（動作の概略）
クロック生成回路２００全体の動作としては、周波数変調回路２１０が出力したクロック信号ＣＫ＿ＳＳＣを受けて、クロック信号ＣＫ＿ＳＳＣをＰＬＬ回路１２０と周波数変調検出回路２２０に出力する。ＰＬＬ回路１２０は、クロック信号ＣＫ＿ＳＳＣをクロックアップしてＣＫＯＵＴとして出力する。その際、クロック信号ＣＫ＿ＳＳＣに変調がかかっているか否かを周波数変調検出回路２２０にて検知し、その検知結果をＰＬＬ回路１２０が受ける。変調がかかっている場合には、ＰＬＬ回路１２０のバンド幅が下げられ、変調がかかっていない場合は、ＰＬＬ回路１２０のバンド幅が上げられる。

（周波数変調検出回路２２０の動作）
クロック生成回路２００では、初期状態は、リセット信号ＲＥＳＥＴは、Ｈレベルである。この場合、ＲＥＦＣＫシフトレジスタにおいては、初期値として左から１番目のフリップフロップ２２１ａのＱ出力のみがＨレベルになり、ＣＫ＿ＳＳＣシフトレジスタにおいては、初期値として左から３番目のフリップフロップ２２２ｃのＱ出力Ｈレベルになる。その際、他のフリップフロップはリセット状態で、Ｑ出力はＬレベル固定である。

リセット信号ＲＥＳＥＴがＬレベルになってリセットが解除されると、シフトレジスタ動作が始まり、クロック信号ＣＫ＿ＳＳＣに変調がかかっていない場合には、永遠にＲＥＦＣＫシフトレジスタを構成するフリップフロップのＱ出力と、ＣＫ＿ＳＳＣシフトレジスタを構成するフリップフロップのＱ出力のＨレベル期間が重なることはない。したがって、ＲＥＦＣＫシフトレジスタを構成するフリップフロップのＱ出力とＣＫ＿ＳＳＣシフトレジスタを構成するフリップフロップのＱ出力のＡＮＤをとったものはＨレベルになることはない。すなわち、選択信号ＳＳＣ＿ＥＮはＬレベルのままである。

逆にクロック信号ＣＫ＿ＳＳＣに変調がかかっている場合には、周波数ずれをおこしているために、ＲＥＦＣＫシフトレジスタを構成するフリップフロップのＱ出力とＣＫ＿ＳＳＣシフトレジスタを構成するフリップフロップのＱ出力のＨレベルの期間がある時刻で重なることになる。すなわち、選択信号ＳＳＣ＿ＥＮはＨレベルとなる。

この選択信号ＳＳＣ＿ＥＮがＰＬＬ回路１２０に入力されると、選択信号ＳＳＣ＿ＥＮに応じて、ＰＬＬ回路１２０のバンド幅が調整される。それゆえ、周波数変調回路２１０が出力したクロック信号ＣＫ＿ＳＳＣに周波数変調がかかっているか否かに応じ、ＰＬＬ回路１２０の特性を調整することができ、ジッタを低減することが可能になる。また、上記の周波数変調検出回路２２０は、論理レベルで信号処理を行うフルデジタル方式で構成されたシンプルな構成なので、低電力、かつ小面積で実現でき、プロセスマイグレーションも容易化できる。

なお、上記の各実施形態や各変形例では、シリアルＡＴＡのインタフェース規格に基づいてクロック信号を生成する装置とし説明を行なったが、本発明の適用は、これに限定されるものではなく、ＥＭＩ対策などのために、スプレッドスペクトラムクロッキングが必要なクロック生成回路であれば適用できる。

本発明に係るクロック生成回路は、ＳＳＣ機能のオン／オフを容易に切り替えることができ、また、ＳＳＣ機能をオン／オフしても、ジッタの増大によって接続性が悪化しないようにできるという効果を有し、スプレッドスペクトラムクロッキング機能を有するクロック生成回路等として有用である。

本発明は、スプレッドスペクトラムクロッキング（ｓｐｒｅａｄ ｓｐｅｃｔｒｕｍ ｃｌｏｃｋｉｎｇ）機能を有するクロック生成回路に関するものである。

シリアルＡＴＡ（ｓｅｒｉａｌ ＡＴＡ）等のインタフェース規格においては、ＥＭＩ（ｅｌｅｃｔｒｏ ｍａｇｎｅｔｉｃ ｉｎｔｅｒｆｅｒｅｎｃｅ）を低減することを目的として、スプレッドスペクトラムクロッキング（ｓｐｒｅａｄ ｓｐｅｃｔｒｕｍ ｃｌｏｃｋｉｎｇ、以下ＳＳＣと略記する）が規定されている（例えば、非特許文献１を参照）。

図１７は、シリアルＡＴＡ規格において、ＳＳＣ機能に基づいてクロック周波数が変化する様子を示すグラフである。また、図１８は、シリアルＡＴＡ規格における、ＳＳＣ機能に基づくクロック信号のスペクトラムの例である。ＳＳＣは、図１７に示すように、クロック源から出力されたクロック信号に、所定の変調率（例えばδ＝０．５％）、および変調周期（例えばｆｍ＝３０ｋＨｚ〜３３ｋＨｚ）を有するように周波数変調を行なってスペクトラムを拡散し、図１８のようにスペクトラムのピーク値を低減する技術である。

スペクトラム拡散を実現するクロック生成回路としては、複数種類の位相のクロック信号を生成するＰＬＬ回路と、生成された複数種類の位相のクロック信号に対して周期的な位相シフトを行なう位相補間部を設けて、位相補間部が生成した複数種類のクロック信号のなかから１つのクロック信号を選択して出力するように構成されたものがある（例えば特許文献１を参照）。

このようにしてスペクトラム拡散したクロック信号を生成するクロック生成回路では、周期的な位相シフトをＰＬＬ回路のループ外で行っているため、位相シフト時の位相ずれがあると、それがそのまま出力に高周波ジッタとして現れてしまう。高周波ジッタを含むデータ信号が出力されると、受信側回路がこのデータを受けられず、シリアルＡＴＡを搭載したセット間の接続性が低下してしまう可能性がある。

これに対しては、図１９に示すように、スペクトラム拡散したクロック信号を受けるＰＬＬ回路（２段目ＰＬＬ回路と呼ぶ）をさらに接続し、２段目ＰＬＬ回路の低域フィルタ特性により高周波ジッタをカットするようにクロック生成回路を構成するという手段が考えられる。同図において３０１は、基準クロック信号ＲＥＦＣＫを受けてスペクトラム拡散したクロック信号ＣＫ＿ＳＳＣを生成する周波数変調回路である。また３０２は、クロック信号ＣＫ＿ＳＳＣを受けて、クロック信号ＣＫＯＵＴを出力する２段目ＰＬＬ回路である。なお、２段目ＰＬＬ回路は、位相比較器、チャージポンプ回路、２次のＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）、ＶＣＯ（ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）、および分周回路から構成される一般的なＰＬＬ回路である。２段目ＰＬＬ回路を有するクロック生成回路では、高周波ジッタをカットするために、２段目ＰＬＬ回路のバンド幅（カットオフ周波数）を低く設定する。一般的にＰＬＬ回路は、バンド幅が低いと、入力クロック信号のバンド幅よりも高い周波数成分を有するジッタに対してジッタフィルタとして働く。
特開２００５−１８４４８８号公報 Ｓｅｒｉａｌ ＡＴＡ Ｗｏｒｋｇｒｏｕｐ "ＳＡＴＡ：Ｈｉｇｈ Ｓｐｅｅｄ Ｓｅｒｉａｌｉｚｅｄ ＡＴ Ａｔｔａｃｈｍｅｎｔ"，Ｒｅｖｉｓｉｏｎ １．０，２９−Ａｕｇｕｓｔ−２００１

しかしながら、例えば、シリアルＡＴＡ規格のインタフェースを備えた機器であってもクロックリカバリ回路のキャプチャレンジが狭いなどの理由でＳＳＣ機能に対応できない機器が接続相手である場合には、スペクトラム拡散したクロック信号を用いると、接続性に問題を生ずる可能性がある。また、クロック生成回路を含んだＬＳＩを開発する際には、ＳＳＣ機能がある場合とない場合の２種類の状態で、接続性を検証したい場合が多い。

これに対しては、例えば、回路検証だけのために、ＳＳＣ機能の無いクロック生成回路を用意すること等が考えられるが、効率面、およびコスト面から好ましくない。

また、容易にＳＳＣ機能の有無を切り替えられるようにクロック生成回路を構成できたとしても、例えばスペクトラム拡散されている場合に、高周波ジッタをカットするように、２段目ＰＬＬ回路のバンド幅（カットオフ周波数）を低く設定すると、スペクトラム拡散されていない場合に、２段目ＰＬＬ回路内ＶＣＯの蓄積ジッタが大きくなってしまい、接続性が悪化する可能性がある。

本発明は、前記の問題に着目してなされたものであり、ＳＳＣ機能の有無（オン／オフ）を容易に切り替えることができ、また、ＳＳＣ機能をオン／オフしても、ジッタの増大によって接続性が悪化しないクロック生成回路を提供することを目的としている。

前記の課題を解決するため、本発明の一態様は、
入力された基準クロック信号に応じてクロック信号を生成するクロック生成回路であって、
周波数変調のかかっていないクロック信号、および周波数変調のかかったクロック信号のうちの何れを出力するかを示す選択信号に応じて、周波数変調のかかっていないクロック信号、および周波数変調のかかったクロック信号の何れか一方を、前記基準クロック信号に応じて生成する周波数変調回路を備えたことを特徴とする。

また、本発明の一態様は、
上記のクロック生成回路であって、
前記周波数変調回路は、
それぞれの間に所定の位相差を有する複数のクロック信号によって構成された多相クロック信号を生成する多相クロック生成回路と、
前記多相クロック生成回路が生成した多相クロック信号の位相をシフトして出力する位相細分化部と、
前記位相細分化部から出力された多相クロック信号のなかから１つのクロック信号を選択して出力するクロック選択部と、
前記位相細分化部で行なわれる位相のシフトおよび前記クロック選択部で行なわれるクロック信号の選択を固定する第１の制御パターンと、前記位相細分化部で行なわれる位相のシフトおよび前記クロック選択部で行なわれるクロック信号の選択を所定の周期で変更する第２の制御パターンのうちの何れかの制御パターンを、前記選択信号に応じて選択して、前記位相細分化部で行なわれる位相のシフト、および前記クロック選択部で行なわれるクロック信号の選択を制御する変調制御部と、
を備えていることを特徴とする。

また、本発明の一態様は、
上記のクロック生成回路であって、
前記周波数変調回路が出力したクロック信号が入力されるとともに、前記選択信号に応じてバンド幅が切り替わるＰＬＬ回路をさらに備えていることを特徴とする。

また、本発明の一態様は、
上記のクロック生成回路であって、
前記ＰＬＬ回路は、前記選択信号が周波数変調のかかったクロック信号を出力することを示している場合には、周波数変調のかかっていないクロック信号が入力された場合よりもバンド幅を下げるように構成されていることを特徴とする。

また、本発明の一態様は、
上記のクロック生成回路であって、さらに、
外部より読み書き可能なレジスタ部と、
前記レジスタ部の情報を読み取って前記選択信号を生成して出力するレジスタ参照部と、
を備えていることを特徴とする。

また、本発明の一態様は、
上記のクロック生成回路であって、
前記選択信号は、予め定められた論理レベルに固定されていることを特徴とする。

また、本発明の一態様は、
上記のクロック生成回路であって、
前記ＰＬＬ回路は、抵抗器および容量素子を有するローパスフィルタと、チャージポンプとを備えたものであり、
前記ＰＬＬ回路は、前記ローパスフィルタが有する抵抗器の抵抗値および容量素子の容量値、および前記チャージポンプの電流量の両方を切り替えてバンド幅を切り替えるように構成されていることを特徴とする。

また、本発明の一態様は、
上記のクロック生成回路であって、
前記選択信号は、前記ＰＬＬ回路がロックした場合に有効になることを特徴とする。

また、本発明の一態様は、
上記のクロック生成回路であって、さらに、
前記周波数変調回路が出力したクロック信号が入力されるとともに、入力されたバンド幅制御信号に応じてバンド幅が切り替わるＰＬＬ回路と、
前記周波数変調回路が出力したクロック信号に周波数変調がかかっているか否かを検出するとともに、検出結果に応じたバンド幅制御信号を前記ＰＬＬ回路に出力する周波数変調検出回路と、
を備えていることを特徴とする。

また、本発明の一態様は、
上記のクロック生成回路であって、
前記ＰＬＬ回路は、前記バンド幅制御信号が、周波数変調がかかっていることを示している場合には、周波数変調のかかっていないクロック信号が入力された場合よりもバンド幅を下げるように構成されていることを特徴とする。

また、本発明の一態様は、
上記のクロック生成回路であって、
前記周波数変調検出回路は、デジタル回路のみで構成されていることを特徴とする。

本発明によれば、ＳＳＣ機能のオン／オフを容易に切り替えることができ、また、ＳＳＣ機能をオン／オフしても、ジッタの増大によって接続性が悪化しないようにできる。

以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各実施形態や各変形例の説明において、一度説明した構成要素と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。

《発明の実施形態１》
図１は、本発明の実施形態１に係るクロック生成回路１００の構成を示すブロック図である。クロック生成回路１００は、同図に示すように、周波数変調回路１１０とＰＬＬ回路１２０とを備え、さらに、基準クロック信号ＲＥＦＣＫが入力される端子と、出力クロック信号ＣＫＯＵＴを出力する端子と、ＳＳＣ（ｓｐｒｅａｄ ｓｐｅｃｔｒｕｍ ｃｌｏｃｋｉｎｇ）のオン／オフを切り替える選択信号ＳＳＣ＿ＥＮが入力される端子を備えている。

（周波数変調回路１１０の構成）
周波数変調回路１１０は、選択信号ＳＳＣ＿ＥＮに応じ、周波数変調したクロック信号または周波数変調していないクロック信号を、入力基準クロックＲＥＦＣＫに基づいて生成して、クロック信号ＣＫ＿ＳＳＣとしてＰＬＬ回路１２０に出力するようになっている。すなわち、周波数変調回路１１０は、選択信号ＳＳＣ＿ＥＮに応じ、ＳＳＣ機能のオン／オフが切り替えられる。なお、本実施形態では、入力基準クロックＲＥＦＣＫは２５ＭＨｚであるものとする。また、クロック信号ＣＫ＿ＳＳＣは、ＳＳＣがオフの場合は２５ＭＨｚ、オンの場合は２４．８７５Ｍ〜２５ＭＨｚ（０〜−０．５％変調）であるものとする。

周波数変調回路１１０は、詳しくは、図２に示すように、多相クロック生成回路１１１、変調制御部１１２、位相細分化部１１３、クロック選択部１１４、および分周回路１１５を備えている。

多相クロック生成回路１１１は、入力基準クロックＲＥＦＣＫに基づいて、２５０ＭＨｚ×２０相（２００ｐｓ刻み）のマルチフェーズクロックＰＨ［１：２０］を生成して、位相細分化部１１３に出力するようになっている。

変調制御部１１２は、位相細分化部１１３を制御するための位相制御信号ＰＩＣＴＲＬ［１：３］、およびクロック選択部１１４を制御するための信号であるクロック選択信号ＰＨＳＥＬ［１：２０］を、選択信号ＳＳＣ＿ＥＮに応じて生成するようになっている。変調制御部１１２は、この動作を分周回路１１５が出力したクロック信号ＣＫ＿ＳＳＣに同期して行なう。

詳しくは、変調制御部１１２は、ＳＳＣのオンオフに応じて２つの制御パターン（第１および第２の制御パターン）があり、ＳＳＣオン（選択信号ＳＳＣ＿ＥＮ＝Ｈレベル）のときは、図３のＣｏｄｅ１〜Ｃｏｄｅ８に示すパターンの位相制御信号ＰＩＣＴＲＬ［１：３］を、繰り返し切り替えて出力する。また、ＳＳＣオンのときは、変調制御部１１２は、後述するＴモード、Ｔ＋ΔＴモード、Ｔ＋２ΔＴモード、Ｔ＋３ΔＴモード、Ｔ＋４ΔＴモード、Ｔ＋５ΔＴモード、Ｔ＋６ΔＴモード、Ｔ＋７ΔＴモード、およびＴ＋８ΔＴモードの各動作モードに対応したクロック選択信号ＰＨＳＥＬ［１：２０］を繰り返して出力する。繰り返しのパターンは、Ｔモード、Ｔ＋ΔＴモード、Ｔ＋２ΔＴモード、Ｔ＋３ΔＴモード、Ｔ＋４ΔＴモード、Ｔ＋５ΔＴモード、Ｔ＋６ΔＴモード、Ｔ＋７ΔＴモード、Ｔ＋８ΔＴモード、Ｔ＋７ΔＴモード、Ｔ＋６ΔＴモード、Ｔ＋５ΔＴモード、Ｔ＋４ΔＴモード、Ｔ＋３ΔＴモード、Ｔ＋２ΔＴモード、Ｔ＋ΔＴモード、Ｔモード、・・・のようになっている。

また、変調制御部１１２は、ＳＳＣオフ（選択信号ＳＳＣ＿ＥＮ＝Ｌレベル）のときは、ＰＩＣＴＲＬ［１：３］をすべてＬレベル（すなわちＣｏｄｅ１）に固定して出力するとともに、Ｔモードに対応したクロック選択信号ＰＨＳＥＬ［１：２０］を出力する。変調制御部１１２は、本実施形態では、例えばＲＴＬにより設計され、全ての回路がデジタル回路で構成されたフルデジタル回路であるものとする。

位相細分化部１１３は、変調制御部１１２から出力された位相制御信号ＰＩＣＴＲＬ［１：３］に応じ、マルチフェーズクロックＰＨ［１：２０］の位相をシフトして、２０相のクロック信号ＰＨＩ［１：２０］を生成してクロック選択部１１４に出力するようになっている。具体的には、位相細分化部１１３は、図３のコード表に示すＣｏｄｅ１〜８に従って、同図のグラフに示すように位相を２５ｐｓ毎位相シフトしていく。ＰＩＣＴＲＬ［１：３］信号は３ビットの信号なので、位相細分化部１１３は８階調の制御が可能である。すなわち、解像度は、２００ｐｓ÷８＝２５ｐｓである。なおＳＳＣオフのときは、ＰＩＣＴＲＬ［１：３］＝Ｌになるように変調制御部１１２によって制御されて、位相は固定される。

位相細分化部１１３は、例えば、図４に示す回路で構成できる。本回路は、抵抗Ｒ１、Ｒ２、差動スイッチ２つ（ＮＭＯＳトランジスタＭＮ１とＭＮ２のペア、およびＮＭＯＳトランジスタＭＮ３とＭＮ４のペア）と、電流源Ｉ１、Ｉ２とから構成される典型的な電流差動型のフェーズインターポレータである。本回路は、電流源Ｉ１とＩ２の電流量の比を変えることによって位相の重み付けを行い、差動入力Ａ、Ｂ間の位相を差動出力ＯＵＴに出力する。

その際、電流源Ｉ１、Ｉ２は、電流源Ｉ１の電流とＩ２の電流の和が常に一定になるように、ＰＩＣＴＲＬ［１：３］、およびＮＰＩＣＴＲＬ［１：３］によって制御される（なお、ＮＰＩＣＴＲＬ［１：３］は、ＰＩＣＴＲＬ［１：３］の反転信号である）。

クロック選択部１１４は、変調制御部１１２が出力したクロック選択信号ＰＨＳＥＬ［１：２０］に応じて、２０相のクロック信号ＰＨＩ［１：２０］のなかから１つのクロック信号を選択し、クロック信号ＣＫＳＥＬとして分周回路１１５に出力するようになっている。

クロック選択部１１４は、下記の各動作モード（Ｔモード、Ｔ＋ΔＴモード・・・）に応じて、以下のようにクロック信号を選択する（図５を参照）。
（Ｔモード時）：ＰＨ１を常に選択する。
（Ｔ＋ΔＴモード時）：ＰＨ１を１０回選択後、位相をＰＨ２に移して１０回選択、位相をＰＨ３に移して１０回選択・・・と繰り返す。
（Ｔ＋２ΔＴモード時）：ＰＨ１を１０回選択後、位相をＰＨ３に移して１０回選択、位相をＰＨ５に移して１０回選択・・・と繰り返す。
（Ｔ＋３ΔＴモード時）：ＰＨ１を１０回選択後、位相をＰＨ４に移して１０回選択、位相をＰＨ７に移して１０回選択・・・と繰り返す。
（Ｔ＋４ΔＴモード時）：ＰＨ１を１０回選択後、位相をＰＨ５に移して１０回選択、位相をＰＨ９に移して１０回選択・・・と繰り返す。
（Ｔ＋５ΔＴモード時）：ＰＨ１を１０回選択後、位相をＰＨ６に移して１０回選択、位相をＰＨ１１に移して１０回選択・・・と繰り返す。
（Ｔ＋６ΔＴモード時）：ＰＨ１を１０回選択後、位相をＰＨ７に移して１０回選択、位相をＰＨ１３に移して１０回選択・・・と繰り返す。
（Ｔ＋７ΔＴモード時）：ＰＨ１を１０回選択後、位相をＰＨ８に移して１０回選択、位相をＰＨ１５に移して１０回選択・・・と繰り返す。
（Ｔ＋８ΔＴモード時）：ＰＨ１を１０回選択後、位相をＰＨ９に移して１０回選択、位相をＰＨ１７に移して１０回選択・・・と繰り返す。

なお、ＳＳＣオフのときは、クロック選択信号ＰＨＳＥＬ［１］のみがＨレベルになるように変調制御部１１２によって制御され、常にＴモードに固定される。

上記のクロック選択部１１４は、例えば、図６に示す回路で構成できる。本回路は、典型的な２０：１のＭＵＸ回路である。

分周回路１１５は、クロック信号ＣＫＳＥＬを１０分周して、クロック信号ＣＫ＿ＳＳＣとしてＰＬＬ回路１２０、および変調制御部１１２に出力するようになっている。分周回路１１５は、具体的にはＤフリップフロップを用いて構成された１０分周回路である。

（ＰＬＬ回路１２０の構成）
ＰＬＬ回路１２０は、３次のチャージポンプ型ＰＬＬ回路であり、選択信号ＳＳＣ＿ＥＮのレベルに応じて、バンド幅を切り替えできるようになっている。ＰＬＬ回路１２０は、具体的には、図７に示すように、周波数位相比較回路１２０ａ（ＰＦＤ）、チャージポンプ回路１２０ｂ（ＣＰ）、ローパスフィルタ１２０ｃ（ＬＰＦ）、電圧制御発振回路１２０ｄ（ＶＣＯ）、および分周回路１２０ｅ（ＤＩＶＩＤＥＲ）を備えている。バンド幅の切り替えは、ローパスフィルタ１２０ｃを構成する抵抗素子の抵抗値、容量素子の容量値、およびチャージポンプ回路１２０ｂの電流値を切り替えることによって実現する。

周波数位相比較回路１２０ａは、出力クロック信号ＣＫＯＵＴと基準クロック信号ＲＥＦＣＫの位相差に応じた信号をチャージポンプ回路１２０ｂに出力するようになっている。

チャージポンプ回路１２０ｂは、周波数位相比較回路１２０ａが出力した信号に応じた電圧の信号を出力するようになっている。チャージポンプ回路１２０ｂの出力の電流値は選択信号ＳＳＣ＿ＥＮに応じて切り替えられる。

ローパスフィルタ１２０ｃは、例えば、図８に示すように、Ｒ３、Ｒ４、Ｃ１、Ｃ２、Ｃ３、Ｃ４、ＳＷ１、ＳＷ２、およびＳＷ３で構成され、ＳＳＣ＿ＥＮ＝Ｈ／Ｌに応じて、ＳＷ１、ＳＷ２、ＳＷ３により、抵抗値、および容量値を切り替えることによって、バンド幅が切り替わるようになっている。

上記のように構成されたＰＬＬ回路１２０における、選択信号ＳＳＣ＿ＥＮのレベル（Ｈ又はＬレベル）に対応するバンド幅の設定値と、そのときの各抵抗値・容量値、チャージポンプ電流値（ＣＰ電流値）、およびＶＣＯゲイン（電圧制御発振回路１２０ｄのゲイン）の組み合わせを図９に示す。

ここでは、Ｒ３＝５ｋΩ、Ｒ４＝２ｋΩ、Ｃ１＝８ｐＦ、Ｃ２＝１９ｐＦ、Ｃ３＝１ｐＦ、Ｃ４＝７ｐＦで、ＳＳＣ＿ＥＮ＝Ｈのときは、バンド幅ＢＷ＝４．３８ＭＨｚ、ＳＳＣ＿ＥＮ＝Ｌのときは、バンド幅ＢＷ＝１１．４ＭＨｚに設計されている。ＣＰ電流値はＳＳＣ＿ＥＮ＝Ｈのときは１０μＡ、ＳＳＣ＿ＥＮ＝Ｌのときは４０μＡである。なお、電圧制御発振回路１２０ｄ（ＶＣＯ）のゲインは、ＳＳＣ＿ＥＮ＝Ｈ／Ｌどちらの場合でも２．５ＧＨｚ／Ｖで設計されているものとする。

電圧制御発振回路１２０ｄは、ローパスフィルタ１２０ｃが出力した電圧に応じた周波数の出力クロック信号ＣＫＯＵＴを、クロック生成回路１００の外部、および分周回路１２０ｅに出力するようになっている。

分周回路１２０ｅは、電圧制御発振回路１２０ｄが出力した出力クロック信号ＣＫＯＵＴを分周して周波数位相比較回路１２０ａに出力するようになっている。本実施形態では分周回路１２０ｅは、出力クロック信号ＣＫＯＵＴを６０分周する。

（動作の概略）
クロック生成回路１００の全体の動作としては、周波数変調回路１１０が、入力基準クロックＲＥＦＣＫ（２５ＭＨｚ）を受けて、周波数変調を実施してスペクトラム拡散したクロック信号ＣＫ＿ＳＳＣをＰＬＬ回路１２０に出力する。ＰＬＬ回路１２０は、クロック信号ＣＫ＿ＳＳＣを６０逓倍した出力クロック信号ＣＫＯＵＴを出力する。その際、選択信号ＳＳＣ＿ＥＮがＨレベルのときは、ＣＫＯＵＴとして周波数変調回路１１０から周波数変調されたクロック信号が出力され、選択信号ＳＳＣ＿ＥＮがＬレベルのときは、周波数変調されていないクロック信号が出力される。

（ＳＳＣがオンの場合の動作）
ＳＳＣがオンの場合（選択信号ＳＳＣ＿ＥＮ＝Ｌレベルの場合）には、多相クロック生成回路１１１は、２５ＭＨｚの入力基準クロックＲＥＦＣＫを入力とし、２５０ＭＨｚ×２０相（２００ｐｓ刻み）のマルチフェーズクロックＰＨ［１：２０］を生成する。

また、変調制御部１１２は、図３のＣｏｄｅ１〜Ｃｏｄｅ８に示すパターンの位相制御信号ＰＩＣＴＲＬ［１：３］を繰り返し切り替えて出力する。また、変調制御部１１２は、前記の各動作モードに対応したクロック選択信号ＰＨＳＥＬ［１：２０］を繰り返して出力する。

変調制御部１１２が出力した位相制御信号ＰＩＣＴＲＬ［１：３］に応じ、位相細分化部１１３は、２５０ＭＨｚ×２０相（２００ｐｓ刻み）のマルチフェーズクロックＰＨ［１：２０］を１６０相（２５ｐｓ刻み）に細分化する。そして、位相細分化部１１３は、２０相のクロック信号ＰＨＩ［１：２０］を生成してクロック選択部１１４に出力する。

クロック選択部１１４は、クロック選択信号ＰＨＳＥＬ［１：２０］に応じ、位相細分化部１１３が出力した２０相のクロック信号のなかから１つのクロック信号を選択して分周回路１１５に出力する。

以上のようにして、図１０に示すように、位相細分化部１１３とクロック選択部１１４の動作モードが遷移する。すなわち、クロック生成回路１００は、Ｔモード、Ｔ＋ΔＴモード、Ｔ＋２ΔＴモード、Ｔ＋３ΔＴモード、Ｔ＋４ΔＴモード、Ｔ＋５ΔＴモード、Ｔ＋６ΔＴモード、Ｔ＋７ΔＴモード、Ｔ＋８ΔＴモード、Ｔ＋７ΔＴモード、Ｔ＋６ΔＴモード、Ｔ＋５ΔＴモード、Ｔ＋４ΔＴモード、Ｔ＋３ΔＴモード、Ｔ＋２ΔＴモード、Ｔ＋ΔＴモード、Ｔモード、・・・と状態を変化させ、これを無限に繰り返す。なおＴは出力クロック信号の周期で４０ｎｓ、ΔＴは周期の変化量の２５ｐｓであり、４０ｎｓの０．００６２５％に相当する。また、２００ｐｓが４０ｎｓの−０．５％に相当する。

分周回路１１５は、クロック選択部１１４の出力を分周し、クロック信号ＣＫ＿ＳＳＣ（変調クロック）を出力する。このように、分周回路１１５で分周を行うことにより、一回の位相シフトが２００ｐｓという比較的大きな値でも、−０．５％という細かな変調率を実現できる。

以上のように、クロック生成回路１００では、ＳＳＣオンの場合に、図１１に示すように、２５ＭＨｚ（変調率：０％）、２４．９８４ＭＨｚ（変調率：−０．００６２５％）、２４．９６８ＭＨｚ（変調率：−０．０１２５％）、・・・、２４．８７５ＭＨｚ（変調率：−０．５％）、・・・、２４．９６８ＭＨｚ（変調率：−０．０１２５％）、２４．９８４ＭＨｚ（変調率：−０．００６２５％）、２５ＭＨｚ（変調率：０％）・・・と、０．００６２５％刻みで、周波数変調回路１１０が出力するクロック信号ＣＫ＿ＳＳＣの周波数が階段状に切り替えられる。これにより、出力クロック信号ＣＫＯＵＴは１．４９２５Ｇ〜１．５ＧＨｚ（０〜−０．５％変調）の範囲で変調され、スペクトラムのピーク値低減が実現される。

（ＳＳＣがオフの場合の動作）
ＳＳＣオフ（選択信号ＳＳＣ＿ＥＮ＝Ｌレベル）の場合には、変調制御部１１２は、ＰＩＣＴＲＬ［１：３］をすべてＬレベル（すなわちＣｏｄｅ１）に固定して出力するとともに、Ｔモードに対応したクロック選択信号ＰＨＳＥＬ［１：２０］を出力する。

これにより、位相細分化部１１３とクロック選択部１１４は、常にＴモードで動作し、図１２に示すように、周波数変調回路１１０が出力するクロック信号ＣＫ＿ＳＳＣは、常に２５ＭＨｚ一定（変調率：０％）となる。すなわち、ＰＬＬ回路１２０から出力される出力クロック信号ＣＫＯＵＴは、一定の１．５ＧＨｚである。

以上のように、本実施形態では、出力クロック信号に、周波数変調をかけるか否かを選択することができるので、例えばＬＳＩ設計者やセット設計者がＳＳＣオン／オフを選択信号の切り替えのみでＳＳＣ機能の有無を自在に選択することができる。それゆえ、例えばクロック生成回路１００を送信側に搭載したＬＳＩやＤＶＤプレーヤ等のセットの接続相手（受信側）がＳＳＣに非対応で、ＳＳＣオンのときに接続性が悪かった場合に、ＳＳＣをオフに切り替えて使用することができる。また、周波数変調がかかった場合とかかっていない場合のＬＳＩやセットの検証を、ＬＳＩ内部の回路のみで実現できるので、検証用に外付け回路を設ける必要もなく、効率よく、かつ低コストに検証ができるようになる。

また、本実施形態によれば、周波数変調がかかっている場合とかかっていない場合とで、ＰＬＬ回路１２０の特性を調整することができるので、ＰＬＬ回路１２０内の電圧制御発振回路１２０ｄの蓄積ジッタを低減することができる。すなわち、本実施形態では、ＳＳＣオン時の接続性向上と、ＳＳＣオフ時の蓄積ジッタ低減を両立できるようになる。

また、ＰＬＬ回路１２０のバンド幅切り替える場合に、チャージポンプの電流のみを切り替えると、ＰＬＬのバンド幅のみならず位相余裕まで変化してしまうが、本実施形態では、チャージポンプ回路１２０ｂの電流量と、ローパスフィルタ１２０ｃのカットオフ周波数（具体的には抵抗値および容量値の各値）の両方を切り替えるので、位相余裕も一定に保つことが可能となる。

《発明の実施形態１の変形例》
図１３に示すように、外部より情報の読み書き可能なレジスタ部と、そのレジスタ部の情報を読み取って選択信号ＳＳＣ＿ＥＮを生成して出力するレジスタ参照部とをクロック生成回路１００に追加してもよい。本構成によると、例えば、ソフトウェアでレジスタ部の内容を書き換えることによってＳＳＣオン／オフの切り替えが可能となる。

また、上記のレジスタ部には予め定められた値を保持させることによって、選択信号ＳＳＣ＿ＥＮが予め定められた論理レベルに固定されるようにしてもよい。これにより、同一の回路を、ＳＳＣ専用のクロック生成回路、またはＳＳＣ機能なしのクロック生成回路として提供することが可能となる。

《発明の実施形態１の他の変形例》
ＰＬＬ回路１２０のロックを確認してからＳＳＣをオンに切り替えるようにしてもよい。具体的には、図１４に示すように、前記ＰＬＬがロックしたか否かを示すロック検知信号（ＬＯＣＫＤＥＴ：例えばＨのときロック、Ｌのときアンロック）をＰＬＬ回路１２０から出力し、ロック検知信号と外部から入力された選択信号ＳＳＣ＿ＥＮを入力とするＡＮＤ回路を設け、このＡＮＤ回路の出力を周波数変調回路１１０に、ＳＳＣオンオフ切り替え制御用の信号として入力する。

本構成によると、安定したＰＬＬ回路のロック動作、およびシステムの起動が保証できる。また、周波数変調がかかった際のロック過程のシミュレーションをしなくてよくなり、設計期間の短縮につながる。

なお、上記の実施形態および変形例では、ＰＩＣＴＲＬ［１：３］信号が３ビットの信号で、８階調の周波数変調が実現されている例を説明したが、周波数の分割数（量子数）が多いほど、周波数時間変化が三角波形に近くなり、スペクトラムのピーク値の低減効果は大きくなる。

また、位相細分化部１１３が差動動作、クロック選択部１１４がシングル動作の場合は、位相細分化部１１３とクロック選択部１１４の間に、差動シングル変換回路を設けるようにすればよい（位相細分化部１１３、およびクロック選択部１１４がともに差動動作、もしくはともにシングル動作の場合は、変換回路は必要ない）。

《発明の実施形態２》
図１５は、本発明の実施形態２に係るクロック生成回路２００の構成を示すブロック図である。図１５に示すように、クロック生成回路２００は、ＰＬＬ回路１２０、周波数変調回路２１０、および周波数変調検出回路２２０を備えている。また、クロック生成回路２００は、基準クロック信号ＲＥＦＣＫが入力される端子と、出力クロック信号ＣＫＯＵＴを出力する端子と、リセット信号ＲＥＳＥＴが入力される端子を備えている。

周波数変調回路２１０は、入力基準クロックＲＥＦＣＫに基づいてクロック信号を生成し、クロック信号ＣＫ＿ＳＳＣとして出力するようになっている。本実施形態では、周波数変調回路２１０は、ＰＬＬ回路１２０や周波数変調検出回路２２０とは、別チップの回路であり、デジタル方式の周波数変調回路である。また、周波数変調回路２１０が生成するクロック信号は、周波数変調されている場合といない場合がある。

周波数変調検出回路２２０は、周波数変調回路２１０が生成したクロック信号ＣＫ＿ＳＳＣが周波数変調されているか否かを検出し、クロック信号ＣＫ＿ＳＳＣが周波数変調されている場合には、Ｈレベルの選択信号ＳＳＣ＿ＥＮを出力し、クロック信号ＣＫ＿ＳＳＣが周波数変調されていない場合には、Ｌレベルの選択信号ＳＳＣ＿ＥＮを出力するようになっている。

図１６は、周波数変調検出回路２２０の構成例を示すブロック図である。周波数変調検出回路２２０は、図１６に示すように、フリップフロップ２２１ａ〜２２１ｅ、フリップフロップ２２２ａ〜２２２ｅ、ＡＮＤ回路２２３ａ〜２２３ｃ、ＯＲ回路２２４、およびフリップフロップ２２５を備えている。また、周波数変調検出回路２２０には、クロック信号ＣＫ＿ＳＳＣ、基準クロック信号ＲＥＦＣＫ、およびリセット信号ＲＥＳＥＴが入力されている。

上記のフリップフロップのうち、フリップフロップ２２１ａとフリップフロップ２２２ｃとは、セット機能付のフリップフロップであり、その他のフリップフロップは、リセット機能付のフリップフロップである。

上記のフリップフロップ２２１ａ〜２２１ｅによって、基準クロック信号ＲＥＦＣＫをフリップフロップ（Ｄフリップフロップ）のＣＫ入力とするシフトレジスタ（ＲＥＦＣＫシフトレジスタ）が構成されている。また、フリップフロップ２２２ａ〜２２２ｅによって、クロック信号ＣＫ＿ＳＳＣをフリップフロップ（Ｄフリップフロップ）のＣＫ入力とするシフトレジスタ（ＣＫ＿ＳＳＣシフトレジスタ）が構成されている。

（動作の概略）
クロック生成回路２００全体の動作としては、周波数変調回路２１０が出力したクロック信号ＣＫ＿ＳＳＣを受けて、クロック信号ＣＫ＿ＳＳＣをＰＬＬ回路１２０と周波数変調検出回路２２０に出力する。ＰＬＬ回路１２０は、クロック信号ＣＫ＿ＳＳＣをクロックアップしてＣＫＯＵＴとして出力する。その際、クロック信号ＣＫ＿ＳＳＣに変調がかかっているか否かを周波数変調検出回路２２０にて検知し、その検知結果をＰＬＬ回路１２０が受ける。変調がかかっている場合には、ＰＬＬ回路１２０のバンド幅が下げられ、変調がかかっていない場合は、ＰＬＬ回路１２０のバンド幅が上げられる。

（周波数変調検出回路２２０の動作）
クロック生成回路２００では、初期状態は、リセット信号ＲＥＳＥＴは、Ｈレベルである。この場合、ＲＥＦＣＫシフトレジスタにおいては、初期値として左から１番目のフリップフロップ２２１ａのＱ出力のみがＨレベルになり、ＣＫ＿ＳＳＣシフトレジスタにおいては、初期値として左から３番目のフリップフロップ２２２ｃのＱ出力Ｈレベルになる。その際、他のフリップフロップはリセット状態で、Ｑ出力はＬレベル固定である。

リセット信号ＲＥＳＥＴがＬレベルになってリセットが解除されると、シフトレジスタ動作が始まり、クロック信号ＣＫ＿ＳＳＣに変調がかかっていない場合には、永遠にＲＥＦＣＫシフトレジスタを構成するフリップフロップのＱ出力と、ＣＫ＿ＳＳＣシフトレジスタを構成するフリップフロップのＱ出力のＨレベル期間が重なることはない。したがって、ＲＥＦＣＫシフトレジスタを構成するフリップフロップのＱ出力とＣＫ＿ＳＳＣシフトレジスタを構成するフリップフロップのＱ出力のＡＮＤをとったものはＨレベルになることはない。すなわち、選択信号ＳＳＣ＿ＥＮはＬレベルのままである。

逆にクロック信号ＣＫ＿ＳＳＣに変調がかかっている場合には、周波数ずれをおこしているために、ＲＥＦＣＫシフトレジスタを構成するフリップフロップのＱ出力とＣＫ＿ＳＳＣシフトレジスタを構成するフリップフロップのＱ出力のＨレベルの期間がある時刻で重なることになる。すなわち、選択信号ＳＳＣ＿ＥＮはＨレベルとなる。

この選択信号ＳＳＣ＿ＥＮがＰＬＬ回路１２０に入力されると、選択信号ＳＳＣ＿ＥＮに応じて、ＰＬＬ回路１２０のバンド幅が調整される。それゆえ、周波数変調回路２１０が出力したクロック信号ＣＫ＿ＳＳＣに周波数変調がかかっているか否かに応じ、ＰＬＬ回路１２０の特性を調整することができ、ジッタを低減することが可能になる。また、上記の周波数変調検出回路２２０は、論理レベルで信号処理を行うフルデジタル方式で構成されたシンプルな構成なので、低電力、かつ小面積で実現でき、プロセスマイグレーションも容易化できる。

なお、上記の各実施形態や各変形例では、シリアルＡＴＡのインタフェース規格に基づいてクロック信号を生成する装置とし説明を行なったが、本発明の適用は、これに限定されるものではなく、ＥＭＩ対策などのために、スプレッドスペクトラムクロッキングが必要なクロック生成回路であれば適用できる。

本発明に係るクロック生成回路は、ＳＳＣ機能のオン／オフを容易に切り替えることができ、また、ＳＳＣ機能をオン／オフしても、ジッタの増大によって接続性が悪化しないようにできるという効果を有し、スプレッドスペクトラムクロッキング機能を有するクロック生成回路等として有用である。

図１は、実施形態１に係るクロック生成回路の構成を示すブロック図である。 図２は、周波数変調回路１１０の構成例を示すブロック図である。 図３は、変調制御部１１２が出力する位相制御信号と位相シフト量の関係を示す図である。 図４は、位相細分化部１１３の構成例を示すブロック図である。 図５は、各動作モードで選択されるクロック信号を示す図である。 図６は、クロック選択部１１４の構成例を示すブロック図である。 図７は、ＰＬＬ回路１２０の構成例を示すブロック図である。 図８は、ローパスフィルタ１２０ｃの構成例を示すブロック図である。 図９は、ＳＳＣ＿ＥＮに応じて切り替わる各パラメータの値を示す図である。 図１０は、周波数変調回路１１０の状態遷移図である。 図１１は、ＳＳＣがオンの場合の周波数変調回路１１０の周波数変化を示す図である。 図１２は、ＳＳＣがオフの場合の周波数変調回路１１０の周波数変化を示す図である。 図１３は、実施形態１の変形例に係るクロック生成回路の構成を示すブロック図である。 図１４は、実施形態１の他の変形例に係るクロック生成回路の構成を示すブロック図である。 図１５は、実施形態２に係るクロック生成回路の構成を示すブロック図である。 図１６は、周波数変調検出回路２２０の構成例を示すブロック図である。 図１７は、シリアルＡＴＡ規格において、ＳＳＣがオンの場合のクロック信号の周波数変化を示す図である。 図１８は、シリアルＡＴＡ規格において、ＳＳＣがオンの場合のクロック信号のスペクトラムの例を示す図である。 図１９は、高周波ジッタをカットするように構成された従来のクロック生成回路の例を示す図である。

符号の説明

１００ クロック生成回路
１１０ 周波数変調回路
１１１ 多相クロック生成回路
１１２ 変調制御部
１１３ 位相細分化部
１１４ クロック選択部
１１５ 分周回路
１２０ ＰＬＬ回路
１２０ａ 周波数位相比較回路
１２０ｂ チャージポンプ回路
１２０ｃ ローパスフィルタ
１２０ｄ 電圧制御発振回路
１２０ｅ 分周回路
２００ クロック生成回路
２１０ 周波数変調回路
２２０ 周波数変調検出回路
２２１ａ〜２２１ｅ フリップフロップ
２２２ａ〜２２２ｅ フリップフロップ
２２３ａ〜２２３ｃ ＡＮＤ回路
２２４ ＯＲ回路

Claims (11)

1. 入力された基準クロック信号に応じてクロック信号を生成するクロック生成回路であって、
   周波数変調のかかっていないクロック信号、および周波数変調のかかったクロック信号のうちの何れを出力するかを示す選択信号に応じて、周波数変調のかかっていないクロック信号、および周波数変調のかかったクロック信号の何れか一方を、前記基準クロック信号に応じて生成する周波数変調回路を備えたことを特徴とするクロック生成回路。
2. 請求項１のクロック生成回路であって、
   前記周波数変調回路は、
   それぞれの間に所定の位相差を有する複数のクロック信号によって構成された多相クロック信号を生成する多相クロック生成回路と、
   前記多相クロック生成回路が生成した多相クロック信号の位相をシフトして出力する位相細分化部と、
   前記位相細分化部から出力された多相クロック信号のなかから１つのクロック信号を選択して出力するクロック選択部と、
   前記位相細分化部で行なわれる位相のシフトおよび前記クロック選択部で行なわれるクロック信号の選択を固定する第１の制御パターンと、前記位相細分化部で行なわれる位相のシフトおよび前記クロック選択部で行なわれるクロック信号の選択を所定の周期で変更する第２の制御パターンのうちの何れかの制御パターンを、前記選択信号に応じて選択して、前記位相細分化部で行なわれる位相のシフト、および前記クロック選択部で行なわれるクロック信号の選択を制御する変調制御部と、
   を備えていることを特徴とするクロック生成回路。
3. 請求項１のクロック生成回路であって、
   前記周波数変調回路が出力したクロック信号が入力されるとともに、前記選択信号に応じてバンド幅が切り替わるＰＬＬ回路をさらに備えていることを特徴とするクロック生成回路。
4. 請求項３のクロック生成回路であって、
   前記ＰＬＬ回路は、前記選択信号が周波数変調のかかったクロック信号を出力することを示している場合には、周波数変調のかかっていないクロック信号が入力された場合よりもバンド幅を下げるように構成されていることを特徴とするクロック生成回路。
5. 請求項３のクロック生成回路であって、さらに、
   外部より読み書き可能なレジスタ部と、
   前記レジスタ部の情報を読み取って前記選択信号を生成して出力するレジスタ参照部と、
   を備えていることを特徴とするクロック生成回路。
6. 請求項３のクロック生成回路であって、
   前記選択信号は、予め定められた論理レベルに固定されていることを特徴とするクロック生成回路。
7. 請求項３のクロック生成回路であって、
   前記ＰＬＬ回路は、抵抗器および容量素子を有するローパスフィルタと、チャージポンプとを備えたものであり、
   前記ＰＬＬ回路は、前記ローパスフィルタが有する抵抗器の抵抗値および容量素子の容量値、および前記チャージポンプの電流量の両方を切り替えてバンド幅を切り替えるように構成されていることを特徴とするクロック生成回路。
8. 請求項３のクロック生成回路であって、
   前記選択信号は、前記ＰＬＬ回路がロックした場合に有効になることを特徴とするクロック生成回路。
9. 請求項１のクロック生成回路であって、さらに、
   前記周波数変調回路が出力したクロック信号が入力されるとともに、入力されたバンド幅制御信号に応じてバンド幅が切り替わるＰＬＬ回路と、
   前記周波数変調回路が出力したクロック信号に周波数変調がかかっているか否かを検出するとともに、検出結果に応じたバンド幅制御信号を前記ＰＬＬ回路に出力する周波数変調検出回路と、
   を備えていることを特徴とするクロック生成回路。
10. 請求項９のクロック生成回路であって、
    前記ＰＬＬ回路は、前記バンド幅制御信号が、周波数変調がかかっていることを示している場合には、周波数変調のかかっていないクロック信号が入力された場合よりもバンド幅を下げるように構成されていることを特徴とするクロック生成回路。
11. 請求項９のクロック生成回路であって、
    前記周波数変調検出回路は、デジタル回路のみで構成されていることを特徴とするクロック生成回路。

Images