TWI378339B - Method and apparatus for dividing a digital signal by x.5 in an information handling system - Google Patents

Description

Ί378339 九、發明說明： 【發明所屬之技術領域】 本文之揭示案大體而言係關於除法器電路，且更特定言 之，係關於在數位系統中將數位信號除以非整數除數之除 法器電路。 【先前技術】 數位時脈信號在諸如桌上型電腦、膝上型電腦、筆記型

電腦、個人數位助理（PDA)、飼服器、主機、迷你電腦與 通信系統之資訊操控系統（IHS)及使用數位電子儀器之其 他系統中可起重要作用。舉例而言，IHS中之微處理器使 用時脈t號作為時基或時間參考。在實務中，耶通常使 用均與共同系統時脈信號（即，一主時脈信號）有關之多 個時脈信號。 一實用IHS可包括—自共同系統時脈信號或主時脈信號 產生多個時脈信號之硬體。主時脈信號起用於㈣之主要 時序參考的作用。IHS中之其他時脈信號在時序、頻率及 脈寬上與主時脈信號有關。此外，其他時脈信號之上升及 下降邊緣可與主時脈信號之上升及下降邊緣有關，以提供 =内之適當操作時序。在最簡單的情況下，丨他時脈信 數倍而與主時脈信號有關。舉例而t，其他時脈信 號可顯不為主時脈信號之頻率之兩倍或三倍的頻率。 :有可能使—時脈電路將主時脈信號除以整數除數以產 一顯不頻率低於主時脈信號之頻率的時脈信號。舉例而 口 ’除以2時脈電路將主時脈信號除以2以產生一顯示頻 117218.doc U/8339 平為糸統時脈頻率之I/2的時脈㈣ 顯示50/50工#吊’所付時脈信號 邏輯高，而：Γ 時脈信號之-半循環顯示 50/50工作循paw 丰循裱顯示邏輯低。具有 循衣的除以2時脈電路為普 循環且使用勹曰逋的。具有50/50工作 時脈電路亦^通數除數（例如’除數3、4或5)的 電=二二脈;::：，版電路，時脈 ^ 就或系統時脈信號除以除數X 5，盆中p 述大於或等於2之_ · ^、中X描 3-5 ^ , ;而吕，時脈電路可使用2.5、 號。一除以χ s主 ° 產生所得除得時脈信 除以X.5時脈電路可用 資料管理以及吝插甘 己亡體疋址、記憶體 已b 八他積體電路功能之複雜積體電路中。 已知除以以時脈電路顯示除了 5g/5g以外之工== 雙資料二=:作循環時脈信號。舉例而言， 為此等系統:=^：Γ作循環時脈信號，因 資料。許多高速應：中之時:及需=^^ 工作循環之時脈信號。序4要求—维持理想5〇-5〇 5〇:〇lt:為一種將時脈信號除以非整數除數以提供顯干 /5;:作循環之輸出信號之方法及裝置。 』不 【發明内容】 因此’在—實施 信號之方法。兮方法：“―種藉由除法器電路來處理 接收—時脈輸入作號又除法盗輸入來 L戒，该時脈輸入信號包括顯示一頻率 M72i8.doc 1378339 CLKm FREQ之複數個脈衝。該方法亦包括藉由麵接至除 法器輸入之除法器邏輯而在除法器電路之除法器輸出處產 生一時脈輸出信號，該時脈輸出信號包括顯示一時脈頻率 CLK〇UT FREQ之複數個脈衝，該頻率CLKOUT FREQ等於 頻率CLKIN FREq除以χ.5，其中χ為至少等於2之整數。 產生，脈輸出信號之步驟亦包括藉由一可變工作循環脈衝 產生器來產生一顯示根據關係A frEq=CLKIN freq/(2x (X.5))之頻率A FREQ的脈衝信號a，其中脈衝信號a包括 八有上升及下降邊緣之複數個脈衝。產生時脈輸出信號之 步驟進一步包括藉由時間延遲邏輯來產生脈衝信號a之一 時間延遲複本，該時間延遲複本表示為脈衝信號B，其中 脈衝信號B包括具有上升及下降邊緣之複數個脈衝。產生 時脈輸出信號之步驟進一步包括藉由相位延遲邏輯來產生 信號A之一相位延遲複本及信號B之一相位延遲複本，信 號A及信號8之該等相位延遲複本在相位上延遲一預定相 位里。產生時脈輸出信號之步驟進一步包括藉由耦接至除 法器輸出之輸出邏肖來產i包括才复婁丈個偶脈衝及奇脈衝之 時脈輸出k號’其中偶及奇脈衝包括分別回應於脈衝信號 A及脈衝信號B之上升邊緣而產生之上升邊緣，且其中。偶 奇脈衝包括为別回應於脈衝信號A及脈衝信號B之相位 延遲複本之下降邊緣而產生之下降邊緣。 在另1施例中，揭示一種包括一除法器輸入之除法器 電路’該除法器輸入經調適用以接收一時脈輸入信號，該 時脈輸人信號包括顯示—頻率以謂freq之複數個脈 I17218.doc 13/8339 衝。S玄除法器電路亦包括一除法器輸出，在該除法器輸出 處產生-包括顯示一時脈頻率clk〇ut freq之複數個脈 衝之時脈輸出信號，該頻率CLKOUT FREQ等於頻率 CLKIN FREQ除以X.5，其中χ為至少等於2之整數。除法 g電路進-步包括Μ接於除法器輸人與除法器輸出之間的 除=邏輯。該除法器邏輯藉由以一可變工作循環脈衝產 生裔來產生一顯示根據關係A FREQ=CLKIN FREQ/(2x • (Χ·5))之頻率A FR叫的脈衝信號A而形成時脈輸出信號， 其中脈衝信號A包括具有上升及下降邊緣之複數個脈衝。 除法器邏輯藉由以時間延遲邏輯來產生脈衝信號A之一時 間延遲複本（其表示為脈衝信號B)而進一步形成時脈輸出 “虎’其中脈衝信號B包括具有上升及下降邊緣之複數個 脈衝。除法器邏輯藉由以相位延遲邏輯來產生信號Α之一 相位延遲複本及信號B之一相位延遲複本而進一步形成時 ㈣幻f號，信號A及信號B之該等相位延遲複本在相位 I i延遲-狀相位量。除法器邏輯藉由㈣接至除法器輸 出之輸出邏輯來蓋生包括複數個偶脈衝及奇脈衝的時脈輸 出…進一步形成時脈輸出信號，其中偶脈衝及奇脈衝 包括分別回應於脈衝信號A及脈衝信號3之上升邊緣而產 2之上升邊緣’且其中偶脈衝及奇脈衝包括分別回應於脈 衝信號A及脈衝信號B之相位延遲複本之下 而 之下降邊緣。 【實施方式】 圖1展示-在輸人觀處接收主時脈信號或參考時脈信 II72I8.doc 號CLKIN之時脈電路loo。回應於CLKIN參考時脈信號， 時脈'電路100將CLKIN信號頻率除以除數X.5以在輸出100B 處產生除得時脈輸出信號CLKOUT。時脈電路1 〇〇包括一 具有一耦接至輸入100A之輸入以接收參考時脈CLKIN的可 變工作循環脈衝產生器200。可變工作循環脈衝產生器200 之輸入亦耦接至延遲邏輯迴路130之參考輸入REF及正反 器級延遲邏輯電路300之輸入。更詳細言之，可變工作循 環脈衝產生器200在其輸出處產生時脈信號A。產生器200 之輸出耦接至正反器級延遲邏輯電路3 00之輸入、耦接至 上升邊緣時脈觸發正反器170之D輸入且耦接至OR閘190之 四個輸入190A中之一者。OR閘190按照下文之方程式1來 產生輸出時脈信號CLKOUT : 方程式1 CLKOUT FREQ = CLKIN FREQ/X.5 其中X為大於或等於2之整數 如上文所提及，可變工作循環脈衝產生器200在其輸出 處產生時脈信號A。可變工作循環脈衝產生器200根據下文 之方程式2中的時序關係來減小參考時脈之頻率CLKIN FREQ，其中A FREQ表示所得輸出時脈信號a之頻率。 方程式2 A FREQ=CLKIN FREQ/(2x(X.5)) 可變工作循環脈衝產生器200將參考時脈之頻率CLKIN FREQ除以（2乘X.5)，以使除法器電路100能夠產生顯示等 於CLKIN FREQ除以X.5之頻率的輸出時脈信號CLKOUT， 117218.doc 其中X等於任何、丄 者 寻於或大於2之整數。在X等於整數3之一 貫例中，時脈作號 _ X 疏八顯不一被界定為CLKIN FREQ除以（2乘 _ Ρ· 2乘3·5，或7)之頻率a FREQ。換言之，信號Α顯 I除m之頻率A fReq。在此實例巾，時脈信號A將於 每出現7-人參考時脈€]11〇1^之上升邊緣時重複。或者陳述 今時脈彳έ 5虎A顯示比參考時脈之頻率CLKIN FREQ慢7倍 之頻率〇 κ -Γ- 下文所論述之時序圖中更詳細的描述，時脈信 號A顯示—匹配於參考信號CLKIN之上升邊緣之時序關係 的上升邊緣時序關係。 正反器級延遲邏輯電路300包括兩個輸入，電路100分別 向孩兩個輸入提供參考時脈信號CLKIN及時脈信號A。作 為回應’正反器級延遲邏輯電路3〇〇在其輸出處產生時脈 饪娩B。時脈信號B之頻率（即，B FREQ)等於時脈信號A之 頻率（即’ A FREQ)。時脈信號B表示信號a之延遲複本， 这延遲複本係以系統時脈輸入CLKIN之下降邊緣為參考。 正反器級延遲邏輯電路3 00之輸出耦接至下降時脈邊緣觸 發正反器180之D輸入且耦接至OR閘190之輸入190C。時脈 信號B顯示與時脈信號a之脈寬相同的脈寬，即，信號b顯 示南狀態之時段。此外’正反器級延遲邏輯電路3 0 0將時 脈信號B相對於時脈信號A而延遲形成正反器級延遲邏輯 3 〇〇之正反器的數目。下文更詳細地描述正反器級延遲邏 輯電路300。 除法器電路1〇〇向延遲邏輯迴路130之參考輸入ref供應 參考CLKIN信號。延遲邏輯迴路130產生CLKIN參考時脈 H72l8.doc Ί378339 信號之延遲複本。延遲邏輯迴路130在表示為27〇。之輪出 處產生CLKIN信號之延遲270度的複本、在表示為9〇。之輸 出處產生CLKIN信號之延遲90度的複本且最终在表示為〇。 之輸出處產生CLKIN信號之延遲0〇的複本。因此，27〇0、 90°及0。表示由延遲邏輯迴路13〇強加於CLKIN信號上之各 別時序偏移。更特定言之’延遲邏輯迴路13〇產生延遲信 號270。、90。及〇。作為在脈寬及頻率方面為相同的波形，然 而，顯示具有基於參考時脈CLKIN之頻率之延遲或右移的 上升及下降邊緣定向。一重複波形之時間週期等於彼波形 之相對頻率之倒數。參考時脈CLKIN之週期為參考時脈 CLKIN之一上升邊緣與參考時脈CLKIN之下一上升邊緣之 間的時間。延遲邏輯迴路130之0。輸出耦接至anD/0r邏輯 閘140之四個輸入中之一者，即，耦接至輸入14〇a。 AND/OR閘140補償或匹配由延遲邏輯迴路之27〇。及9〇。 輸出所顯示的延遲。延遲邏輯迴路13〇接收一來自其耦接 至and/〇i^@ 140之0。輸出且接收於其反饋輸入fdbk處的 延遲回應。在内部，延遲邏輯迴路13〇將此信號之延遲解 譯為對所有其他輸出信號（在此情況下，即，9〇。輸出及 27〇°輸出信號）之所需補償。anD/0R閘14〇包括四個輸入 140A、140B、140C及 140D。如圖 1所見，AND/OR邏輯閘 140之輸入140B耦接或連接至正電壓供應導軌+v，使得輸 入140B接收邏輯高。剩餘輸入14〇匸及i4〇d連接至接地以 接收邏輯低。AND/OR邏輯閘14〇經由aND/〇r功能而產生 提供彳5唬延遲之緩衝或直接輸送量功能。AND/OR邏輯 117218.doc 160相關聯的延遲。延遲邏輯迴路13〇之反饋輸入FDBK藉 由使用與延遲邏輯迴路設備相關聯之反饋電路而自延遲邏 輯迴路130之輸出信號有效地消除AND/OR閘160之閘延遲 邏輯。 信號X_EVEN/〇DD對於圖1之除以χ.5電路100使用等於 偶數2、4、6等之整數X的應用，在時脈除法器電路100之 輸入100C處顯示邏輯高》相反地，信號x_EVEN/〇DD對於 如方程式1所表示之除數X.5使用諸如3、5、7等（大於2之 任一奇數）之奇數整數X的除法器電路100之應用，向輸入 1 〇〇C供應邏輯低信號。在現將於下文論述之一實施例中， 信號X_EVEN/ODD對應於一偶數X。在X對應於偶數之此 等條件下’輸入信號X_EVEN/ODD在時脈除法器電路1 00 之輸入100C處顯示高狀態。布林（Boolean)邏輯展示：邏輯 閘160在輸入160C處使延遲邏輯迴路130之90。輸出信號通 過至邏輯閘1 60之輸出。信號CLKIN一DEL表示前移90。之參 考時脈CLKIN。 在另一實施例中，信號X一EVEN/ODD輸入100C(諸如）對 於X等於為3或更大之奇數整數之除以X. 5值的除法顯示低 狀態。在此情形下，AND/OR邏輯閘160使延遲邏輯迴路 130之270。輸出信號通過至閘160之輸出，藉此產生 CLKIN_DEL信號。在此實例中，CLKIN_DEL信號表示延 遲或前移270度之參考系統時脈CLKIN信號。χ_ΕνΕΝ/ ODD信號對於延遲邏輯迴路130之90°輸出或270。輸出的選 擇判定適當時序關係，以在除法器電路1 00中產生如下文

Il7218.doc 14 Ί378339

中更詳細論述之未來波形。AND/OR閘16〇之輸出耦接至正 反器170之正邊緣觸發時脈輸入及正反器】8〇之負邊緣觸發 時脈輸入β 由時脈信號CLKIN—DEL之上升邊緣所觸發的上升邊緣 - 觸發正反器170產生時脈信號AJDEL。正反器170之輸出耦 接至〇尺閘190之輸入190Β。信號A—DEL表示時脈信號Α之 延遲參考系統時脈CLKIN之一上升邊緣的複本。時脈信號 • CLKIN—DEL之下降邊緣觸發下降邊緣觸發正反器18〇。正 反器1 80之輸出產生時脈信號B_DEL。時脈信號 示時脈信號B之延遲版本。正反器18〇之輸出耦接至〇r閘 190之剩餘輸入190D。〇R閘19〇在clk〇ut輸出i〇〇b處產 生除法器電路1〇〇之輸出時脈信號CLKOUT。 圖2展示更詳細描述圖！之可變工作循環脈衝產生器2〇〇 之狀忽條件的狀態機。輸入丨〇〇A處之輸入時脈信號 向可變工作循環脈衝產生器2〇〇提供輸入。另外，可變工 籲 作循環脈衝產生器2°°在其輸出處產生輸出時脈信號A。狀 態機區塊210描述可變工作循環脈衝產生器2〇〇之活動狀態 條件。活動狀態對應於時脈信號八之數位高條件。區塊21〇 拖述可文工作循j衣脈衝產生器2〇〇之初始化狀態。變數X對 應、於經選擇用以表示上文方程式j中之除數值的為2或更大 之整數值。狀態機區塊21()接著進—步描述如下文方程式3 中所描述之N等於χ/2之數學最小取整㈣化⑽⑷⑶】 floor) 或被減小至最接近整數值之χ/2結果的函數。此結果表示 #對於輸入參考系統時脈clkin顯示活動高狀 117218.doc 態之活動狀態或週期的總數目。 方程式3 N=Lx/2j X/2之數學最小取整函數 當除法器電路100使用值3作為X之實例值時，則N等於 所得整數值1。更特定言之，按照方程式3，χ/2或3/2產生 結果1.5，其在被減小或下捨入為最接近整數時會得到ν之 值1。如所描述，N=1之結果對應於時脈信號八顯示高狀態 歷時參考系統時脈信號CLKIN之1時脈循環輸入。 在X對應於一等於4之整數值的另一實例中，方程式3得 到N = 2之值。再次，時脈除法器電路1〇〇按照方程式ι而將 參考系統時脈CLKIN之頻率除以X.5(即，在此實例中為 4.5 )。狀態機區塊2 1 〇之結果對應於等於χ/2之數學最小取 整之N。X/2之最終結果（在此實例中，等於整數值2)按照 時脈信號A之區塊210來描述活動狀態之數目。另外，所得 值2表示時脈信號A相對於參考系統時脈輸入clkin之時脈 循環而顯示高狀態之2個週期。當此狀態滿足時，圖2之狀 態機進入如由狀態機區塊220所界定之下一狀態。 狀態機區塊220描述為產生時脈信號A之非活動狀態所需 之條件。區塊220之非活動狀態條件進一步描述使得時脈 信號A轉變且保持為數位低或關閉狀態之條件。在狀態機 區塊220中，值M等於下文之方程式4所給出之關係·

方程式4 m=2(X.5)-Lx/2 J M72I8.doc *1378339 其中Μ表示2乘X.5減去X除以2之數學最小取整函數。另 外，Μ表示對於時脈信號Α顯示低狀態之情況與輸入時脈 信號CLKIN相關聯之週期的數目。 再次在X等於整數值3之實例中，所得非活動週期對應於 2乘3.5減3/2下捨入為下一最低整數。另外，按照上文之方 程式4 ’ Μ等於整數值6，即，⑻。等於6之所得值μ表示 參考系統時脈信號CLKm之6個時脈輸入循環’使得時脈 • 信號A保持為低狀態$整循環組合圖2中狀態機之兩個 區塊狀態的結果。更特定言之，時脈信號A轉變為高歷時 參考系統時脈（：1^1>1之1輸入循環，且轉變為低歷時參考 系統時脈CLKIN之6個輸入循環脈衝。再次，此表示χ等於 一等於3之整數值的實例。狀態機進一步描述：此序列重 ，且相同函數（其中時脈信號A按照區塊2丨〇轉變為活動 高）起始新循環，若輸入參考信號時脈CLKIN保持活動， 則該新循環無限地重複。 © 在兩個貫例之第二者中，X之值對應於整數4。區塊 描述時脈信號A之所得非活動週期。區塊22〇按照方程式4 來描述Μ等於2乘4.5減4/2之數學最小取整的情形^ M之結 果為9減2，或7。Μ之值對應於參考系統時脈信號cLKINi 1 個時脈輸入循環，其中時脈信號A轉變且保持為低狀態。 藉由組合圖2之兩個狀態，在此實例中可將時脈信號A界定 為對於參考系統時脈CLKIN之2個輸入循環為高且對於 CLKIN之7個輸入脈衝為低。按照區塊2丨〇，狀態機進一步 祂述·此序列重設且重複相同函數，其中時脈信號A轉變 H72l8.doc 17 1378339 為活動尚且無限地重複。下文中，時序圖將進一步表示此 關係。 圖3展示經串聯或串聯福接以形成如圖i所見之正反号級 延遲邏輯電路則之多個正反器的—實例。正反器級延遲 邏輯電路300在輸入300A處接收參考時脈信號八且在輸入 3〇〇B處接收主或參考時脈信號CLKIN。輸入3〇〇八耦接至下 降邊緣觸發正反器丨（即’正反H31G)之D輸人以接收參考 時脈仏唬A。另外，正反器丨之時脈輸入耦接至除法器電路 輸入300B以向正反器i提供參考系統時脈信號€1^出作為 下降邊緣觸發時脈。輸入3〇〇B(CLKIN)亦耦接至正反器 2(即，正反器320)之時脈輸入，且進一步耦接至正反器 3:K(即，正反器330)之時脈輸入。正反器3:κ表示為滿足如 方程式5所描述之Κ之方程式所必要之第三或直至計數尺之 任一數目的正反器。 方程式5 • κ=Γχ.5ΐ Χ.5之數學最大取整函數（Matheinatical ceiling Functi()n) 其中，K(根據定義為整數）表示圖i之正反器級延遲邏輯 300中之級延遲正反器的總數值計數。另外，κ表示用以確 保如上文在方程式1中所描述之X之關係的總正反器計數。 在方程式5之除數中，X對應於方程式1中之除數變數X。 方程式1將輸出時脈信號CLKOUT之頻率判定為參考系統 時脈CLKIN之頻率除以除數X 5。 繼續參看圖3’正反器1之輸出耦接至正反器2之d輸入。 117218.doc -18- 1378339 正反器2之輸出耦接至正反器3:κ之D輸入，1 C 〇„ ''丁 表示正 夂裔3至如方程式5所界定之尺的數目。在此表示正反器3 κ 中，串聯之最.後一正反器K如圖3所見產生參考時脈信號B 作為輸出時脈信號300C。 在一實例中，X對應於整數值2。K進一步被界定為2 5之 數學最大取整或在此實例中為所得值3。藉由按照方程式$ 之定義，為串聯於按照圖i之正反器級延遲邏輯3〇〇中所需 =正反器的總數目等於3。另外，在另一實例中，χ對應Z 整數值3。正反器級延遲邏輯電路3〇〇中之總正反器計數按 照方程式5等於值4。對於χ等於4，正反器級延遲邏輯電路 3〇〇對應於5個總正反器，等等。

圖 4展示 CLKIN、CLKIN—DEL、A、Β、Α一DEL、B—DEL 及CLKOU丁信號隨時間之振幅變化的時序圖。圖4描繪除 法器電路100之操作，其中χ對應於整數值3且方程式丨之除 數對應於3.5。圖4之時序時脈信號自系統時脈CLKIN信號 進行參考。參考系統時脈CLKIN對應於一輸入數位信號， 其具有50/50之工作循環或活動高與非活動低狀態關係。 50工作循環對應於普通尚及普通低週期脈寬。除法器 電路1〇〇自參考系統時脈信號（即，CLKIN信號）產生所有時 脈及參考時序信號。或者陳述為，圖4之時序圖實例在除 法電路100使用3用於X值時產生，其中χ描述上文之方 矛王式1中X ·5之除數變數。可按照上文之方程式1而將參考 系統時脈信號CLKIN與輸出時脈信號CLKOUT之間的關係 進一步描述為 CLKOUT FREQ=CLKIN FREQ/X.5。 )l72!8.doc 19 時脈信號CLKIN_DEL重複參考系統時脈輸入CLKIN 1 Ο Ο A之波形，但將彼波形在時間上前移。更特定言之’ CLKIN—DEL表示具有與參考系統時脈CLKIN信號之頻率及 脈寬相.同之頻率及脈寬、在時間框上向右（即，在時間上 向前）偏移270。的時脈信號。在此實例中，延遲邏輯迴路 130提供270。之時序偏移。270。之偏移對應於360之總度數 中的270度或在時序上偏移一標準時脈循環之3/4的延遲右 移。參考系統時脈信號CLKIN之一上升邊緣與參考系統時 脈信號CLKIN之下一上升邊緣之間的時間對應於一標準時 脈循環。在此實例中，X表示值3，且除法器電路1 00將X 之此值解譯為奇數。為了促進此解譯，一外部電路（未圖 示）向輸入1 00C供應作為邏輯低信號之信號X_EVEN/ ODD。換言之，由於在此實例中X對應於奇數，所以圖1中 在100C處之X_EVEN/ODD信號顯示邏輯低狀態。當輸入 100C顯示邏輯低狀態時，此允許延遲邏輯迴路130之270° 輸出信號通過AND/OR邏輯閘160。AND/OR邏輯閘160產 生相對於一完整循環（或參考系統時脈信號CLKIN之360度） 而向右偏移270。之時脈信號CLKIN_DEL。藉由提供一耦接 至延遲邏輯迴路130之反饋輸入FDBK的補償延遲反饋， AND/OR邏輯閘140匹配AND/OR邏輯閘160之輸出延遲。 AND/OR邏輯閘160產生時脈信號CLKIN一DEL，其中可確 保時脈信號CLKIN_DEL與參考系統時脈信號CLKIN之間的 關係為真實270度且不受除了延遲邏輯迴路130以外之電路 或邏輯閘延遲的影響。 I17218.doc 20· ^78339 時脈信號A隨參考系統時脈信號CLKIN之最初上升邊緣 而轉變為活動狀態高。如圖2中狀態機之區塊2 1 0所界定， 時脈信號A保持為高，歷時上文之方程式3所描述之一週 期。另外，方程式3描述X/2之數學最小取整函數，或在此 貫例中’ 3/2下捨入為1。另外，方程式3將參考時脈信號a 界疋為顯示高狀態，歷時參考系統時脈信號CLKIN之1完 整德環。在一循環之高狀態之後，時脈信號A轉變為低狀 態°如圖2令狀態機邏輯所界定’時脈信號a將保持為低， 歷時—等於按照上文之方程式4之值Μ之結果的週期。μ評 估為6 ’或2乘X. 5減Χ/2之最小取整之結果。更特定言之， 如圖4之時序圖中所見，時脈信號Α在低狀態下保持非活 動’歷時參考系統時脈信號CLKIN之6個週期。另外，可

藉由上文之方程式2所表達的關係（其中將時脈信號CLKIN 之頻率除以2乘X,5)來界定時脈信號A之頻率。在乂等於3之 此實例中，方程式2等於2乘3.5之整數值，或7。如圖4之 時序圖中所見，信號A顯示比參考輸入時脈信號 頻率慢7倍㈣率。按關2之狀態機邏輯，若輸人參考系 統時脈仏號CLKIN保持活冑’則時脈信號A之波形將重 複。 時脈虎B表示時脈作·號τ 00 一 町1〇现八之错由正反1§級延遲邏輯3 00 而經延遲或在時間上前移(即，她之時序圖中向右移)的 複本。如圖3所示，正反器級延遲邏輯3〇〇使用由上文之方 程式5所指禾之串聯正反 久亞的数目。在χ=3之實例中，κ等 於Χ.5之數學最大取整函數 双 口此，Χ.5對應於3 5，其在被 H72l8.doc 上捨入時會得到K之所得值4。κ之所得值對應於正反器級 延遲邏輯300之總正反器計數，即，4個正反器。參考系統 時脈信號CLKIN之下降邊緣觸發正反器延遲邏輯3〇〇。當 被如此觸發時，此動作經由正反器延遲邏輯3〇〇之正反器 串聯而對時脈信號Α之狀態進行計時。另外，時脈信號β 在時脈輸入信號CLKIN發生第四次轉變為低狀態之後轉變 為高。更特定言之，時脈信號B在藉由信號A向高狀態之 轉支及务生時脈輸入彳έ號CLKIN觸發而被起始時轉變為 咼。時脈信號B接著在參考系統時脈信號CLKIN2第四次 下降邊緣發生之後且在時脈信號A轉變為低之後轉變為低 狀態。將時脈信號A之所得右移複本描繪為圖4之時序圖中 的時脈信號B。在此實例中，信號B顯示自參考時脈信號a 向右偏移參考系統時脈信號CLKIN之週期的χ·5或3.5倍。 上升邊緣時脈觸發正反器1 7〇產生時脈信號A_del作為 其輸出信號》時脈信號CLKIN—DEL之上升邊緣以時脈信 唬A資料之輸入來觸發正反器17〇。時脈信號A—del(正反 器170之所得輸出）提供時脈信號a之延遲複本。時脈信號 A—DEL在脈寬上等於參考時脈信號a，但延遲時脈信號 CLKIN_DEL之上升邊緣的下一次發生。或者陳述為，當 時脈信號A顯示高狀態時，信號a_DEL將在時脈信號 CLKIN—DEL之上升邊緣的前一次發生之後轉變為高。另 外’當時脈信號A轉變為低時，信號a_DEI^clkin_Del 信號之下一上升邊緣之後轉變為低。時脈信號A—del保持 為低，直至時脈信號A向高狀態之下一次轉變再次起始該 I17218.doc •22- 1378339

循環。若參考系統時脈CLKIN保持活動，則此循環無限地 重複。時脈信號B_DEL相對於CLKIN—DEL而遵循一類似 關係，時脈信號A_DEL相對於時脈信號A亦遵循一類似關 係。更特定言之，CLKIN_DEL之下降邊緣的每次發生以 資料輸入時脈信號B來觸發正反器1 80或對其進行計時。此 動作產生一重複脈寬波形B_DEL，其有效地為延遲時脈信 號CLKIN_DEL之下降邊緣的時脈信號B。時脈信號B_DEL 在圖1中之正反器180的輸出處出現。 被呈現至OR閘190之四個輸入之信號（即，時脈信號A、 時脈信號B、時脈信號A_DEL及時脈信號B_DEL)的組合導 致如圖1及圖4之時序圖中所見的輸出時脈信號CLKOUT 100B之產生。注意，當OR閘190之4個輸入中之任一者顯 示邏輯高時，OR閘190之輸出亦顯示邏輯高。因此，當 A、B、A_DEL或B_DEL信號中之任一者顯示邏輯高時， OR閘190之輸出處的CLKOUT信號顯示邏輯高。除法器電 路1 00使用此邏輯或布林關係以自四個信號A、B、A_DEL 來建構CLKOUT信號。 更具體言之，再次參看.圖4，401處時脈信號A之上升邊 緣產生40 Γ處輸出時脈信號CLKOUT之第一上升邊緣。時 脈信號A_DEL與時脈信號A重疊以防止OR閘190失去輸入 連續性且顯示信號損失之任何可能。402處A_DEL之下降 邊緣表示402'處輸出時脈信號CLKOUT之第一下降邊緣。 在403處時脈信號B轉變為高的下一次發生產生403’處輸出 時脈信號CLKOUT之第二上升邊緣。時脈信號A與時脈信 1172l8.doc -23- Ϊ378339 號B之間的關係時序顯 „ 乃杠式1所描述之除以X.5恪 。時脈信號A與時脈信號B之間的關係表示如圖!及上文 二Til1所描述的除得時脈頻率以_7之-循環。時 至⑽閘19〇之無被呈現 牛邊緣貝料。另外，時脈信號B與時 ^ — L之間的重疊確保404處時脈信號B_DEL之下 =邊”彖π楚地界^第二輸出時脈信號clk〇um衝之下 邊緣4〇4' 〇雖鈇上守扣

…、上文之描述淪述了圖4之時序圖中cLK〇UT 信號之最初兩個時脈循環之產生，但所指述之過程可無限 地重複’直至由輸入參考系統時脈信號CLKIN之不連續所 中斷。另外’時脈信號A、時脈信❹、時脈信號A亂 與時脈信號B 一DEL之間的時序關係導致一輸出時脈信號 CLKOUT，其顯示—理想5()/5()工作彳m㉞㈣ 50/。工作循環之工作循環。如圖々中所見’輸出時脈信號 ⑽0UT顯示一高狀態歷時時脈信號A轉變為高或時脈信 號B轉變為高之上升邊緣之間的週期之持續時間。此外， 輸出時脈信號CLKOUT在時脈信號八一職轉變為低或時脈 信號B-DEL轉變為低時轉變為低狀態。 圖5展示當除法器電路1〇〇使用除數4 5以按照上文之方 程式1來產生輸出時脈信號CLK〇UT時之時脈除法器電路 1〇〇之波形的另一時序圖。參考系統時脈信號clkin描述 一顯示50/50或50%之工作循環的數位信號。換言之， c^Km信號顯示邏輯高期間之時間等於_ μ 輯低期間之時間。除法器電路1〇〇自參考系統時脈信號 D7218.doc •24· 1378339 見）所引起之延遲。時脈信號CLKIN_DEL與參考系統時脈 信號CLKIN之間的關係確保真實9〇。偏移不 路或邏㈣㈣㈣響。 時脈信號A隨參考系統時脈CLKIN之最初上升邊緣而在 5〇1處轉變為活動高》如圖2中狀態機區塊21〇所界定，時 脈信號Α保待為高，歷時由上文之方程式3所描述之週期。 將區塊210之活動週期進一步數學地界定為χ/2(或在此實 例中，即，4/2或2)之最小取整函數。此所得之值2對應於 歷時參考系統時脈信號CLKIN之2個完整時脈循環之高狀 態。在2個循環之高狀態之後’時脈信號八轉變為低且如圖 2中狀態機邏輯所界定而保持為彼狀態。圖2之區塊22〇將 非活動狀態週期界定為等於上文之方程式4的結果，或2乘 4.5減4/2之數學最小取整函數。方程式4評估為參考系統時 脈信號CLKIN之9減2或7個循環，其中信號a如圖5之時序 圖中所見，轉變為且保持為低狀態。另外，時脈信號八之 頻率對應於上文之方程式2所表達之關係，其中時脈信號 CLKIN之頻率除以2乘x.5或2乘4.5之結果。在此實例中， 方耘式2得到A FREQ之值9。如圖5之時序圖中所見，信號 A之頻率顯示比參考輸入時脈信號CLKIN之頻率慢9倍的頻 率。此外，按照圖2中之狀態機邏輯，若輸入參考系統時 脈信號CLKIN保持活動，則時脈信號A之波形將重複。 時脈信號B有效地對應於時脈信號A之藉由正反器級延 遲邏輯300而在時間上偏移或延遲之複本。如圖3所界定， 正反器級延遲邏輯300表示由上文之方程式5所指定之正反 M72l8.doc -26- Ϊ378339 • · 器的數目。在此實例中，κ等於X5之數學最大取整函數， 其中X等於4且X.5等於4.5，其進位為結果5。另外’正反 器級延遲邏輯300對應於κ = 5之此數值結果之總正反器計 數，即，5個正反器。如圖5所指示，參考系統時脈信號 • CLKIN之下降邊緣經由正反器級延遲邏輯3〇〇之正反器串 聯而閘控時脈信號Α。另外，正反器級延遲邏輯3〇〇在參考 信號CLKIN之下降邊緣第五次發生之後，將時脈信號β之 • 輸出3〇〇<：：觸發為高。另外，時脈信號Β在參考系統時脈信 號CLKIN之第五次下降邊緣發生（自時脈信號a轉變為低時 之時間點所量測）之後，再次轉變為低狀態。圖5將時脈信 號A之所得右移複本描繪為時脈信號B，其與上文所描述 之時序關係一致。此實例將時脈信號B進一步描述為表示 自時脈信號A向右偏移參考系統時脈CLKIN之χ 5或4 $ 倍。 正反器170在其時脈輸入處使用時脈信號clkin_del之 • 上升邊緣且在其資料輸入處使用時脈信號A之上升邊緣， 以在正反器1 70之輸出處產生時脈信號a一DEL。時脈信號 A—DEL顯不等於時脈信號A之脈寬的脈寬。然而，正反器 170將彳5號a__DEL在時間上偏移或延遲時脈信號 CLKIN_DEL之上升邊緣的第—次發生。時脈信號 在普通時序中隨時脈信號CLKIN_DEL之上升邊緣而在5〇2 處轉變為低狀態。時脈信號A_DEL保持為低，直至時脈信 號A向高狀態之下一次轉變再次起始該循環。時脈信號 B_DEL遵循時脈信號”CLKIN_DEL之間的相同關係，其 H7218.doc -27· 1378339 • · 中CLKm_DEL之下降邊緣的每次發生觸發下降邊緣正反 器刚。另外，正反器刚時脈輸入時脈信號_^ Μ 輸入且時脈輸入CLKIN一DEL作為其時脈輸入。作為回 應’正反器180產生-延遲時脈信號Bjdel，其有效地為 時脈信號B之重複脈寬波形（除了在時間上延遲以外卜此 外，時脈信號B—DEL在正反器18〇之輸出處自時脈信號Μ 一步延遲時脈信號CLKIN_DEL之下降邊緣。

〇R閘19〇產生輸出時脈信號CLK〇UT作為如圖】中所見分 別供應至OR閘190之四個輸入的四個時脈信號a、 A一DEL、B_DEL之布林或函數。再次參看圖5，加處 時脈信號A之上升邊緣導致〇R閘19〇產生5〇1，處輸出時脈信 號CLKOUT之第一上升邊緣。〇R閘輸入19〇b處之時脈信 號A一DEL與時脈信號a重疊以p方止⑽閉19〇失去輸入連續 性之任何可能。502處A—DEL之下降邊緣對應於圖5中所見 的輸出時脈信號CLK0UT之第一下降邊緣5〇2，。當時脈信 號B在503處轉變為高時，OR閘190之輸出轉變為高以產生 5〇3'處輸出時脈信號CLKOUT之第二上升邊緣。總之，如 按照圖1之每一時序圖，除法器電路1〇〇之〇R閘i9〇導致輸 出時脈信號CLKOU 丁在時脈信號A轉變為高或時脈信號8轉 變為兩時轉變為高狀態。時脈信號B及OR閘輸入19〇D處之 B一DEL信號均保持為高期間的重疊或時段確保無被呈現至 〇R閘19〇之_間下降邊緣資料。OR閘190確保504處時脈信 號B — DEL之下降邊緣清楚地界定5〇4,處第二輸出時脈信號 CLKOUT脈衝之下降邊緣。總之，如按照圖1之每一時序 H7218.doc -28 · 1378339 β ·

圖，除法器電路HK)之饥閉190導致輸出時脈信號clk〇UT 在時脈信號AJDEL轉變為低或時脈信號B—del轉變為低時 轉變為低狀態。上文所描述之方法產生CLK贿之最初兩 Γ脈循環或脈衝週期。如圖5之時序圖中所見，除法器 電路⑽可無限地重複此方法，^至由輪人參考系統時脈 信號CLKIN之不連續所中斷。另彳，在_實施例中，盘時 脈信號A_祖及時脈信號B_DEL協作之時脈信號厶與時脈 信號B之間的關係導致一達成理想5〇/5〇工作循環之輸出信 號CLKOUT。 。

在一實施例中，除法器電路100可轉接至資訊操控系統 中之數位電路(諸如處理器、微處理器、數位信號處理器 (DSP)、通信設備)或形成該數位電路之一部分。資訊操控 系統（IHS)通常包括—經由匯流排而㈣至系統記憶體: 處理器。輸入及輸出設備耦接至匯流排以向聰提供資訊 之輸入及輸出。代表性資訊操控系統包括桌上型電腦、膝 上型電腦、筆記型電腦、伺服器、主機及迷你電腦系統。 圖6為展示所揭示之除法器電路1〇〇之一實施例中之處理 流程的處理流程圖。按照區塊6〇〇，可變工作循環脈衝產 生器200接收輸入時脈信號CLKIN及除數值（Χ·5)。可變工 作循環脈衝產生器200產生時脈信號Α作為輸出時脈信號。 如上文關於圖2之狀態機之區塊2 1〇所描述，時脈信號a保 持為活動高狀態歷時一等於方程式3所表示之匕/2」的週 期。時脈信號A轉變為非活動或低狀態歷時如按照方程式4 被描述為2(X.5). LX/2」之週期。2(Χ·5)之結果界定時脈信 117218.doc •29- 1378339 • ·

號A之總週期。另外’ 2(Χ·5)界定時脈信號a之活動高與非 活動低週期之總和。按照區塊610，延遲邏輯迴路13 0接收 輸入時脈信號CLKIN作為參考。延遲邏輯迴路13〇產生以 輸入時脈信號CLKIN 100A為參考的270。輸出及90。輸出時 脈信號。按照區塊620，AND/OR邏輯閘160接收延遲邏輯 迴路130產生之270°輸出及90。輸出時脈信號。反相器閘 15 0接收輸入信號 X_EVEN/ODD 100C。若 X EVEN/ODD信 號顯示低狀態，則AND/OR邏輯閘160使時脈信號270。 160B通過，此產生時脈信號CLKIN_DEL。然而，若 X—EVEN/ODD信號顯示高狀態，則AND/OR邏輯閘160使時 脈信號90° 160C通過，此產生時脈信號CLKIN_DEL。

按照區塊630及圖3，正反器級延遲邏輯電路300在輸入 3 00A處接收輸入時脈信號A且在輸入300B處接收參考系統 時脈輸入信號CLKIN。正反器級延遲邏輯電路300内之正 反器或級之總數目按照方程式5等於「Χ.5Ί。正反器級延遲 邏輯電路300在正反器級延遲邏輯電路3 00之輸出處產生輸 出信號時脈B。按照區塊640，時脈信號CLKIN_DEL之上 升邊緣觸發時脈信號A作為至正反器170之輸入，且 CLKIN_DEL之下降邊緣觸發時脈信號B作為至正反器180 之輸入。正反器170產生作為時脈信號A之延遲複本的輸出 信號A_DEL。此外，正反器180產生作為時脈信號B之延遲 複本的輸出信號B_DEL。按照區塊650，時脈信號A_DEL 及時脈信號B_DEL流向OR閘190之各別輸入。另外，時脈 信號A及時脈信號B同樣流向OR閘190之其他各別輸入。按 117218.doc -30· 1378339 照區塊650，〇11閘190使用邏輯〇R操作來組合時脈信號 A、時脈信號B、時脈信號八^孔與時脈信號b_del。以 此方式，區塊650在除法器電路1〇〇之輸出處產生輸出時脈 信號 CLKOUT。 圖7展不一包括除法器電路1〇〇之資訊操控系統 (IHS)700 «如下文所述，除法器電路1〇〇向ihs 7〇〇之一些 組件（諸如處理器705)提供計時信號。IHS 7〇〇進一步包括 匯机排7 1 0 ’其將處理器7〇5耦接至系統記憶體7丨5及視訊 圖形控制器720。顯示器725耦接至視訊圖形控制器72〇 ^ 諸如硬碟驅動器、CD驅動器' DVD驅動器或其他非揮發 性儲存器之非揮發性儲存器73〇耦接至匯流排71〇以向ms 700提供資訊之永久儲存。作業系統735載入於記憶體7i5 中以管理IHS 700之操作。諸如鍵盤及滑鼠指示設備之17〇 設備740耦接至匯流排71〇。諸如USB、IEEE 1394匯流 排、ΑΤΑ、SATA、PCI、PCIE及其他匯流排之一或多個擴 充匯流排745可耦接至匯流排7 1 〇以促進周邊裝置及設備至 IHS 700之連接。網路配接器75〇耦接至匯流排71〇以使ihs 700月b夠有線或無線地連接至網路及其他資訊操控系統。 雖然圖7展示使用處理器之一ms 7〇〇，但該ms可採取許 多形式。舉例而言，IHS 7〇〇可採取桌上型電腦、伺服 器、攜帶型設備、膝上型電腦、筆記型電腦或其他形狀因 素之電腦或資料處理系統的形式。IHS 7〇〇亦可呈現其他 形狀因素，諸如個人數位助理（PDA)、遊戲設備、攜帶型 電話設備、通信設備或包括處理器及記憶體之其他設備。 117218.doc -31 - 1378339 • · 在此特定實施例中，除法器電路100耦接至視訊圖形控制 器720、I/O設備740及網路配接器75〇中之一或多個以向其 提供計時信號。視訊圖形控制器72〇、1/〇設備74〇及網路 配接器750用作此等計時信號之接受器電路。 刖文揭不一種時脈信號除法器方法及裝置，在一實施例 中，其將輸入參考系統時脈信號除以除數χ·5，其中χ表示 2或2以上之整數。在一實施例中，所揭示之方法及裝置維

持輸出時脈信號CLK0UT之5〇%的理想工作循環參考， 即’ 50%高及5G%低或5G/5G，同時維持參考系統時脈信號 CLKm與所得輸㈣脈㈣clkgut之下降邊緣與上升邊 緣之間的直接關係。 雲於本發明之此描述，本發明之修改及替代實施例對於 熟習此項技術者而言將為顯而易見的。以，此描述向熟 習此項技術者教示執行本發明 w π +知明之方式且意欲被解釋為僅為 說明性的。所展示及描述本

^ 个|明之形式構成本發明之實 施例。熟習此項技術者可作出 山分口丨刀之形狀、大小及配置 的各種改變。舉例而士，孰嬰a s u .^ , 乎例而。“此項技術者可藉由等效元件 件。此外，熟習此項技術者 在付到本發明之此描述的益處 血如之後可在不脫離本發 可的情況下獨立於其他特徵之 徵。 吏用而使用本發明之特定特 L固式間單說明】 圖1展示所揭示之除法器電路的方塊圖。 圓2展示可在圖1之除法器電路中 中用作可變工作脈衝產生 I /7218.doc •32- 1378339 • « 裔的狀態機。 圖3展示可在圖丨之除法m 器陣列的方塊圓。 。路中用作級延遲邏輯之正反 圖4為描繪所揭示之除 ^ 中之所選信號的時序圖于。盗電路之實施例（其中除數為3.5) 圖5為描繪所揭示之 中之所選信號的時序圖、/電路之實施例（其中除數為Μ 圖6為描繪所揭示之 ^ ^ ^ 除法盗電路之—實施例中之處理流 轾的處理流程圖。 圖7展示一包括所揭示 【主要元件符號說明】 之除法器電路的資訊操控系統。 100 時脈電路/除法器電路/時脈除 器電路 100A 輸入 100B 輸出 100C 輸入 130 延遲邏輯迴路 140 AND/OR邏輯閘 140A 輸入 140B 輸入 140C 輸入 140D 輸入 150 反相器 160 AND/OR邏輯閘 117218.doc •33 · 1378339 « · 160A 輸入 160B 輸入 160C 輸入 160D 輸入 170 上升邊緣時脈觸發正反器 180 下降時脈邊緣觸發正反器 190 OR閘 • 190A 輸入 190B 輸入 190C 輸入 190D 輸入 200 可變工作循環脈衝產生器 210 狀態機區塊 220 狀態機區塊 300 正反器級延遲邏輯電路/正反器 • 延遲邏輯 300A 輸入 300B 輸入 • 300C 輸出時脈信號 . 3 10 正反器 320 正反器 330 正反器 401 時脈信號A之上升邊緣 401， 輸出時脈信號CLKOUT之第一 H7218.doc -34- 1378339

402 402, 403 403, 404 404' 501 501' 502 502’

503' 504 504, 600 上升邊緣 A-DEL之下降邊緣 輸出時脈信號CLKOUT之第一 下降邊緣 時脈信號B轉變為高之下一次發生 輸出時脈信號CLKOUT之第二 上升邊緣 時脈信號B_DEL之下降邊緣 第二輸出時脈信號CLKOUT脈 衝之下降邊緣 時脈信號A之上升邊緣 輸出時脈信號CLKOUT之第一 上升邊緣 A_DEL之下降邊緣 輸出時脈信號CLKOUT之第一 下降邊緣 輸出時脈信號CLKOUT之第二 上升邊緣 時脈信號B_DEL之下降邊緣 第二輸出時脈信號CLKOUT脈 衝之下降邊緣 區塊 610 區塊 620 區塊 117218.doc -35- 1378339 • ·

630 區塊 640 區塊 650 區塊 700 資訊操控系統（IHS) 705 處理器 7 10 匯流排 715 糸統記憶體 720 視訊圖形控制器 725 顯示器 730 非揮發性儲存器 735 作業系統 740 I/O設備 745 擴充匯流排 750 網路配接器 A 時脈信號 A_DEL 時脈信號 B 時脈信號 B_DEL 時脈信號 CLKIN 主時脈信號/參考時脈信號 CLKOUT 除得時脈輸出信號 CLKIN_DEL 前移90°之參考時脈CLKIN/延 遲或前移270度之參考系統時脈 CLKIN信號 D 輸入 I17218.doc 36- •1378339 • ·

FDBK REF + V X EVEN/ODD 反饋輸入 參考輸入 正電壓供應導執 輸入信號 H7218.doc -37·

Claims (1)

1. 十、申請專利範圍： 含： 種藉由-除法器電路來處理一信號之方法，該方法包 猎由該除法器電路一’ 陈沃裔翰入來接收一時脈輸入 4¾ 5虎’ §玄時脈輪入^士妹6 H- _ 乜唬包括顯不一頻率CLKIN FRe 複數個脈衝； 猎由耗接至該除法器輸入之除法器邏輯而在該除法器 電路之—除法器輸出處產生—時脈輸出信號，該時脈輸 出信號包括顯示-時脈頻率CLK〇UT freq之複數個脈 衝，該頻率CLKOUT FREQ等於該頻率clkin f卿除以 X.5,其中X為一至少等於2之整數，其中產生該時脈輸 出"is號進一步包含·· 藉由-可變工作循環脈衝產生器來產生一顯示一根 據關係 A FREQ = CLKIN FREQ/(2x(x 5))之頻率 A FREQ 的脈衝信號A，其中脈衝信號八包括具有上升及下降邊 緣之複數個脈衝； 藉由時間延遲邏輯來產生脈衝信號A之—時間延遲 複本，該時間延遲複本表示為脈衝信號B，其中脈衝 信號B包括具有上升及下降邊緣之複數個脈衝； 藉由相位延遲邏輯來產生信號A之一相位延遲複本 及信號B之一相位延遲複本，信號A及信號6之該等相 位延遲複本在相位上延遲一預定相位量；及 藉由耦接至該除法器輸出之輸出邏輯來產生包括複 數個偶脈衝及奇脈衝之該時脈輸出信號，其中該等偶 Il7218.doc >衝及玄等奇脈衝包括分別回應於脈衝信號A及脈衝 之上升邊緣而產生之上升邊緣，且其中該等偶 脈衝及該等奇脈;^ 4 Λ β, 衝G括刀別回應於脈衝信號Α及脈衝 信號B之該等相仞屈〜 延遲複本之下降邊緣而產生之下降 邊緣。 2 · $倉求項1之*^· 、*冬 ,J | ’/、中該輸出邏輯藉由對該脈衝信號 A 4脈衝H B、财、衝信1 A之該延遲複本及脈衝信號 B之該延遲複本-起進行邏輯⑽操作而產生該時脈輸出 信號。 3.如請求別之方法，其中該予頁定相位量對於χ之偶數 90° 〇 4.如清求項丨之方法，其中該預定相位量對於X之奇數值為 270〇 〇 ‘ 5. 如4求項1之彳法，纟中該相位延遲邏輯使用一延遲邏 輯迴路來相位延遲信號Α及信號Β。 6. 士叫求項丨之方法，其中該時間延遲邏輯使用複數個正 反态級來在時間上延遲脈衝信號六以形成脈衝信號B。 7·如請求項丨之方法，其中該可變工作循環脈衝產生器判 定該時脈輸入信號之形成脈衝信號A之一脈衝之第一邏 輯狀態的數目。 8-如請求項1之方法，其中該時脈輸出信號顯示一 5〇_5〇工 作循環。 9' 一種除法器電路，其包含： 除法器輸入’其經調適以接收一時脈輸入信號，該 Μ 7218.doc 1378339 時脈輸入信號包括顯示 衝； -除法器輸出’在該除法器輸出處產生一包括顯示— 時脈頻率CLKQUT FREq之複數個脈衝之時脈輸出作 號，該頻率CLKOUT FREq等於該頻率CLKIN freq除二 Χ·5 ’其中X為一至少等於2之整數； 除法器邏輯，其搞接於該除法器輸入與該除法器輸出

   之間，該除法器邏輯藉由以下動作來產生該時脈輸出_ 號： 。 藉由一可變工作循環脈衝產生器來產生一顯示一根 據關係 A FREQ=CLKIN FREQ/CZx (X.5))之頻率 Α FREQ的脈衝信號Α，其中脈衝信號八包括具有上升及 下降邊緣之複數個脈衝；

   —頻率CLKIN FREQ之複數個脈 藉由時間延遲邏輯來產生脈衝信號Α之一時間延遲 複本，該時間延遲複本表示為脈衝信號B，其牛脈衝 信號B包括具有上升及下降邊緣之複數個脈衝； 藉由相位延遲邏輯來產生信號八之一相位延遲複本 及信號B之一相位延遲複本，信號A及信號^該等相 位延遲複本在相位上延遲一預定相位量；及 错由輕接至該除法器輸出之輸出邏輯來產生包括複 數個偶脈衝及奇脈衝之該時脈輸出信號，纟中該等偶 脈衝及該等奇脈衝包括分別回應於脈衝信號A及脈衝 信號B之上升邊緣而產纟之上升邊緣，且其中該等偶 脈衝及該等奇脈衝包括分別回應於脈衝信號八及脈衝 1172l8.doc =之該等相位延遲複本之下降邊緣而產生之下降 々。月求項9之除法器電路 該可變工作循“輸出城輯為一耦接至 延遲邏輯之。 器、該時間延遲邏輯及該相位 B、：二閉，該〇 R間對該脈衝信號A、該脈衝信號 - 唬A之該延遲複本及脈衝信號B之該延遲複本 主仃邏輯OR操作，以產生該時脈輸出信號。 之除法器電路，其中該預定相位量對於X之偶 數值為90。。 2. : °月求項9之除法器電路，其中該預定相位量對於X之奇 數值為270。。 月求項9之除法器電路，其中該相位延遲邏輯包括一 麵接至δ玄除法器輸入之延遲邏輯迴路。 夕月求^9之除法器電路，其中該時間延遲邏輯包括許 反器級，正反器級之數目判定該時間延遲邏輯顯示 之5玄時間延遲。 15 ^求項9之除法11電路’其中該可變工作循環脈衝產. ° 疋°玄時脈輸入信號之形成脈衝信號Α之一邏輯高 脈衝之邏輯高狀態的數目。 月戈項9之除法器電路，其中該時脈輸出信號顯示一 50_50工作循環。 17.種資訊操控系統（IHS)，其包含： 一處理器； 輕接至s玄處理器之記憶體； I172l8.doc 耦接至該處理器之子系統； :輕接至②子系統之除法器電路，該除法器電路包 I除法n輸人’其經調適以接收—時脈輸入信號， / .脈輸入虎包括·顯示一頻率CLKIN F 個脈衝； ^ π π —除法器輸出，在該除法器輸出處產生-包括顯示

   時脈頻率CLKOUT FREQ之複數個脈衝之時脈輪出 L號》亥頻率CLKOUT FREQ等於該頻率CLKIN freq 除以X·5，其中x為一至少等於2之整數； 除法器邏輯’其純於該除法器輸人與該除法器輸 出之間，該除法器邏輯藉由以下動作來產生該時脈輸 出信號： 藉由一可變工作循環脈衝產生器來產生一顯示一 根據關係 A FREQ = CLKIN FREQ/(2x (X.5))之頻率 a

   FREQ的脈衝信號A，其中脈衝信號A包括具有上升 及下降邊緣之複數個脈衝； 藉由時間延遲邏輯來產生脈衝信號A之一時間延 遲複本，該時間延遲複本表示為脈衝信號B，其中 .脈衝信號B包括具有上升及下降邊緣之複數個脈 衝； 藉由相位延遲邏輯來產生信號A之一相位延遲複 本及信號B之一相位延遲複本，信號A及信號B之該 等相位延遲複本在相位上延遲一預定相位量；及 I172i8.doc 1378339 藉由耗接至該除法器輸出之輸出邏輯來產生包括 複數個偶脈衝及奇脈衝之該時脈輸出信號，其中今 等偶脈衝及該等奇脈衝包括分別回應於脈衝信號a 及脈衝彳自號6之上升邊緣而產生之上升邊緣，且其 - 中該等偶脈衝及該等奇脈衝包括分別回應於脈衝信 . 號A及脈衝4號B之該等相位延遲複本之下降邊緣而 產生之下降邊緣。 • Η·如請求項17之1HS，其中該輸出邏輯為一耦接至該可變 作循裒脈衝產生H、$時間延遲邏輯及該相位延遲邏 輯之OR閉’该OR閘對該脈衝信號A、該脈衝信號b、脈 衝信號A之該延遲複本及脈衝信號B之該延遲複本一起進 打邏輯OR操作，以產生該時脈輸出信號。 9〇(^求項17之1HS，其中該預定相位量對於X之偶數值為 赢 长項17之1HS ’其中該預定相位量對於X之奇數值為 117218.doc