TW201448470A

TW201448470A - 固定頻率時脈來源之時脈頻率調變的方法

Info

Publication number: TW201448470A
Application number: TW102147976A
Authority: TW
Inventors: Tom J Verbeure
Original assignee: Nvidia Corp
Priority date: 2013-02-06
Filing date: 2013-12-24
Publication date: 2014-12-16
Also published as: US20140218084A1; CN103970181A; DE102013020610A1

Abstract

提供用於調變一時脈來源之一輸入時脈訊號的方法。在一實例中，一調變時脈裝置接收來自該時脈來源之該輸入時脈訊號、該輸入時脈訊號應用一串數位延遲裝置，以產生該輸入時脈訊號之一或多個延遲相位、傳送該輸入時脈訊號其及該輸入時脈訊號之該一或多個延遲相位至一輸出相位多工器、從該輸入時脈訊號與該輸入時脈訊號之該一或多個延遲相位之中選擇該輸入時脈訊號之一適宜相位，並根據該輸入時脈訊號之該適宜相位產生一輸出時脈訊號。

Description

固定頻率時脈來源之時脈頻率調變的方法

本發明概與積體電路有關，且更特別的是與用於一固定頻率時脈來源之時脈頻率調變的方法有關。

一電腦之時脈訊號，是一種在一高態及低態之間震盪的特定訊號形式，並做為像是節拍器，以協調該電腦之中各種電路的動作。該電腦之中一時脈產生器產生該時脈訊號。雖然有許多複雜的配置，一普遍的時脈訊號係具有方波形式，並具有50%的工作週期(也就是，將一裝置花於有效狀態的時間百分比，做為所考量完整時間的比例)，通常具有一固定、常數頻率。使用該時脈訊號進行同步的多數電路，於該時脈循環該上升邊緣及該下降邊緣兩者處，於雙倍資料傳輸率的情況中，不管在上升邊緣、下降邊緣都可為有效。

操作上，於該電腦之中像是多數處理單元的多數裝置可能需要與該電腦之中也需要多數時脈訊號的該等其他裝置相比之下，些微不同的時脈訊號。一種滿足該不同時脈訊號要求的方法，是為需要一時脈的每一裝置提供一專用時脈(例如，為每一處理單元或其他裝置)。例如，一積體電路可為需要一不同時脈之每一裝置配置一不同的相位鎖定回路(PLL)，即使對於該等裝置而言所需要之該等頻率只有些微不同。例如，如果對於一處理單元而言所需要的時脈頻率為100.0兆赫(MHz)，而對於另一處理單元而言所需要的時脈頻率為些微不同的100.5兆赫，此兩處理單元典型上需欲不同的相位鎖定回路。藉此方法，每裝置都可以在該為該裝置所需的頻率處進行操作。不幸的是，利用許多專用時脈(例如，相位鎖定回路)的方式趨向佔用一半導體電路上的大量空間。因此，一般而言不希望利用所述方法。

如先前所敘述，此領域中所需要的是一種更經最佳化的方法，以提供一電腦之中該等不同裝置多數時脈訊號。

【簡述】

本發明技術之一實作包括用於調變一時脈來源之一輸入時脈訊號的方法。該方法包括從該時脈來源接收該輸入時脈訊號、對該輸入時脈訊號應用一串數位延遲裝置以產生該輸入時脈訊號之一或多個延遲相位、將該輸入時脈訊號與該輸入時脈訊號之該一或多個延遲相位傳送至一輸出相位多工器、從該輸入時脈訊號與該輸入時脈訊號之該一或多個延遲相位之中選擇該輸入時脈訊號之一適宜相位，並根據該輸入時脈訊號之該適宜相位產生一輸出時脈訊號。

有利的是，本發明技術之該調變時脈系統可以產生相較於一現有來源時脈而言稍微較快或稍微較慢的一輸出時脈訊號，且對於需要一不同時脈頻率之每一裝置而言，並不需要一額外的相位鎖定回路(PLL)便能完成此工作。

100‧‧‧電腦系統

102‧‧‧中央處理單元

103‧‧‧裝置驅動器

104‧‧‧系統記憶體

105‧‧‧記憶體橋接器

106‧‧‧通訊路徑

107‧‧‧輸入/輸出橋接器

108‧‧‧使用者輸入裝置

110‧‧‧顯示裝置

111‧‧‧顯示螢幕

112‧‧‧平行處理次系統

113‧‧‧通訊路徑

114‧‧‧系統碟片

116‧‧‧切換器

118‧‧‧網路轉接器

120‧‧‧加入卡

121‧‧‧加入卡

200‧‧‧工作分配單元

202‧‧‧平行處理單元

204‧‧‧平行處理記憶體

205‧‧‧輸入/輸出單元

206‧‧‧主機介面

208‧‧‧一般處理叢集

210‧‧‧交叉單元

212‧‧‧前端

214‧‧‧記憶體介面

215‧‧‧分區單元

220‧‧‧動態隨機存取記憶體

230‧‧‧算術次系統

300‧‧‧電腦系統

301‧‧‧時脈系統

302‧‧‧時脈產生器

303‧‧‧輸出時脈訊號

400‧‧‧電腦系統

401‧‧‧調變時脈系統

402‧‧‧調變時脈裝置

403‧‧‧輸出時脈訊號

404‧‧‧校正器裝置

406‧‧‧輸出時脈產生器

408‧‧‧更新裝置

410‧‧‧時脈來源

411‧‧‧輸入時脈訊號

514‧‧‧輸出相位

516‧‧‧輸出相位多工器

518‧‧‧放出點

703‧‧‧更新時脈訊號

718‧‧‧更新時脈多更器

722‧‧‧更新相位裝置

724‧‧‧更新相位

726‧‧‧輸出相位分數計算器

830‧‧‧低通濾波器

832‧‧‧校正參數

900‧‧‧方法

905‧‧‧動作

910‧‧‧動作

915‧‧‧動作

920‧‧‧動作

925‧‧‧動作

1000‧‧‧方法

1005‧‧‧動作

1007‧‧‧動作

1010‧‧‧動作

1015‧‧‧動作

1020‧‧‧動作

1025‧‧‧動作

1100‧‧‧方法

1105‧‧‧動作

1110‧‧‧動作

1115‧‧‧動作

1120‧‧‧動作

1125‧‧‧動作

1130‧‧‧動作

1135‧‧‧動作

1140‧‧‧動作

1145‧‧‧動作

利用參考多數實作，其某些係於該等附加圖式中描述的方式，可以對於以上簡短總結說明之本發明上述提及之特徵詳細瞭解，獲得對本發明之一更特定敘述。然而，要注意該等附加圖式僅描述此發明之典型實作，並因此不被視為用於限制本發明之觀點，本發明可以允許其他具有相同效果的多數實作。

第一圖為描述一電腦系統之區塊圖，該電腦系統經配置以實作本發明一或多個態樣。

第二圖為描述根據本發明一具體實施例，一平行處理次系統之區塊圖。

第三圖為一電腦系統之區塊圖，該電腦系統包括一傳統時脈系統。

第四圖為根據本發明一具體實施例之一電腦系統的區塊圖，該電腦系統包括一調變時脈系統401。

第五圖為根據本發明一具體實施例，第四圖之該調變時脈裝置之一部分的區塊圖。

第六圖為根據本發明一具體實施例，描述由一輸出時脈產生器所進行之時脈頻率調變的多數示例運算圖。

第七圖為根據本發明一具體實施例，第四圖之該調變時脈裝置之一部分的另一區塊圖。

第八圖為根據本發明一具體實施例，第四圖之該調變時脈裝置之更詳細區塊圖。

第九圖為根據本發明一具體實施例，用於產生一輸出時脈訊號之方法步驟流程圖。

第十圖為根據本發明一具體實施例，用於更新一輸出時脈訊號之一相位的方法步驟流程圖。

第十一圖為根據本發明一具體實施例，用於自動校正一調變時脈裝置之方法步驟流程圖。

在以下敘述中，設定多數特定細節以提供對本發明之一更完整瞭解。然而，對於該領域一般技術人員而言明顯的是，本發明可以不利用這些細節的一或多項進行實作。在其他情況中，多數已被熟知之特徵將不加以敘述，以避免對本發明造成混淆。

系統概觀

第一圖為描述一電腦系統100之區塊圖，該電腦系統100經配置以實作本發明一或多個態樣。該電腦系統100包括一中央處理單元(CPU)102與一系統記憶體104，該系統記憶體包括一裝置驅動器103。該中央處理單元102與該系統記憶體104透過一互連路徑通訊，該互連路徑可以包含一記憶體橋接器105。該記憶體橋接器105係如可為一北橋晶片，係透過一匯流排或其他通訊路徑106(例如，超傳輸鏈路等等)連接至一輸入/輸出(I/O)橋接器107。該輸入/輸出橋接器107例如可為一南橋晶片，接收來自一或多個使用者輸入裝置108(例如，鍵盤、滑鼠等等)的使用者輸入，並透過該通訊路徑106與該記憶體橋接器105傳遞該輸入至該中央處理單元102。

也如同所示，一平行處理次系統112係透過一匯流排或其他通訊路徑113(例如，一快速週邊組件互連(PCI express)、加速繪圖連接埠(AGP)，及/或超傳輸鏈路等等)連接至該記憶體橋接器105。在一實作中，該平行處理次系統112為一圖形處理子系統，其傳送多數像素至一顯示裝置110(例如，以傳統的陰極射線管(CRT)及/或液晶顯示器(LCD)為基礎的監視器等等)。一系統碟片114也連接至該輸入/輸出橋接器107。一切換器116提供該輸入/輸出橋接器107與多數其他組件之間的連接，像是一網路轉接器118與各種加入卡120及121。多數其他組件(未明顯圖式)也可以連接至該輸入/輸出橋接器107，包括通用串列匯流排(USB)及/或其他埠口連接組件、光碟(CD)裝置、多樣化數位光碟(DVD)裝置、影片記錄裝置以及其他類似組件。於第一圖中圖示之該等各種通訊路徑，包括該具體指明之通訊路徑106及113，係可由任何適用的通訊協定實作，像是透過週邊組件互連(PCI)、快速週邊組件互連(PCIe)、加速圖形埠口、超傳輸鏈路及/或任何其他匯流排或點對點通訊協定，而不同裝置之間的連接也可以使用該領域所知悉之不同通訊協定。一裝置係為硬體或硬體與軟體的組合。一組件也為硬體或硬體與軟體的組合。

如以下參考第二圖至第十一圖進一步敘述，該平行處理次系統112包含多數平行處理單元(PPU)，該等平行處理單元經配置以利用電路執行一軟體應用程式(例如，該裝置驅動器103)，該電路則使用一或多個時脈。那些封包形式則利用由該通訊路徑113所使用之通訊協定具體指明。在將一新的封包形式引入該通訊協定的情況中(例如，由於對該通訊協定強化)，該平行處理次系統112可經配置以根據該新的封包形式產生多數封包，並利用該新的封包形式，跨及該通訊路徑113利用該中央處理單元102(或其他處理單元)交換資料。

在一實作中，該平行處理次系統112結合為圖形與視頻處理最佳化的多數電路，例如包括視頻輸出電路，並構成一圖形處理單元(GPU)。在另一實作中，該平行處理次系統112結合為一般目的處理最佳化的電路，同時保留下方計算結構，將在此詳細敘述。而在另一實作中，該平行處理次系統112可以與一單一次系統中一或多個其他系統元件整合，像是與該記憶體橋接器105、該中央處理單元102與該輸入/輸出橋接器107結合，以形成一系統單晶片(SoC)。

將可理解在此所示之該系統係具有示例性，而多種變化與修改也是可能的。該連接拓撲，包括該等橋接器的數量與配置、中央處理單元102的數量、平行處理次系統112的數量都可隨需要修改。例如，在某些實作中，該系統記憶體104係直接連接至該中央處理單元102，而非透過橋接器，而多數其他裝置則透過該記憶體橋接器105及該中央處理單元102與該系統記憶體104通訊。在其他替代拓撲中，該平行處理次系統112係連接至該輸入/輸出橋接器107，或直接連接至該中央處理單元102，而非連接至該記憶體橋接器105。仍在其他實作中，該輸入/輸出橋接器107與該記憶體橋接器105可以整合至一單一晶片中。大型實作可以包括二或多個中央處理單元102及二或多個平行處理次系統112。在此圖示之該等特定組件係具有選擇性；例如，可以支援任何數量的加入卡及周邊裝置。在某些實作中，取消該切換器116，而該網路轉接器118與該等加入卡120、121則直接連接至該輸入/輸出橋接器107。

第二圖為描述根據本發明一具體實施例之一平行處理次系統112的區塊圖。如同所示，該平行處理次系統112包括一或多個平行處理單元202，該每一個平行處理次系統112都連接至一局部平行處理(PP)記憶體204。一般而言，一平行處理次系統包含數量為U的平行處理單元，其中U1。(在此，相同物件的多重情況，係利用辨識該物件的參考數字以及在需要的地方以辨識該情況的插入數字標註。)該等平行處理單元202與平行處理記憶體204可以利用一或多個積體電路裝置實作，像是可編程處理器、特殊用途積體電路(ASIC)或記憶體裝置，或是任何其他技術可實行之形式。

再次參考第一圖，在某些實作中，在該平行處理次系統112 中的某些或全部平行處理單元202係為圖形處理器，其具有多數呈現工作管線，可經配置以執行各種與透過該記憶體橋接器105及該匯流排113之該中央處理單元102及/或該系統記憶體104所供應之圖形資料產生像素資料的工作，執行各種與該平行處理記憶體204(其可做為圖形記憶體，例如包括傳統的訊框緩衝)互動以儲存及更新像素資料的工作，執行各種傳送像素資料至該顯示裝置110的工作，以及其他類似工作。在某些實作中，該平行處理次系統112可以包含操作做為圖形處理器之該一或多個平行處理單元202，以及用於一般目的計算之該一或多個平行處理單元202。該等平行處理單元202可以相同或不同，而每一平行處理單元202都可以具有本身的(多數)專用平行處理記憶體裝置或(多數)非專用平行處理記憶體裝置。該一或多個平行處理單元202可以輸出資料至該顯示裝置110，或每一平行處理單元202都可以輸出資料至該一或多個顯示裝置110。

操作時，該中央處理單元102為該電腦系統100的主要處理器，控制並協調多數其他系統組件的多數操作。實際上，該中央處理單元102提出控制該等平行處理單元202操作的多數指令。在某些實作中，該中央處理單元102為每一平行處理單元202撰寫一命令串流至一推入緩衝(未於第一圖或第二圖明確顯示)中，該推入緩衝可位於該系統記憶體104、該平行處理記憶體204，或可由該中央處理單元102與該平行處理單元202所能存取的另一儲存位置中。該平行處理單元202從該推入緩衝讀取該命令串流，並接著非同步執行與該中央處理單元102有關的多數命令。

現在回頭參考第二圖，每一平行處理單元202都包括一輸入 /輸出單元205，該輸入/輸出單元205透過該通訊路徑113與該電腦系統100的其餘部分通訊，該通訊路徑113連接至該記憶體橋接器105(或在一替代實作中，直接連接至該中央處理單元102)。該平行處理單元202對該電腦系統100其餘部分的連接也可以改變。在某些實作中，該平行處理次系統112係實作為一種加入卡，可以插入至該電腦系統100之一擴充槽之中。在其他實作中，一平行處理單元202可利用一匯流排橋接器整合於一單一晶片上，像是透過該記憶體橋接器105或該輸入/輸出橋接器107。而在其他實作中，該等平行處理單元202的某些或所有元件可以整合於具有該中央處理單元102之一單一晶片上。

在一實作中，如該領域所知悉，該通訊路徑113為一快速週邊組件互連鏈路，其中為每一平行處理單元202分配專用的通道。也可以使用其他的通訊路徑。如以上所指出，可以使用一逆流互連以實作該通訊路徑113，以及實作該電腦系統100、該中央處理單元102或該平行處理單元202之中的任何其他通訊路徑。一輸入/輸出單元205產生於該通訊路徑上113傳輸之一封包(或其他訊號)，也接收來自該通訊路徑113的所有來源封包(或多數其他訊號)，將該等來源封包引導至該平行處理單元202的多數適宜組件。例如，與多數處理工作有關的多數命令可以引導至一主機介面206，而與多數記憶體操作有關的多數命令(例如，從該平行處理記憶體204讀取寫至該平行處理記憶體204)則可以引導至一記憶體交叉單元210。該主機介面206讀取每一推入緩衝，並輸出由該讀取緩衝所具體指明的工作至一前端212。

每一平行處理單元202都有利地實作一種高平行處理架構。如同詳細所示，該平行處理單元202(0)包括一算術次系統230，該算術次系統230包括數量為C的一般處理叢集(GPC)208，其中C1。每一一般處理叢集208都能夠同時執行大量(例如，數百或數千)執行緒，其中每一執行緒都為一程式的實例。在各種應用中，可以分配不同的一般處理叢集208，以處理不同的程式形式，或執行不同的計算形式。該等一般處理叢集208的分配可以根據每一程式或計算形式所產生的工作負載而改變。

該等一般處理叢集208透過一工作分配單元200接收多數欲被執行之處理工作，該工作分配單元200從該前端單元212接收定義多數處理工作的多數命令。該前端212確保在啟動由該等推入緩衝所具體指明之程序之前，將該等一般處理叢集208配置為一有效狀態。

當該平行處理單元202用於圖形處理時，例如，可以將操作的處理工作負載劃分為多數的適當相等尺寸工作，以能夠將該等操作分配至多重一般處理叢集208。該工作分配單元200可經配置以在能夠提供多數工作至該多重一般處理叢集208進行處理下產生多數工作。在一實作中，該工作分配單元200可以夠快地產生多數工作，以同時保持該多重一般處理叢集208忙碌。相比之下，在傳統系統中，一般而言由一單一處理引擎執行處理，而該等其他處理引擎保持閒置，在開始本身處理工作之前，等待該單一處理引擎完成其工作。在本發明某些實作中，該等一般處理叢集 208的部分係經配置以執行不同的處理形式。例如，一第一部分係經配置以執行端點明暗與拓撲外型產生。一第二部分可經配置以執行三角幾何與幾何明暗。一第三部分可經配置以執行在畫面空間中的像素明暗，以產生一呈現影像。由該等一般處理叢集208所產生的中間資料可以儲存於多數緩衝中，以允許再進一步處理之前於該等一般處理叢集208之間傳輸該中間資料。

一記憶體介面214可以包括數量為D的分區單元215，其每一個分區單元215都直接連接至該平行處理記憶體204之一部分，其中D1。如同所示，該等分區單元215的數量可以等於一動態隨機存取記憶體(DRAM)220的數量。在其他實作中，該等分區單元215的數量可以不等於該等記憶體裝置的數量。該動態隨機存取記憶體220可以由任何適宜的儲存裝置所取代，並可以具有一般的傳統設計。多數呈現目標，像是多數訊框緩衝或材質地圖可以跨及多數動態隨機存取記憶體220儲存，允許該等分區單元215平行寫入每一呈現目標的多數部分，以有效地使用該平行處理記憶體204的可利用頻寬。

該等一般處理叢集208之任一一般處理叢集208都可以處理欲被寫入至該平行處理記憶體204之中該等動態隨機存取記憶體220之任一動態隨機存取記憶體220的資料。該交叉單元210係經配置以路由配送每一一般處理叢集208的輸出至任何分區單元215之輸入，或路由配送至另一一般處理叢集208，以進行進一步處理。該等一般處理叢集208透過該交叉單元210與該記憶體介面214通訊，以從各種外部記憶體裝置進行讀取或寫入。在一實作中，該交叉單元210具有對該記憶體介面214之一連接，以與該輸入/輸出單元205通訊，也具有對該局部平行處理記憶體204之一連接，藉此使該等不同一般處理叢集208之中之該等處理核心與該系統記憶體104或其他非局部屬於該平行處理單元202之記憶體通訊。在第二圖所示之實作中，該交叉單元210直接與該輸入/輸出單元205連接。該交叉單元210可以使用多數虛擬通道，以區分在該等一般處理叢集208與該等分區單元215之間的多數流量串流。

同樣的，該等一般處理叢集208可經配置以執行與多種不同應用有關的處理工作，包括線性及非線性資料轉換、視訊及/或音訊資料的過濾、多數模式操作(例如，應用物理定律決定物件的位置、速度與多數其他屬性)、多數影像呈現操作(例如，三角明暗、端點明暗、幾何明暗、及/或像素明暗程式)等等，但不限制於此。該等平行處理單元202可以將來自該系統記憶體104及/或該等局部平行處理記憶體204的資料傳送至該內部(晶片上)記憶體之中、處理該資料，並將結果資料寫回至該系統記憶體104及/或該等局部平行處理記憶體204，其中所述資料可由多數其他系統組件存取，包括該中央處理單元102及另一平行處理次系統112。

一平行處理單元202可具備任何數量的局部平行處理記憶體204，包括非局部記憶體，並可以使用任何組合的局部記憶體與系統記憶體。例如，一平行處理單元202可為一統一記憶體架構(UMA)實作中的一圖形處理器。在所述實作中，可以提供極少或非專用圖形(平行處理)記憶體，而該平行處理單元202可以排他地或幾乎排他地使用該系統記憶體。在該統一記憶體架構實作中，一平行處理單元202可整合至一橋接器晶片或處理器晶片之中，或提供做為具有高速鏈路(例如，快速週邊組件互連)的分離晶片，該鏈路透過一橋接器晶片或其他通訊手段，將該平行處理單元202連接至該系統記憶體。

如以上指出，在一平行處理次系統112中可以包含任意數量的平行處理單元202。例如，可在一單一加入卡上提供多重平行處理單元202，或多重加入卡可以連接至該通訊路徑113，或該一或多個平行處理單元202可以整合至一橋接器晶片之中。在一多重平行處理單元系統中之該等平行處理單元202可以相同或可以彼此不同。例如，不同的平行處理單元202可以具有不同的處理核心數量、不同的局部平行處理記憶體數量等等。在呈現多重平行處理單元202的情況中，那些平行處理單元202可以平行操作，以利用一種相較於在一單一平行處理單元202中所可能的更高資料處理量進行資料處理。整合一或多個平行處理單元202的多數系統可以各種配置與外型因子實作，包括桌上型、膝上型、手持式個人電腦、動裝置、伺服器、工作站、遊戲控制器、內嵌式系統與其他類似配置。

本發明之一具體實施例可實作為於一電腦系統上使用的程式產品，像是例如於第一圖該電腦系統100上使用。該程式產品之一或多個程式定義該等具體實施例之多數功能(包括在此敘述之該等方法)，並可以包含於各種電腦可讀儲存媒體中。示例電腦可讀儲存媒介包括：(i)非可寫式儲存媒體(例如，一電腦之中的唯讀記憶體裝置，像是由一光碟裝置所能讀取的光碟、快閃記憶體、唯讀記憶體(ROM)晶片或任何形式的固態非揮發性半導體記憶體)，於該媒體裝置上可以持久持存資訊，以及(ii)可寫式儲存媒介(例如，一磁碟裝置之中的軟碟或硬碟裝置，或任何形式的固態隨機取半導體記憶體)，於該媒體裝置上可儲存可改變的資訊，但不限制於此。

時脈系統概觀

第三圖為一傳統電腦系統300之區塊圖式，該電腦系統300包括一時脈系統301。在電腦中，同步對於多數電腦操作而言極為重要。該時脈系統301將由該傳統電腦系統300所進行之多數工作進行同步。所述工作例如可以包含在操作資料之前載入該資料，以及許多大量的其他電腦工作。該電腦之所有裝置並不需要於一單一時脈上操作。在該傳統電腦系統300上的不同裝置，可能需要為了該等不同裝置而於不同時脈頻率處操作。為了說明目的，該傳統電腦系統300需要些微不同時脈頻率的多數組件為多數平行處理單元202，包括該平行處理單元202(0)、平行處理單元202(1)、...、及平行處理單元202(U-1)，其中U1。

該時脈系統301包括多數時脈產生器302，包括該時脈產生器302(0)、該時脈產生器302(1)、...、及該時脈產生器302(U-1)，其中U1。每一時脈產生器302都連接至一特定裝置，因為在此實例中，每一特定裝置都以一不同時脈頻率操作。例如，該時脈產生器302(0)係連接至該平行處理單元202(0)，餘此類推。每一時脈產生器302都經配置以傳送一輸出時脈訊號至一特定裝置。例如，該時脈產生器302(0)係經配置以傳送一輸出時脈訊號303(0)至該平行處理單元202(0)，餘此類推。每一輸出時脈訊號(例如，該輸出時脈訊號303(0))都為一精確高態及低態脈衝的連續串流，其實質上全部具有相同長度。一時脈循環則為從一高態脈衝開始，通過直到該次一高態脈衝開始的時間。

在每一時脈產生器302中為每一特定裝置202放射每一輸出訊號302之該電路，可以包括一電子電路，該電子電路包含一相位鎖定回路(PLL)。一般而言，一(未圖示)參考時脈驅動該相位鎖定回路，該相位鎖定回路接著驅動一(未圖示)時脈分佈。該時脈分佈通常係經平衡，因此該時脈同時抵達每一端點。這些端點之一為該相位鎖定回路回饋輸入。該相位鎖定回路的功能則用於比較該經分佈時脈與該來源參考時脈，並改變其輸出的相位與頻率，直到該參考與回饋時脈於相位與頻率一致為止。該等相位鎖定回路到處存在，並可以調整跨及數呎之多數系統的多數時脈，以及在多數個別晶片小部分中的多數時脈。

然而，為每一時脈產生器302具備一相位鎖定回路於一積體電路上耗費相對大的區域。據此，以下提供一種方法，用於降低產生具有不同頻率之多數時脈訊號所需的相位鎖定回路及其他裝置數量。

時脈頻率調變概觀

第四圖為根據本發明一具體實施例，一電腦系統400之區塊圖，該電腦系統400包括一調變時脈系統401。為了說明目的，該調變時脈系統401包括連接至多數調變時脈裝置402之一時脈來源410(例如，單一相位鎖定回路)。取代第三圖之該等時脈產生器302(例如，多數相位鎖定回路)的方式，第四圖該調變時脈系統401包括多數調變時脈裝置402與一時脈來源410。據此，該調變時脈系統401實質上減少為該電腦系統400不同裝置產生多數時脈訊號所需要之該相位鎖定回路及其他裝置數量。

同樣為了說明目的，該電腦系統400需要些微不同時脈頻率的多數組件係為多數平行處理單元202，包括該平行處理單元202(0)、平行處理單元202(1)、...、及平行處理單元202(U-1)，其中U1。然而，本發明方法並不受此限制。例如，單一平行處理單元(例如，平行處理單元202(0))可以包括多重裝置，每一裝置都需要以不同時脈頻率操作。替代的，需要不同頻率之該等裝置甚至可不為一圖形處理單元之平行處理單元的一部分，而例如為一中央處理單元或其他裝置的一部分。

該等調變時脈裝置402包括一調變時脈裝置402(0)、一調變時脈裝置402(1)、...、及一調變時脈裝置402(U-1)，其中U1。在此實例中，因為每一特定裝置都以一不同時脈頻率操作，因此每一一調變時脈裝置402都連接至一特定裝置。例如，該一調變時脈裝置402(0)係連接至該平行處理單元202(0)，餘此類推。每一一調變時脈裝置402都經配置以傳送一輸出時脈訊號至一特定裝置。每一一調變時脈裝置402都可以提供一不同時脈訊號至一不同裝置(例如，平行處理單元202(0)、平行處理單元202(1)等等)。例如，該時脈產生器302(0)係經配置以傳送一輸出時脈訊號303(0)至該平行處理單元202(0)，餘此類推。同樣的，該調變時脈裝置402(1)也經配置傳送一不同輸出時脈訊號403(1)至該平行處理單元202(1)，餘此類推。

每一調變時脈裝置402都包括一校正器裝置404、一輸出時脈產生器406與一更新裝置408。例如，該調變時脈裝置402(0)包括一校正器裝置404(0)、一輸出時脈產生器406(0)與一更新裝置408(0)。該調變時脈裝置402(1)包括一校正器裝置404(1)、一輸出時脈產生器406(1)與一更新裝置408(1)。該調變時脈裝置402(U-1)包括一校正器裝置404(U-1)、一輸出時脈產生器406(U-1)與一更新裝置408(U-1)，其中U1。

在某些情況中，根據該校正器裝置404(0)佔據一積體電路上的實際區域，以及根據用於執行多數校正操作所需之處理工作量，該校正器裝置404(0)可能呈現多種挑戰。據此，代表該調變時脈系統401具有一調變時脈裝置402(0)之一(未圖示)替代具體實施例，係包括以下項目(這將參考第五圖至第八圖與以下進一步討論)：一校正器裝置404、一串延遲裝置、多重輸出相位多工器516與多重更新裝置408。

該輸出時脈產生器406(0)係於以下參考第五圖與第六圖進一步敘述。該更新裝置408(0)係於以下參考第七圖進一步敘述。該校正器裝置404(0)係於以下參考第八圖進一步敘述。具有相同參考數字之該等其他裝置則以相同方式配置。

輸出時脈產生器

第五圖為根據本發明一具體實施例，第四圖之該調變時脈裝置402(0)之一部分的區塊圖。該輸出時脈產生器406(0)係連接至該時脈來源410。該輸出時脈產生器406(0)能藉由在該時脈來源410後方加入一串延遲裝置(例如，數位延遲裝置)的方式，以一數位方式將該固定頻率時脈來源410(例如，相位鎖定回路)之一輸入時脈訊號411進行調變，該等串延遲裝置於每一延遲階段後具有多數放出點。一放出點為一延遲裝置與一輸出相位多工器(mux)516(0)之間的連接點(例如，節點)。一延遲裝置為一數位裝置，經配置以接收一時脈訊號(例如，來自該時脈來源410之輸入時脈訊號，或來自一先前數位延遲裝置之一延遲時脈訊號)，並提供相對於該接收時脈訊號以一相位延遲之一延遲時脈訊號。此延遲概念於以下參考第六圖進一步敘述。在第五圖之此實例中，該輸出時脈產生器406(0)包括10個延遲階段與10個對應的放出點。例如，一放出點518係位於一第一延遲階段之後。為了使第五圖簡潔，該等其他放出點並不具有參考數字。在另一實例中，該輸出時脈產生器406(0)可以包括任意數量的延遲。在第五圖之此實例中，該等延遲係以串聯布置。在另一(未圖示)實例中，該等延遲可以並聯布置。

同樣於第五圖所示，該輸出時脈產生器406(0)包括一輸出相位多工器516，該輸出相位多工器516經配置以接收該輸入時脈訊號411與由每一延遲所修改之每一延遲時脈訊號。該輸出相位多工器516(0)也經配置以接收該輸出相位514(0)的選擇。該輸出相位514(0)將該相位設定為由該輸出相位多工器516(0)用於傳送該輸出時脈訊號403(0)的相位。該輸出相位的選擇則由一更新裝置所提供，其餘以下參考第七圖進一步敘述。該輸出時脈產生器406(0)係經配置以調變該輸入時脈訊號411，以滿足一電子組件的多數操作參數，該電子組件係經配置以接收該輸出時脈產生器406(0)之該輸出時脈訊號403(0)。

如以上參考第四圖所敘述，一特定組件可能需要與該輸入時脈訊號411及/或多數其他組件之頻率不同的時脈頻率。該輸出時脈產生器406(0)的時脈調變使該系統能夠提供一需要的時脈頻率至一特定組件，而不需要加入額外的相位鎖定回路。

在第五圖中，利用該輸出相位多工器516，該輸出時脈產生器406(0)可以藉由高速改變該放出點(例如，向前移動至一較遲的放出點，或向後移動至一較早的放出點)的方式調變該輸入時脈訊號411。藉由在該延遲階段序列中，連續從一放出點朝前移動至一較遲放出點的方式，該輸出時脈產生器406(0)可以提供相較該輸入時脈訊號411而言較慢的一輸出時脈訊號403(0)。相比之下，藉由連續從一放出點朝後移動至一較早放出點的方式，該輸出時脈產生器406(0)可以提供相較該輸入時脈訊號411而言較快的一輸出時脈訊號403(0)。於該等放出點之中朝前移動或朝後移動的概念則於以下參考第六圖進一步討論。

第六圖為根據本發明一具體實施例，描述由一輸出時脈產生器406(0)所進行之時脈頻率調變的多數示例運算圖。在此實例中，假設對於該輸出時脈產生器406(0)的需求為產生頻率具有95.2兆赫(或10.5奈秒/循環)的時脈，而該輸出時脈產生器接收頻率具有100兆赫(或10.0奈秒/循環)之一輸入時脈訊號411。一典型的配置將提供一額外的相位鎖定回路，以產生所需要的95.2兆赫，因為要不然沒有從該100兆赫輸入時脈訊號411達到所需之95.2兆赫的方法。相比之下，在本發明系統中，取代加入一額外相位鎖定回路的方式，該系統可以對該具有100兆赫之該輸入時脈訊號進行調變，以產生95.2兆赫的所需頻率。

在第六圖之實例中，該輸入時脈訊號被相等劃分為十個相位，包括相位0、相位36、相位72、相位108、相位144、相位180、相位216、相位252、相位288、相位324及相位360(或相位0)。相位0為該原始輸入時脈訊號411的相位。相位360為從相位0位移360度，但在實際情況中可被認為與相位0相同。相位36為從相位0位移36度，相位72為從相位0位移72度，餘此類推。這些相位之每一相位的每一時脈循環的期間為10.0奈秒/循環(或100兆赫)，其為該輸入時脈訊號411的循環期間。兩相鄰相位之間的時間距離為0.1奈秒。該等延遲時間並不需要為相等。在另一(未圖示)具體實施例中，該等延遲時間之至少兩延遲時間為不相等。

為了為該輸出時脈訊號403(0)產生具有95.2兆赫(或10.5 奈秒/循環)的頻率，該輸出時脈產生器406(0)將該輸出時脈訊號403(0)轉移至特別指定時間之該適宜相位。結果為該輸出時脈訊號403(0)的某些時脈循環係比所需要的週期(例如，10.5奈秒)為長，而某些時脈循環係比所需要的週期(例如，10.5奈秒)為短。在一延伸週期上，該等時脈循環的平均期間，實質上等於所有時脈循環期間之總和除以所產生之時脈循環數量。藉此，該等時脈循環之平均週期便用於模擬該輸出時脈訊號403(0)的所需頻率(例如，10.5奈秒)。

在第六圖之實例中，該輸出時脈訊號403(0)之該等時脈循環之半，每一個都具有10奈秒的週期，而該等時脈循環之另一半，每一個都具有11奈秒的週期。在一延伸週期上，該等時脈循環之平均週期大約105奈秒，其等於(10奈秒+11奈秒)/2。因此該等時脈循環之平均週期便為該輸出時脈訊號403(0)模擬95.2兆赫的所需頻率。

如第六圖所示，對於該第一個10.0奈秒的時脈循環而言，該輸出時脈產生器406(0)並不轉移該放出點。接著，在該第二時脈循環結束之前一適宜時間處，該輸出時脈產生器406(0)從相位0的放出點轉移到相位36，因此該第二循環具有11.0奈秒的週期。該轉移的適宜時間為當該兩相位(例如，相位0及相位36)都處於高態或該兩相位都處於低態的時間，因此不會發生不潔的轉移。接著，對於第三個10.0奈秒的循環而言，該輸出時脈產生器406(0)並不進行轉移。接著，在該第四時脈循環結束之前一適宜時間處，該輸出時脈產生器406(0)從相位36的放出點轉移到相位72，因此該第四循環具有11.0奈秒的週期。同樣的，該轉移的適宜時間為當該兩相位(例如，相位36及相位72)都處於高態或該兩相位都處於低態的時間，因此不會發生不潔的轉移。接著，對於第五個10.0奈秒的循環而言，該輸出時脈產生器406(0)並不進行轉移。接著，在該第六時脈循環結束之前一適宜時間處，該輸出時脈產生器406(0)從相位72的放出點轉移到相位108，因此該第六循環具有11.0奈秒的週期。同樣的，該轉移的適宜時間為當該兩相位(例如，相位72及相位108)都處於高態或該兩相位都處於低態的時間，因此不會發生不潔的轉移。該輸出時脈產生器406(0)繼續以相同方式進行一串轉移，以模擬一平均時脈循環，在此實例中該平均時脈循環為10.5奈秒/循環(或95.2兆赫)。

注意，該先前實例描述該輸出時脈產生器406(0)如何能夠降低一時脈頻率(例如，將100兆赫輸入降為95.2兆赫輸出)。在一相同方式中，該輸出時脈產生器406(0)可以加速一時脈頻率(例如，將100兆赫輸入增為105兆赫輸出)。為了加速時脈頻率，取代進行一串轉移成為後續相位的方式，該輸出時脈產生器406(0)係經配置進行一串轉移成為一先前相位。做為一(未圖示)示例，對於10奈秒的第一時脈循環而言，該輸出時脈產生器406(0)並不進行一轉移。接著，在該第二時脈循環結束之前一適宜時間處，該輸出時脈產生器406(0)從相位0的放出點轉移到相位324，因此該第二循環具有9.0奈秒的週期。該轉移的適宜時間為當該兩相位(例如，相位0及相位324)都處於高態或該兩相位都處於低態的時間，因此不會發生不潔的轉移。接著，對於第三個10.0奈秒的循環而言，該輸出時脈產生器406(0)並不進行轉移。接著，在該第四時脈循環結束之前一適宜時間處，該輸出時脈產生器406(0)從相位324的放出點轉移到相位288，因此該第四循環具有9.0奈秒的週期。同樣的，該轉移的適宜時間為當該兩相位(例如，相位324及相位288)都處於高態或該兩相位都處於低態的時間，因此不會發生不潔的轉移。接著，對於第五個10.0奈秒的循環而言，該輸出時脈產生器406(0)並不進行轉移。接著，在該第六時脈循環結束之前一適宜時間處，該輸出時脈產生器406(0)從相位288的放出點轉移到相位252，因此該第六循環具有9.0奈秒的週期。同樣的，該轉移的適宜時間為當該兩相位(例如，相位288及相位252)都處於高態或該兩相位都處於低態的時間，因此不會發生不潔的轉移。該輸出時脈產生器406(0)繼續以相同方式進行一串轉移，以模擬一平均時脈循環，在此實例中該平均時脈循環為9.5奈秒/循環(或105兆赫)。

用於該調變時脈裝置402(0)之一方法則於以下參考第九圖進一步討論。

時脈更新裝置

第七圖為根據本發明一具體實施例，第四圖之該調變時脈裝置402(0)之一部分的另一區塊圖。該更新裝置408(0)的目的係將該放出點518(0)於適宜時間時轉移至該適宜相位。每一更新的效能，都需要稍微在該輸出時脈產生器406(0)產生該次一輸出相位之前時進行，因為在每一相位更新與該次一輸出相位的產生之間係為非零時間。

該更新裝置408(0)係連接至該輸出時脈產生器406(0)，該輸出時脈產生器406(0)則連接至該時脈來源410。該更新裝置408(0)包括一更新相位多工器718(0)，該更新相位多工器718(0)具有多數輸入，以接收該輸入時脈訊號411之該等相位。在此實例中，該更新相位多工器718(0)接收該原始輸入時脈訊號411與該輸入時脈訊號411的10個延遲相位。一輸出相位分數計算器726(0)係連接至該更新相位多工器718(0)與該輸出相位多工器516(0)。該輸出相位分數計算器726(0)係經配置以從該更新相位多工器718(0)接收一更新時脈訊號703(0)，並傳送該輸出相位514(0)至該輸出相位多工器516(0)。一更新相位裝置722(0)係連接至該輸出相位分數計算器726(0)與該更新相位多工器718(0)。該更新相位裝置722(0)係經配置以從該輸出相位分數計算器726(0)接收該輸出相位514(0)，並傳送一更新相位724(0)至該更新相位多工器718(0)。

該輸出相位分數計算器726(0)保持對該更新時脈訊號703(0) 的追蹤(例如，計數追蹤)，以傳送該目前輸出相位514(0)。該輸出相位分數計算器726(0)藉此為該輸出相位多工器516(0)計算一目前的放出點。該輸出相位分數計算器726(0)係為該作用中放出點數量的一分數加法器/減法器模數。例如，令N等於該輸入時脈訊號411之360度相位的放出點數量。令OP等於該目前輸出相位514(0)。令UP等於該目前更新相位724(0)。接著，為了說明目的，該更新相位裝置722(0)可以根據以下示例方程式計算該更新相位UP：

例如，如果OP等於4而N等於10，接著UP等於0時，便等於[4+int(3*(10-1)/4)]mod 10。如果OP等於5而N等於10，接著UP等於1時，便等於[5+int(3*(10-1)/4)]mod 10，餘此類推。

方程式1為該更新相位裝置722(0)如何能夠從該輸出相位 OP轉移更新相位UP的實例，利用所述方式該更新時脈訊號703(9)之一邊緣實質上總是落於該輸出時脈訊號403(0)之一副邊緣與一正邊緣之間。該更新相位的此轉移可以確保在該輸出時脈訊號403(0)上實質上不存在由於改變該輸出相位多工器516(0)中該等放出點而形成的波形毛刺(例如，不潔的切換)。本發明之計算並不限制為方程式1。該更新相位裝置722(0)可經配置以許多替代方式進行轉移，而這些也落於本發明技術之觀點之中。

在此方法中，該輸出時脈訊號403(0)之一長期頻率係為該輸入時脈訊號411一固定比例的常數。在該輸出相位分數計算器726(0)處對於該數值的增加或減少都鏈結至一360度相位所需要的階段數量，以確保固定常數的長期頻率操作。例如，回頭參考第六圖，該輸出相位分數計算器726(0)係經配置以為每隔一循環計算1.0奈秒的轉移，以達到95.2兆赫(或10.5奈秒/循環)的長期頻率。

用於該更新裝置408(0)之一方法則於以下參考第十圖進一步討論。

校正器裝置

第八圖為根據本發明一具體實施例，第四圖之該調變時脈裝置402(0)之更詳細區塊圖。該校正器裝置404(0)的目的為偵測該輸入時脈訊號411之360度相位(或0度相位)的位置。該360度相位的精確位置可能根據該輸入時脈訊號411的頻率以及該調變時脈裝置402(0)之程序、電壓與溫度(PVT)的多種變化而改變。

該校正器裝置404(0)係連接至該時脈來源410。在此實例中，該校正器裝置404(0)包括一串反互斥或(XNOR)閘與一串低通濾波器830(0)。每一反互斥或閘都經配置以接收該輸入時脈訊號411及該輸入時脈訊號411之該等相位之一。例如，一第一反互斥或閘接收該輸入時脈訊號411與在36度相位之該輸入時脈訊號。一第二反互斥或閘接收該輸入時脈訊號411與在72度相位之該輸入時脈訊號。一第三反互斥或閘接收該輸入時脈訊號411與在108度相位之該輸入時脈訊號。一第四反互斥或閘接收該輸入時脈訊號411與在144度相位之該輸入時脈訊號。一第五反互斥或閘接收該輸入時脈訊號411與在180度相位之該輸入時脈訊號。一第六反互斥或閘接收該輸入時脈訊號411與在216度相位之該輸入時脈訊號。一第七反互斥或閘接收該輸入時脈訊號411與在252度相位之該輸入時脈訊號。一第八反互斥或閘接收該輸入時脈訊號411與在288度相位之該輸入時脈訊號。一第九反互斥或閘接收該輸入時脈訊號411與在324度相位之該輸入時脈訊號。一第十反互斥或閘接收該輸入時脈訊號411與在360度相位之該輸入時脈訊號。

在第八圖之實例中，每一反互斥或閘之一輸出都連接至該等低通濾波器830(0)之一，而總共有10個低通濾波器。為了簡潔起見於第八圖中只描繪一低通濾波器。每一反互斥或閘都操作為該輸入時脈訊號411與在該每一反互斥或閘處接收之該輸入時脈訊號411特定相位的比較器。如果該輸入時脈訊號411與該輸入時脈訊號411特定相位兩者實質相同(例如，如果兩輸入都為1或兩輸入都為0)，每一反互斥或閘便輸出一高態(例如，1)。如果只有單一而非兩輸入皆為高態(例如，一輸入為1而另一輸入為0)，每一反互斥或閘便輸出一低態(例如，0)。

因為該延遲電路串列係具有受限長度(例如，在第八圖中為 10個延遲)，因此對於該輸出時脈訊號403(0)之該放出點而言必須在某些位置重新循環。此重新循環必須對該輸出時脈訊號403(0)的加速或減速兩者進行。為了使此重新循環發生，該校正器裝置404(0)係經配置以偵測在該輸入時脈訊號411已經以一360度相位(或是360度的整數因數)延遲下的特定延遲。因為根據該程序、電壓與溫度，該等延遲係為高度可變，因此該校正器裝置404(0)係經配置以連續計算並更新該360度相位的位置，否則將發生嚴重的訊號抖動。訊號抖動是與該輸入時脈訊號411真實週期性之間的一種不想要的偏離。當該360度點位改變時，該校正器裝置404(0)藉由在該目前放出點並不靠近該360度點位時建立有效改變的方式，確保平滑的操作。

每一低通濾波器都經配置以在該輸入時脈訊號411與該特定延遲時脈訊號已經在一足夠長時間下實質相同時，翻轉成為高態有效模式。在每一測量開始處，該重設開關832(0)係為關閉，以對該低通濾波器的電容放電。該測量時間可經決定，因此最多只有2個放出點越過一門檻。可能需要動態改變此測量時間(例如，在該調變時脈裝置402(0)於操作中的時候)。

用於該校正器裝置404(0)之一方法則於以下參考第十一圖進一步討論。

方法概觀

第九圖為根據本發明一具體實施例，用於產生一輸出時脈訊號之方法步驟流程圖。雖然該等方法步驟係結合該輸出時脈產生器406(0)所敘述，該領域技術人員將瞭解以任何次序經配置以實作該等方法步驟的任何系統都落於本發明構想之中。

如同所示，一方法900開始於一動作905，其中該輸出時脈產生器406(0)從一時脈來源接收一輸入時脈訊號。在一動作910中，該輸出時脈產生器406(0)對該輸入時脈訊號應用一串延遲，以產生該輸入時脈訊號之一或多個延遲相位。在一動作915中，該輸出時脈產生器406(0)將該輸入時脈訊號與該輸入時脈訊號之該一或多個相位傳送至一輸出相位多工器。在一動作920中，該輸出時脈產生器406(0)從該輸入時脈訊號與該輸入時脈訊號之該一或多個延遲相位之中選擇該輸入時脈訊號之一適宜相位。在一動作925中，該輸出時脈產生器406(0)根據該輸入時脈訊號之適宜相位產生一輸出時脈訊號。該方法900接著回到動作905並繼續。

第十圖為根據本發明一具體實施例，用於更新一輸出時脈訊號之一相位的方法步驟流程圖。雖然該等方法步驟係結合該更新裝置408(0)所敘述，該領域技術人員將瞭解以任何次序經配置以實作該等方法步驟的任何系統都落於本發明構想之中。

如同所示，一方法1000開始於一動作1005，其中該更新裝置408(0)於一更新相位多工器處接收一輸入時脈訊號與該輸入時脈訊號之一或多個延遲相位。在一動作1007處，該更新相位多工器傳送一更新時脈訊號至一輸出相位分數計算器。在一動作1010處，該更新裝置408(0)應用該輸出相位分數計算器以產生一輸出相位。在一動作1015處，該更新裝置408(0)傳送該輸出相位至一輸出時脈產生器之一輸出相位多工器與一更新相位裝置。在一動作1020處，該更新裝置408(0)透過該更新相位裝置產生一更新相位。在一動作1025處，該更新裝置408(0)傳送該更新相位至該更新相位多工器。該方法1000接著回到動作1005並繼續。

第十一圖為根據本發明一具體實施例，用於自動校正一調變時脈裝置之方法步驟流程圖。雖然該等方法步驟係結合該校正器裝置404(0)所敘述，該領域技術人員將瞭解以任何次序經配置以實作該等方法步驟的任何系統都落於本發明構想之中。

如同所示，一方法1100開始於一動作1105，其中該校正器裝置404(0)關閉每一低通濾波器之每一重設開關以重設(例如，短路)每一低通電容器。在一動作1110處，該校正器裝置404(0)開啟每一重設開關。在一動作1115處，對於每一低通濾波器，該校正器裝置404(0)等待所需的時間T，因此當多數相位的訊號係(幾乎)完成時，至少一放出點(例如，反互斥或閘)使一電容器門檻被越過。在一動作1120處，該校正器裝置404(0)讀出來自所有門檻比較器(例如，該等反互斥或閘)所接收的多數數值。在一決策操作1125中，該校正器裝置404(0)決定是否有至少一比較器越過該電容器門檻。如果沒有，那麼該校正器裝置404(0)在一動作1130處增加該時間T，並接著回到該動作1105。然而，如果至少一比較器已經越過該電容器門檻那麼該校正器裝置404(0)移動至一決策操作1135，其中該校正器裝置404(0)決定是否有兩個比較器越過該電容器門檻。如果是那麼該校正器裝置404(0)於一動作1140處減少該時間T，並接著回到該動作1105。然而，如果並無多於兩個比較器已經越過該電容器門檻(例如，只有一或兩個比較器已經越過該電容器門檻)，接著該校正器裝置404(0)移動至一動作1145處，其中該校正器裝置404(0)辨識及/或決定存在的放出點適宜數量N。據此，該校正器裝置404(0)可以通知該輸出相位分數計算器726(0)或該調變時脈裝置402(0)的另一裝置，該適宜的數量N存在或不存在。

第九圖至第十一圖的這些方法可以包括並未於此方法概觀中討論的多數其他動作及/或細節。根據該實作，其他動作及/或細節則參考其他圖式討論，並可以成為這些方法之一部分。例如，回頭參考第八圖，如果該校正器裝置404(0)決定該適宜數量N係與先前的適宜數量N不同，那麼該校正器裝置404(0)傳送多數更新校正參數832(0)至該輸出相位分數計算器，以反映此項新的實際情況(例如，該新的適宜數量N)。此外，該等更新校正參數832(0)也可以包括用於該輸出時脈訊號403(0)的一目標頻率；該調變時脈裝置402(0)係經配置以利用協調該輸出時脈產生器406(0)、該更新裝置408(0)及該校正器裝置404(0)的方法，嘗試產生該目標頻率。

注意，該校正器裝置404(0)可以與該輸出時脈產生器406(0) 平行操作，因為該等比較器(例如，該等反互斥或閘)並不直接影響該輸出時脈訊號403(0)。該校正器裝置404(0)可以根據吾人預期之程序、電壓與溫度多快改變，在有限的間隔處或連續操作。如果已知該程序、電壓與溫度係非常緩慢改變，那麼該校正器裝置404(0)可經配置例如只具備一相位與一門檻偵測器(例如，單一反互斥或閘、單一低通濾波器，與一多工器以選擇該相位)；該校正器裝置404(0)可接著繼續測量該最佳相位(例如，為該第一放出點位，接著為該第二放出點位，接著為該第三放出點位等等)。所述的減少可節省空間(例如，矽區域)，因為只存在單一低通濾波器及單一反互斥或閘。替代的，在該等延遲元件之具體規格係被知悉且保證實質不變的情況(例如，如果根據程序、電壓與溫度條件，該等延遲元件實質上不變的情況)下，那麼可以不需要該校正器裝置404(0)。所述可靠的狀態可能例如在該時脈來源(例如，相位鎖定裝置)係經配置以自動產生單一時脈訊號之不同相位的情況下發生。

本發明已經參考多數特定實作於以上敘述，然而，該領域技術人員將瞭解在不背離如該等附加申請專利範圍所設定之本發明寬廣精神與構想下，可以對其進行各種修改與變化。據此，前述敘述與該等圖式係被視為一示例而非具有限制概念。