CN110460329A - 一种面向故障锁相环测试电路 - Google Patents

Abstract

本发明提供一种面向故障锁相环测试电路，包括FOT测试控制电路和FOT故障检测电路。其中，FOT测试控制电路由脉冲宽度检测电路、锁定状态判断电路以及分频数变化检测电路组成，FOT故障检测电路主要由故障信息捕获电路、CRC校验码生成电路和CRC校验码比较电路组成。FOT测试控制电路用于锁相环锁定状态的判断，并控制FOT故障检测电路捕获故障信息，实现锁相环在线BIST测试。本电路采用具有强检错能力的CRC编码技术进行故障检测，可以实现指定故障模型的较高故障覆盖率，有效降低测试成本，并且不会对锁相环的性能造成影响。

Description

一种面向故障锁相环测试电路

技术领域

本发明属于电子电路技术领域，具体涉及一种面向故障锁相环测试电路。

背景技术

随着超大规模集成电路和片上系统的快速发展，数字电路和模拟电路集成于同一芯片上已成为集成电路的发展趋势。并且，随着集成技术的不断发展，数模混合信号电路在一个芯片中所占的比重也越来越大。为了保证芯片性能的高可靠性，对数模混合信号电路的测试变得至关重要。尤其是其中模拟信号电路的测试复杂性使得数模混合信号电路的测试成了混合信号集成电路发展的一个重大阻碍。数模混合信号电路中由于连续复杂模拟信号的存在，使各个阶段下的数模混合信号电路测试变得十分困难。

锁相环作为常见的数模混合信号电路，被广泛地应用于频率合成、时钟分配、相位解调、时间恢复等，锁相环性能直接决定了整个系统的工作稳定性和各项指标的好坏。因此，为了保证系统性能需要充分保证锁相环质量，传统的锁相环测试方法主要是通过使用外部测试仪器。然而，随着锁相环的应用越来越复杂且对其质量的要求越来越高。普通测试仪器已经不能够满足测试要求，若使用更高级的测试仪器必将会大幅度地提高测试成本。

发明内容

本发明所要解决的技术问题是克服现有技术的不足，提供一种面向故障锁相环测试电路，基于BIST技术，该电路可以实现指定故障模型的较高故障覆盖率，有效降低测试成本，并且对锁相环性能影响较小。

本发明提供一种面向故障锁相环测试电路，包括FOT测试控制电路和FOT故障监测电路，FOT测试控制电路的测试端接收测试模式信号，其输入端接收锁相环输出的时钟信号，FOT测试控制电路输出的锁定状态指示信号输入FOT故障监测电路的输入端，其输出端输出监测结果；

FOT测试控制电路包括分频数变化检测电路、脉冲宽度检测电路和锁定状态判断电路；

分频数变化检测电路，用于在分频设置发生变化时判断锁相环的失锁状态，并传输至脉冲宽度检测电路；

脉冲宽度检测电路，用于接收锁相环鉴频鉴相器输出的up和down信号之间的相位差，并将相位差与设定门限宽度比较的结果传输至锁定状态判断电路；

锁定状态判断电路，用于统计脉冲宽度检测电路中连续周期相位差小于门限宽度的周期数，并根据周期数判断锁相环的锁定状态，输出锁定状态指示信号；

FOT故障监测电路包括故障信息捕获模块、CRC校验码生成模块和CRC校验码比较模块，故障信息捕获模块采集时钟信息，再传输至CRC校验码生成模块生成对应的CRC校验码，生成的CRC校验码传输至CRC校验码比较模块与标准CRC校验码匹配，判断锁相环的状态。

作为本发明的进一步技术方案，脉冲宽度检测电路包括两个与门、一个异或门、一个或门、两个缓冲器、一个可编程延时单元和两个触发器，两个与门的输入端均与锁相环鉴频鉴相器输出的up和down信号相连，两个与门的输出端分别连接异或门的两个输入端，异或门的输出端分为两路，一路连接第一触发器的IN输入信号端，另一路通过缓冲器连接第二触发器；第一触发器的RN复位端连接或门的输出端，或门的输入端分别输入锁相环参考时钟信号和反馈时钟信号，第一触发器的输出端经可编程延时单元和缓冲器连接第二触发器的输入端，第二触发器输出复位信号至锁定状态判断电路。

进一步的，锁定状态判断电路包括一个锁定状态计数器、一个或门和一个与门，锁定状态计数器接收脉冲宽度检测电路输出的复位信号，锁定状态的时钟信号接收端与或门相连，其输出端通过与门连接FOT故障监测电路。

进一步的，分频数变化检测电路包括一个两级触发器组和一个比较器，二级触发器组的输入端接收分频数，其输出端与比较器的一个输入端相连，比较器的另一个输入端接收分频数，比较器的输出端输出锁定状态指示信号至FOT故障监测电路。

更进一步的，两级触发器组包括两个触发器组，每个触发器组均包含若干个触发器，两个触发器组串联连接。

本发明通过内部测试电路完成锁相环测试，减少了测试对外部ATE的依赖，实现对指定故障模型的较高故障覆盖率，有效地降低了测试成本，并且对锁相环性能影响较小。

附图说明

图1为本发明的电路框图；

图2为本发明的FOT测试控制电路框图；

图3为本发明的脉冲宽度检测电路图；

图4为本发明的锁定状态判断电路图；

图5为本发明的分频数变化检测电路图；

图6为本发明的FOT故障检测电路框图。

具体实施方式

请参阅图1，本实施例提供一种面向故障锁相环测试电路，，包括FOT测试控制电路和FOT故障监测电路，FOT测试控制电路的测试端接收测试模式信号，其输入端接收锁相环输出的时钟信号，FOT测试控制电路输出的锁定状态指示信号输入FOT故障监测电路的输入端，其输出端输出监测结果。

如图2所示，FOT测试控制电路包括脉冲宽度检测电路、锁定状态判断电路和分频数变化检测电路。其中，脉冲宽度检测电路的作用是检测锁相环鉴频鉴相器输出UP和DOWN信号之间的相位差，并将其与设定门限宽度比较；锁定状态判断电路的主要结构是计数器，根据“连续N个周期相位差都小于门限宽度”判断锁相环的锁定状态；分频数变化检测电路的作用是当分频设置发生变化时能够对锁相环的失锁状态及时作出判断。

如图3所示，脉冲宽度检测电路包括两个与门，一个异或门，一个或门、两个缓冲器、一个可编程延时单元和两个D触发器。脉冲宽度检测电路对鉴频鉴相器输出的UP和DOWN信号进行脉冲宽度检测。鉴频鉴相器输出的UP和DOWN信号的异或结果作为脉宽检测电路的IN输入信号；RN为锁相环参考时钟和反馈时钟通过组合逻辑实现的用来对D触发器FF1实现同步复位的系统时钟，当RN为低电平时，采样D触发器FF1被清空复位等待下一次时钟脉冲输入；可编程延时单元由多个缓冲器构成，通过控制字D[2:0]实现对脉冲门限宽度的设定；信号ENABLE是锁定状态判断电路的复位信号，当脉冲宽度检测电路输出的ENABLE信号为高电平时，锁定状态判断电路经过固定的延迟时间将准确判断锁相环锁定状态；如果在锁定状态判断电路的延迟时间内ENABLE信号无法始终保持高电平，则锁定状态指示信号LOCK输出低电平，指示锁相环的失锁状态。

如图4所示，锁定状态判断电路包括一个锁定状态计数器、一个或门和一个与门。当脉冲宽度检测电路输出的ENABLE信号为低电平时，锁定状态计数器被复位，锁定状态指示信号LOCK立即变为低电平。当ENABLE信号输出为高电平时，锁定状态计数器将在系统时钟RN的驱动下开始计数。当锁定状态计数值达到最大值时，锁定状态指示信号LOCK输出高电平，此时系统时钟将会被屏蔽，使得锁定状态计数器的计数值保持不变。当脉冲宽度检测电路输出的ENABLE信号为0时，锁定状态计数器的复位端也保持为0，即锁定状态计数器一直处于复位清零状态，锁定状态计数器输出Q为0；当脉冲宽度检测电路监测到UP和DOWN信号的相位差小于门限宽度时，ENABLE信号输出高电平，此时锁定状态计数器在系统时钟的作用下开始计数，在计数器计数到最大值之前，一旦ENABLE信号跳变为低电平状态计数器就被复位清零，直到再次检测到UP和DOWN信号之间的相位差小于门限宽度，锁定状态计数器重新开始计数。当锁定状态计数器计数到最大值时，状态指示信号LOCK立即跳变为逻辑“1”，并通过或门将计数器的时钟信号屏蔽，保证锁定状态计数器中的数值不再发生跳变，完成锁定状态指示。

如图5所示，分频数变化检测电路包括一个两级触发器组和一个比较器。分频数的每一位都通过两级串联触发器，经过两个时钟周期后分频数的输出结果PV’与两级触发器的输入PV通过一个比较器对分频数的每一位进行同位比较，比较结果输出为rst’信号。当分频数PV保持不变时，PV与PV’每一位都对应相等，rst’输出为逻辑“1”。当分频数PV有任意一位发生变化时，经过两级触发器组后比较器的两个输入二进制数就不再相同，rst’信号迅速变为低电平。当分频数PV发生变化时，经过一个时钟周期分频数变化检测模块产生一个低电平的rst’信号，这个rst’信号和系统rst复位信号的逻辑与作为脉冲宽度检测电路的复位信号。系统复位信号rst和分频数变化检测电路产生的rst’信号只要有一个为逻辑“0”，脉冲宽度检测电路输出的ENABLE信号及时变为低电平，进而锁定状态指示信号LOCK也即刻变为低电平，实现对失锁状态的及时监测。锁定监测输出的锁定状态指示信号LOCK准确性变化直接影响了FOT测试的故障检测结果。

如图6所示，FOT故障检测电路框图包括故障信息捕获模块、CRC校验码生成模块和CRC校验码比较模块，故障信息捕获模块采集时钟信息，再传输至CRC校验码生成模块生成对应的CRC校验码，生成的CRC校验码传输至CRC校验码比较模块与标准CRC校验码匹配，判断锁相环的状态。

该电路减少了测试对外部ATE的依赖，实现对指定故障模型的较高故障覆盖率，有效地降低了测试成本，并且对锁相环性能影响较小。

以上显示和描述了本发明的基本原理、主要特征和优点。本领域的技术人员应该了解，本发明不受上述具体实施例的限制，上述具体实施例和说明书中的描述只是为了进一步说明本发明的原理，在不脱离本发明精神范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护的范围由权利要求书及其等效物界定。

Claims (5)

1.一种面向故障锁相环测试电路，其特征在于，包括FOT测试控制电路和FOT故障监测电路，所述FOT测试控制电路的测试端接收测试模式信号，其输入端接收锁相环输出的时钟信号，所述FOT测试控制电路输出的锁定状态指示信号输入所述FOT故障监测电路的输入端，其输出端输出监测结果；

所述FOT测试控制电路包括分频数变化检测电路、脉冲宽度检测电路和锁定状态判断电路；

所述分频数变化检测电路，用于在分频设置发生变化时判断锁相环的失锁状态，并传输至所述脉冲宽度检测电路；

所述脉冲宽度检测电路，用于接收锁相环鉴频鉴相器输出的up和down信号之间的相位差，并将相位差与设定门限宽度比较的结果传输至锁定状态判断电路；

所述锁定状态判断电路，用于统计所述脉冲宽度检测电路中连续周期相位差小于门限宽度的周期数，并根据周期数判断锁相环的锁定状态，输出锁定状态指示信号；

所述FOT故障监测电路包括故障信息捕获模块、CRC校验码生成模块和CRC校验码比较模块，所述故障信息捕获模块采集时钟信息，再传输至所述CRC校验码生成模块生成对应的CRC校验码，生成的CRC校验码传输至所述CRC校验码比较模块与标准CRC校验码匹配，判断锁相环的状态。

2.根据权利要求1所述的一种面向故障锁相环测试电路，其特征在于，所述脉冲宽度检测电路包括两个与门、一个异或门、一个或门、两个缓冲器、一个可编程延时单元和两个触发器，所述两个与门的输入端均与锁相环鉴频鉴相器输出的up和down信号相连，所述两个与门的输出端分别连接所述异或门的两个输入端，所述异或门的输出端分为两路，一路连接第一触发器的IN输入信号端，另一路通过缓冲器连接第二触发器；所述第一触发器的RN复位端连接所述或门的输出端，所述或门的输入端分别输入锁相环参考时钟信号和反馈时钟信号，所述第一触发器的输出端经所述可编程延时单元和缓冲器连接第二触发器的输入端，所述第二触发器输出复位信号至所述锁定状态判断电路。

3.根据权利要求1所述的一种面向故障锁相环测试电路，其特征在于，所述锁定状态判断电路包括一个锁定状态计数器、一个或门和一个与门，所述锁定状态计数器接收所述脉冲宽度检测电路输出的复位信号，所述锁定状态的时钟信号接收端与所述或门相连，其输出端通过与门连接所述FOT故障监测电路。

4.根据权利要求1所述的一种面向故障锁相环测试电路，其特征在于，所述分频数变化检测电路包括一个两级触发器组和一个比较器，所述二级触发器组的输入端接收分频数，其输出端与所述比较器的一个输入端相连，所述比较器的另一个输入端接收分频数，所述比较器的输出端输出锁定状态指示信号至所述FOT故障监测电路。

5.根据权利要求4所述的一种面向故障锁相环测试电路，其特征在于，所述两级触发器组包括两个触发器组，每个所述触发器组均包含若干个触发器，两个所述触发器组串联连接。