CN101977040A - 触发器电路以及分频器 - Google Patents

Abstract

本发明提供了一种触发器电路以及分频器。该触发器电路包括：第一两输入与非门、第二两输入与非门、第一反相器、第二反相器、第三反相器、以及第一D型触发器；其中所述触发器电路的设置端与负载端分别连接至所述第一两输入与非门的两个输入端，所述触发器电路的设置端连接至所述第二反相器的输入端，所述第二反相器的输出端与负载端分别连接至所述第二两输入与非门的两个输入端；所述第一两输入与非门的输出端连接至所述第一反相器的输入端，所述第二两输入与非门的输出端连接至所述第三反相器的输入端，所述第一反相器的输出端连接至所述第一D型触发器的零位有效设置端，所述第三反相器的输出端连接至所述第一D型触发器的零位有效置零端。

Description

触发器电路以及分频器

技术领域

本发明涉及无线收发数字电路技术领域，特别是涉及一种触发器电路以及一种包括所述触发器电路的适合在锁相环中使用的分频器。

背景技术

为了实现高质量的无线电通信，减少各种外界因素对传输信号的干扰，近代通信系统往往要求通信机具有大量的，可供用户选择和迅速更换的载频振荡信号，而频率合成技术是能够实现上述要求的一种电路技术。它适用于空间通信雷达测量、遥测遥控、卫星导航和数字通信等先进的电子系统中。目前应用最广泛的是基于锁相环的频率合成技术，它能够合成很高的频率，同时相位噪声也比较小，高速、宽分频范围的可编程频率分频器设计一直是锁相环设计中的难点。在整数型频率合成器当中，可编程分频器实现了频率合成器输出信号的可编程，它的工作速度限制了频率合成器输出信号的最高频率，它的相位噪声影响频率合成器的带内相位噪声。

目前高速可编程分频器主要包括基于双模预分频的可编程分频器和基于基本分频单元的多模可编程分频器两种结构，前者因其高速、结构简单等特点，被广泛应用在射频频率综合器当中。但其仅能在两种分频数之间切换，无法实现更大范围的分频数可编程。后者则存在速度偏慢的缺点。

发明内容

本发明的目的是提供一种可实现更大范围的分频数可编程的可编程分频器、以及适用于该可编程分频器的触发器电路。

为了实现上述目的，根据本发明的一个方面，提供了一种触发器电路，包括：第一两输入与非门、第二两输入与非门、第一反相器、第二反相器、第三反相器、以及第一D型触发器；其中所述触发器电路的设置端与负载端分别连接至所述第一两输入与非门的两个输入端，所述触发器电路的设置端连接至所述第二反相器的输入端，所述第二反相器的输出端与负载端分别连接至所述第二两输入与非门的两个输入端；所述第一两输入与非门的输出端连接至所述第一反相器的输入端，所述第二两输入与非门的输出端连接至所述第三反相器的输入端，所述第一反相器的输出端连接至所述第一D型触发器的零位有效设置端，所述第三反相器的输出端连接至所述第一D型触发器的零位有效置零端。

在上述触发器电路中，第一D型触发器的数据控制端为所述触发器电路的数据控制端，所述第一D型触发器的时钟信号输入端为所述触发器电路的时钟信号输入端，所述第一D型触发器的正相输出端为所述触发器电路的正相输出端，所述第一D型触发器的反相输出端为所述触发器电路的反相输出端。

根据本发明的另一方面，提供了一种分频器，其包括：内部复位电路、输出信号控制电路、控制信号译码电路以及第四D型触发器、以及级联的根据本发明第一方面所述的第一触发器电路、第二触发器电路以及第三触发器电路。

在上述分频器中，第一触发器电路、第二触发器电路以及第三触发器电路依次级联，并且第一触发器电路的负载端、第二触发器电路的负载端以及第三触发器电路的负载端与内部复位电路的输出端相连，内部复位电路的输出端连接至第四D型触发器，并且输出信号控制电路连接至第四D型触发器、控制信号译码电路连接至内部复位电路以及输出信号控制电路204。

在上述分频器中，第一触发器电路的正相输出端连接至第二触发器电路的时钟信号输入端，第一触发器电路的时钟信号输入端连接至时钟输入端，第二触发器电路的正相输出端连接至第三触发器电路的时钟信号输入端；第一触发器电路的反相输出端、第二触发器电路的反相输出端、以及第三触发器电路的反相输出端分别连接到各自的数据输入端；并且三位两进制数字信号的最高位至最低位依次连接到第一触发器电路的设置端、第二触发器电路的设置端以及第三触发器电路的设置端；第一触发器电路的负载端、第二触发器电路的负载端以及第三触发器电路的负载端与内部复位电路的输出端相连。

在上述分频器中，所述分频器通过利用输入频率除以所述三位两进制数字信号加一之和，以生成输出频率，其中，所述三位两进制数字信号大于等于1且小于8。

在上述分频器中，所述的内部复位电路包括：第二D型触发器，第一两输入或非门，第三两输入与非门，第二两输入或非门，第四反相器，第五反相器，第六反相器；其中第一两输入或非门的输入端分别与控制信号译码电路的第一输出端和第二输出端相连；第一两输入或非门的输出端与第三两输入与非门的输入端相连，第三两输入与非门的另一输入端与第五反相器的输出端相连；第三两输入与非门的输出端与第二两输入或非门的输入端相连，第二两输入或非门的另一输入端与第四反相器的输出端相连，第四反相器的输入端与控制信号译码电路的第三输出端相连；第二两输入或非门的输出端与第二D型触发器的数据输入端相连；第二D型触发器的正相输出端与第五反相器的输入端相连；第五反相器的输出端除与第三输入与非门的一输入端相连外还与第六反相器的输入端相连，第六反相器的输出端为内部复位电路的输出端。

在上述分频器中，所述的输出控制电路包括：第三D型触发器，第三两输入或非门，第四两输入与非门，第四两输入或非门，第七反相器，第八反相器；其中第三两输入与非门的输入端分别与控制信号译码电路的第四输出端和第五输出端相连，第三两输入或非门的输出端与第四两输入与非门的输入端相连；第四两输入与非门的另一输入端与第七反相器的输出端相连；第四两输入与非门的输出端与第四两输入或非门的输入端相连，第四两输入或非门的另一输入端与控制信号译码电路的第六输出端相连；第四两输入或非门的输出端与第三D型触发器的数据输入端相连；第三D型触发器的正相输出端与第七反相器的输入端相连；第七反相器的输出端除与第四输入与非门的一输入端相连外还与第八反相器的输入端相连，第八反相器的输出端为输出控制电路的输出端。

在上述分频器中，所述控制信号译码电路包括第一二路选择器、第二二路选择器、第三二路选择器、第四二路选择器、第五二路选择器、以及第六二路选择器；其中第一二路选择器的两个输入信号端分别与第一触发器电路的正相输出端和反相输出端相连，控制端输入信号与三位两进制数字信号的最低位相连，输出端为控制信号译码电路的第一输出端；第二二路选择器的两个输入信号端分别与第二触发器电路的正相输出端和反相输出端相连，控制端输入信号与三位两进制数字信号的中间位相连，输出端作为控制信号译码电路的第二输出端；第三二路选择器的两个输入信号端分别与第三触发器电路的正相输出端和反相输出端相连，控制端输入信号与三位两进制数字信号的最高位相连，输出端作为控制信号译码电路的第三输出端；第四二路选择器的两个输入信号端分别与第一触发器电路的正相输出端和反相输出端相连，控制端输入信号与三位两进制数字信号的中间位相连，输出端作为控制信号译码电路的第四输出端；第五二路选择器的两个输入信号端分别与第二触发器电路的正相输出端和反相输出端相连，控制端输入信号与三位两进制数字信号控制端的最高位相连，输出端作为控制信号译码电路的第五输出端；第六二路选择器的两个输入信号端分别与第三触发器电路的正相输出端和反相输出端相连，控制端输入信号接地，输出端作为控制信号译码电路的第六输出端。

本发明提供的包含3个级联的根据本发明的触发器电路的多位可编程、模块化的分频器能够实现1到8范围内的任意一个整数分频，满足射频电路高速、结构简单的需求。且在奇数分频时，可以实现3/7的占空比，很好的提高了信号的占空比问题。若是偶数分频，更可以达到50％的占空比。

附图说明

图1是根据本发明实施例的触发器电路的电路结构示意图。

图2是图1所示的触发器电路的简化示意图。

图3是具有根据本发明实施例的触发器的分频器的示意图。

图4是图3所采用的控制信号译码电路的示意图。

图5是选定分频数为M＝6(6的二进制表示为“110”)的情况下图3所示的可编程分频器电路的工作时序示意图。

需要说明的是，附图用于说明本发明，而非限制本发明。附图中，相同或类似的附图标记表示相同或类似的部件。

具体实施方式

为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。

现在将参考图1至图5来详细描述本发明的实施例。

图1是根据本发明实施例的触发器的电路结构示意图。如图1所示，根据本发明实施例的触发器电路100包括：第一两输入与非门101、第二两输入与非门102、第一反相器103、第二反相器104、第三反相器105、以及第一D型触发器106。其中，本发明实施例中所采用的D型触发器是传统的D型触发器。

触发器电路的设置端与负载端分别连接至所述第一两输入与非门101的两个输入端，所述触发器电路的设置端连接至所述第二反相器104的输入端，所述第二反相器的输出端与负载端分别连接至所述第二两输入与非门102的两个输入端；所述第一两输入与非门101的输出端连接至所述第一反相器103的输入端，所述第二两输入与非门102的输出端连接至所述第三反相器105的输入端，所述第一反相器103的输出端连接至所述第一D型触发器106的零位有效设置端，所述第三反相器105的输出端连接至所述第一D型触发器106的零位有效置零端。其中，术语“零位有效”指的是逻辑“0”作为有效输入。

并且，第一D型触发器106的数据控制端为所述触发器电路的数据控制端107，所述第一D型触发器106的时钟信号输入端为所述触发器电路的时钟信号输入端108，所述第一D型触发器106的正相输出端Q为所述触发器电路的正相输出端109，所述第一D型触发器的反相输出端为所述触发器电路的反相输出端110。

图2是图1所示的触发器电路的简化示意图。下文中，参考标号“LDDFF”表示图1所示的触发器电路，其中，触发器电路LDDFF具有正相输出端Q、反相输出端Qb、设置端SET、负载端Load、时钟输入端CLK以及数据输入端D。

接下来，将参考图3至图5来描述本发明的另一实施例。

图3是具有根据本发明实施例的触发器的分频器200的示意图，并且图4是图3所采用的控制信号译码电路的示意图。

分频器200是一个可编程分频器，其包括：内部复位电路288、输出信号控制电路204、控制信号译码电路(请参见图4)以及第四D型触发器205、以及级联的第一触发器电路LDDFF0(201)、第二触发器电路LDDFF1(202)以及第三触发器电路LDDFF2(203)。

其中，第一触发器电路201、第二触发器电路202以及第三触发器电路203依次级联，并且第一触发器电路LDDFF0的负载端、第二触发器电路LDDFF1的负载端以及第三触发器电路LDDFF2的负载端与内部复位电路288的输出端Load1相连，内部复位电路288的输出端连接至第四D型触发器205，输出信号控制电路204连接至第四D型触发器205、控制信号译码电路连接至内部复位电路288以及输出信号控制电路204。

更具体地说，其中，第一触发器电路LDDFF0的正相输出端连接至第二触发器电路LDDFF1的时钟信号输入端，第二触发器电路LDDFF1的正相输出端Q0连接至第三触发器电路LDDFF2的时钟信号输入端；第一触发器电路LDDFF0的反相输出端Q0b、第二触发器电路LDDFF1的反相输出端Q1b、以及第三触发器电路LDDFF2的反相输出端Q2b分别通过连线207、209和210连接到各自的数据输入端Q0、Q1、Q2。并且三位两进制数字信号的最高位至最低位(N2、N1、N0)依次连接到第一触发器电路LDDFF0的设置端、第二触发器电路LDDFF1的设置端以及第三触发器电路LDDFF2的设置端；第一触发器电路LDDFF0的负载端、第二触发器电路LDDFF1的负载端以及第三触发器电路LDDFF2的负载端与内部复位电路288的输出端Load1相连。

实际上，所述分频器通过利用输入频率除以所述三位两进制数字信号加一之和，以生成输出频率，其中，所述三位两进制数字信号大于等于1且小于8。

从图1中间的虚线框所标出的内部复位电路288可以看出，内部复位电路288包括：第二D型触发器217，第一两输入或非门212，第三两输入与非门213，第二两输入或非门214，第四反相器215，第五反相器216，以及第六反相器218。

其中，第一两输入或非门212的输入端分别与控制信号译码电路的第一输出端和第二输出端相连；第一两输入或非门212的输出端与第三两输入与非门213的输入端相连，第三两输入与非门213的另一输入端与第五反相器216的输出端相连；第三两输入与非门213的输出端与第二两输入或非门214的输入端相连，第二两输入或非门214的另一输入端与第四反相器215的输出端相连，第四反相器215的输入端与控制信号译码电路的第三输出端相连；第二两输入或非门214的输出端与第二D型触发器217的数据输入端相连；第二D型触发器217的正相输出端与第五反相器216的输入端相连；第五反相器216的输出端除与第三输入与非门的一输入端相连外还与第六反相器218的输入端相连，第六反相器218的输出端为内部复位电路288的输出端Load2。

输出控制电路204包括：第三D型触发器223，第三两输入或非门220，第四两输入与非门221，第四两输入或非门222，第七反相器224以及第八反相器225。

其中第三两输入或非门220的输入端分别与控制信号译码电路的第四输出端和第五输出端相连，第三两输入或非门220的输出端与第四两输入与非门221的输入端相连；第四两输入与非门221的另一输入端与第七反相器224的输出端相连；第四两输入与非门221的输出端与第四两输入或非门222的输入端相连，第四两输入或非门222的另一输入端与控制信号译码电路的第六输出端相连；第四两输入或非门222的输出端与第三D型触发器223的数据输入端相连；第三D型触发器223的正相输出端与第七反相器224的输入端相连；第七反相器224的输出端除与第四输入与非门的一输入端相连外还与第八反相器225的输入端相连，第八反相器225的输出端为输出控制电路的输出端。

并且，如图4所示，所述控制信号译码电路包括第一二路选择器MUX0、第二二路选择器MUX1、第三二路选择器MUX2、第四二路选择器MUX3、第五二路选择器MUX4、以及第六二路选择器MUX5。

图4中，第一二路选择器MUX0的两个输入信号端分别与第一触发器电路LDDFF0的正相输出端Q0和反相输出端Q0b相连，控制端输入信号与三位两进制数字信号的最低位相连N0，输出端为控制信号译码电路的第一输出端In0。

第二二路选择器MUX1的两个输入信号端分别与第二触发器电路LDDFF1的正相输出端Q1和反相输出端Q1b相连，控制端输入信号与三位两进制数字信号的中间位N1相连，输出端作为控制信号译码电路的第二输出端In1。

第三二路选择器MUX2的两个输入信号端分别与第三触发器电路LDDFF2的正相输出端Q2和反相输出端Q2b相连，控制端输入信号与三位两进制数字信号的最高位N2相连，输出端作为控制信号译码电路的第三输出端In2。

第四二路选择器MUX3的两个输入信号端分别与第一触发器电路LDDFF0的正相输出端Q0和反相输出端Q0b相连，控制端输入信号与三位两进制数字信号的中间位N1相连，输出端作为控制信号译码电路的第四输出端In3。

第五二路选择器MUX4的两个输入信号端分别与第二触发器电路LDDFF1的正相输出端Q1和反相输出端Q1b相连，控制端输入信号与三位两进制数字信号控制端的最高位N2相连，输出端作为控制信号译码电路的第五输出端In4。

第六二路选择器MUX5的两个输入信号端分别与第三触发器电路LDDFF2的正相输出端Q2和反相输出端Q2b相连，控制端输入信号接地(输入逻辑“0”)，输出端作为控制信号译码电路的第六输出端In5。

并且，其中第四D型触发器205的数据输入端输入逻辑值‘1’，其时钟输入端接内部复位电路288的输出端Load1，其端口Rb连接至内部复位电路288的输出端Load2，其输出端OUT作为分频器的输出端。

其中，第二D型触发器217、第三D型触发器223、和第四D型触发器205的端口Rb表示置零端。并且，示出了分频器的附图3中的“RB”表示整个分频器的置零输入端。在实际应用中，一般在利用电路工作之前，先通过置零输入端RB输入一个清零信号，然后再进行分频；其中，清零的目的是为了让电路中的触发器的输出状态都保持在零，以避免出现不定态导致电路在特定状态下出现问题。

举例说来，图5是选定分频数为M＝6(6的二进制表示为“110”)的情况下图3所示的可编程分频器电路的工作时序示意图。在分频数为M＝6的情况下，与分频数对应的三位两进制数字信号的最低位相连N0、中间位N1以及最高位N2分别为‘0’、‘1’、‘1’。并且，从图5的时序图可以看出，输入频率除以所述三位两进制数字信号加一之和(即，6+1＝7)，以生成输出频率，并且图5的时序图表明所得到的结果实现了3/7的占空比。

对于本领域技术人员来说明显的是，可在不脱离本发明的范围的情况下对本发明进行各种改变和变形。所描述的实施例仅用于说明本发明，而不是限制本发明；本发明并不限于所述实施例，而是仅由所附权利要求限定。

Claims (9)

1.一种触发器电路，其特征在于，包括：

第一两输入与非门、第二两输入与非门、第一反相器、第二反相器、第三反相器、以及第一D型触发器；其中

所述触发器电路的设置端与负载端分别连接至所述第一两输入与非门的两个输入端，所述触发器电路的设置端连接至所述第二反相器的输入端，所述第二反相器的输出端与负载端分别连接至所述第二两输入与非门的两个输入端；

所述第一两输入与非门的输出端连接至所述第一反相器的输入端，所述第二两输入与非门的输出端连接至所述第三反相器的输入端，所述第一反相器的输出端连接至所述第一D型触发器的零位有效设置端，所述第三反相器的输出端连接至所述第一D型触发器的零位有效置零端。

2.根据权利要求1所述的触发器电路，其特征在于，其中，第一D型触发器的数据控制端为所述触发器电路的数据控制端，所述第一D型触发器的时钟信号输入端为所述触发器电路的时钟信号输入端，所述第一D型触发器的正相输出端为所述触发器电路的正相输出端，所述第一D型触发器的反相输出端为所述触发器电路的反相输出端。

3.一种分频器，其特征在于，包括：内部复位电路、输出信号控制电路、控制信号译码电路以及第四D型触发器、以及级联的根据权利要求2所述的第一触发器电路、第二触发器电路以及第三触发器电路。

4.根据权利要求3所述的分频器，其特征在于，其中，第一触发器电路、第二触发器电路以及第三触发器电路依次级联，并且第一触发器电路的负载端、第二触发器电路的负载端以及第三触发器电路的负载端与内部复位电路的输出端相连，内部复位电路的输出端连接至第四D型触发器，并且输出信号控制电路连接至第四D型触发器、控制信号译码电路连接至内部复位电路以及输出信号控制电路204。

5.根据权利要求3所述的分频器，其特征在于，其中，第一触发器电路的正相输出端连接至第二触发器电路的时钟信号输入端，第一触发器电路的时钟信号输入端连接至时钟输入端，第二触发器电路的正相输出端连接至第三触发器电路的时钟信号输入端；第一触发器电路的反相输出端、第二触发器电路的反相输出端、以及第三触发器电路的反相输出端分别连接到各自的数据输入端；并且三位两进制数字信号的最高位至最低位依次连接到第一触发器电路的设置端、第二触发器电路的设置端以及第三触发器电路的设置端；第一触发器电路的负载端、第二触发器电路的负载端以及第三触发器电路的负载端与内部复位电路的输出端相连。

6.根据权利要求4所述的分频器，其特征在于，其中，所述分频器通过利用输入频率除以所述三位两进制数字信号加一之和，以生成输出频率，其中，所述三位两进制数字信号大于等于1且小于8。

7.根据权利要求3或4所述的分频器，其特征在于，其中，所述的内部复位电路包括：第二D型触发器，第一两输入或非门，第三两输入与非门，第二两输入或非门，第四反相器，第五反相器，第六反相器；其中

第一两输入或非门的输入端分别与控制信号译码电路的第一输出端和第二输出端相连；第一两输入或非门的输出端与第三两输入与非门的输入端相连，第三两输入与非门的另一输入端与第五反相器的输出端相连；第三两输入与非门的输出端与第二两输入或非门的输入端相连，第二两输入或非门的另一输入端与第四反相器的输出端相连，第四反相器的输入端与控制信号译码电路的第三输出端相连；第二两输入或非门的输出端与第二D型触发器的数据输入端相连；第二D型触发器的正相输出端与第五反相器的输入端相连；第五反相器的输出端除与第三输入与非门的一输入端相连外还与第六反相器的输入端相连，第六反相器的输出端为内部复位电路的输出端。

8.根据权利要求3或4所述的分频器，其特征在于，其中，所述的输出控制电路包括：第三D型触发器，第三两输入或非门，第四两输入与非门，第四两输入或非门，第七反相器，第八反相器；其中

第三两输入或非门的输入端分别与控制信号译码电路的第四输出端和第五输出端相连，第三两输入或非门的输出端与第四两输入与非门的输入端相连；第四两输入与非门的另一输入端与第七反相器的输出端相连；第四两输入与非门的输出端与第四两输入或非门的输入端相连，第四两输入或非门的另一输入端与控制信号译码电路的一个输出端相连；第四两输入或非门的输出端与第三D型触发器的数据输入端相连；第三D型触发器的正相输出端与第七反相器的输入端相连；第七反相器的输出端除与第四输入与非门的一输入端相连外还与第八反相器的输入端相连，第八反相器的输出端为输出控制电路的输出端。

9.根据权利要求3或4所述的分频器，其特征在于，其中，所述控制信号译码电路包括第一二路选择器、第二二路选择器、第三二路选择器、第四二路选择器、第五二路选择器、以及第六二路选择器；其中

第一二路选择器的两个输入信号端分别与第一触发器电路的正相输出端和反相输出端相连，控制端输入信号与三位两进制数字信号的最低位相连，输出端为控制信号译码电路的第一输出端；

第二二路选择器的两个输入信号端分别与第二触发器电路的正相输出端和反相输出端相连，控制端输入信号与三位两进制数字信号的中间位相连，输出端作为控制信号译码电路的第二输出端；

第三二路选择器的两个输入信号端分别与第三触发器电路的正相输出端和反相输出端相连，控制端输入信号与三位两进制数字信号的最高位相连，输出端作为控制信号译码电路的第三输出端；

第四二路选择器的两个输入信号端分别与第一触发器电路的正相输出端和反相输出端相连，控制端输入信号与三位两进制数字信号的中间位相连，输出端作为控制信号译码电路的第四输出端；

第五二路选择器的两个输入信号端分别与第二触发器电路的正相输出端和反相输出端相连，控制端输入信号与三位两进制数字信号控制端的最高位相连，输出端作为控制信号译码电路的第五输出端；

第六二路选择器的两个输入信号端分别与第三触发器电路的正相输出端和反相输出端相连，控制端输入信号接地，输出端作为控制信号译码电路的第六输出端。

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