CN109379063B - 一种mcu时钟切换电路 - Google Patents

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Abstract

本发明公开了时钟切换技术领域的一种MCU时钟切换电路，包括第一或非门和第二或非门，所述第一或非门的输出端接第一D触发器的D端，所述第一D触发器的Q端接第三或非门的第一输入端，所述第三或非门的输出端接第二D触发器的D端，所述第二D触发器的Q端接第一与非门的第一输入端，该种MCU时钟切换电路，设计合理，可以根据需要关闭未选择的振荡模块，有利于降低电路的功耗。若新的时钟源还未起振，则不会进行切换，不会产生因为新时钟源未正常起振造成的电路工作异常。时钟切换时不会产生小于新时钟周期的毛刺，利于程序的平稳运行。

Description

一种MCU时钟切换电路
技术领域
本发明涉及时钟切换技术领域，具体为一种MCU时钟切换电路。
背景技术
目前针对不同时钟源切换的时钟切换电路，部分选用多路选择器切换，会造成时钟切换过程中产生窄脉冲，造成电路工作异常，更可能出现新时钟还未正常起振，就已切换的情况，导致电路不工作；部分选用延迟切换信号有效时间的方式，来避免产生窄脉冲，但也可能出现新时钟还未正常起振，就已切换的情况；其余现有的时钟切换方式也都不能保证新时钟源已起振后再切换。因此，为了保证时钟切换时电路工作不停止，需要切换前后的两种时钟源都保持振荡开启状态，增大了电路的功耗。为了解决时钟振荡常开增大功耗，新时钟源未起振导致电路工作停止和时钟源切换产生小于新时钟周期毛刺的问题，我们提出了一种MCU时钟切换电路。
发明内容
本发明的目的在于提供一种MCU时钟切换电路，以解决上述背景技术中提出的因为新时钟源未正常起振造成的电路工作异常，增大电路的功耗，以及在时钟切换时产生小于新时钟周期的毛刺的问题。
为实现上述目的，本发明提供如下技术方案：一种MCU时钟切换电路，包括第一或非门和第二或非门，所述第一或非门的输出端接第一D触发器的D端，所述第一D触发器的CL端接第一非门的输出端，所述第一D触发器的Q端接第三或非门的第一输入端，所述第三或非门的输出端接第二D触发器的D端，所述第二D触发器的Q端接第一与非门的第一输入端，所述第一与非门的输出端接第二与非门的第一输入端，所述第二或非门的输出端接第三D触发器的D端，所述第二或非门的第二输入端与第一或非门的第一输入端并接，所述第二或非门的第一输入端接第一D触发器的Q端，所述第三D触发器的CL端接第二非门的输出端，所述第三D触发器的Q端接第一或非门的第二输入端，所述第三D触发器的Q端接第四或非门的第一输入端，所述第四或非门的第二输入端接第二D触发器的Q端，所述第四或非门的输出端接第四D触发器的D端，所述第四D触发器的Q端接第三与非门的第一输入端，所述第四D触发器的Q端接第三或非门的第二输入端，所述第三与非门的输出端接第二与非门的第二输入端。
优选的，所述第二或非门的第二输入端与第一或非门的第一输入端接MCMO时钟信号。
优选的，所述第二D触发器的CL端、第一与非门的第二输入端和第二非门的输入端接FIH时钟信号。
优选的，所述第四D触发器的CL端、第三与非门的第二输入端和第一非门的输入端接FMX时钟信号。
与现有技术相比，本发明的有益效果是：该种MCU时钟切换电路，设计合理，可以根据需要关闭未选择的振荡模块，有利于降低电路的功耗。若新的时钟源还未起振，则不会进行切换，不会产生因为新时钟源未正常起振造成的电路工作异常。时钟切换时不会产生小于新时钟周期的毛刺，利于程序的平稳运行。
附图说明
图1为本发明电路图；
图2为本发明电路波形图。
图中：1第一或非门、2第二或非门、3第一D触发器、4第三或非门、5第二D触发器、6第一与非门、7第二与非门、8第三D触发器、9第四或非门、10第四D触发器、11第三与非门、12第二非门、13第一非门。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1-2，本发明提供一种技术方案：一种MCU时钟切换电路，包括第一或非门1和第二或非门2，所述第一或非门1的输出端接第一D触发器3的D端，所述第一D触发器3的CL端接第一非门13的输出端，所述第一D触发器3的Q端接第三或非门4的第一输入端，所述第三或非门4的输出端接第二D触发器5的D端，所述第二D触发器5的Q端接第一与非门6的第一输入端，所述第一与非门6的输出端接第二与非门7的第一输入端，所述第二或非门2的输出端接第三D触发器8的D端，所述第二或非门2的第二输入端与第一或非门1的第一输入端并接，所述第二或非门2的第一输入端接第一D触发器3的Q端，所述第三D触发器8的CL端接第二非门12的输出端，所述第三D触发器8的Q端接第一或非门1的第二输入端，所述第三D触发器8的Q端接第四或非门9的第一输入端，所述第四或非门9的第二输入端接第二D触发器5的Q端，所述第四或非门9的输出端接第四D触发器10的D端，所述第四D触发器10的Q端接第三与非门11的第一输入端，所述第四D触发器10的Q端接第三或非门4的第二输入端，所述第三与非门11的输出端接第二与非门7的第二输入端。
其中，所述第二或非门2的第二输入端与第一或非门1的第一输入端接MCMO时钟控制信号，所述第二D触发器5的CL端、第一与非门6的第二输入端和第二非门12的输入端接FIH时钟信号，所述第四D触发器10的CL端和第三与非门11的第二输入端和第一非门13的输入端接FMX时钟信号。
MCM0位为时钟切换位，当MCM0位为0时，FOUT选择FIH时钟信号输出；当MCM0位为1时，FOUT选择FMX时钟。
电路复位结束后，MCM0位保持为0，FIH有时钟信号传入，②处信号由复位后的高电平转为低电平并保持为0，④端保持为0电平，①处信号恒为高电平，等待下一个FIH的下降沿，③处信号由复位时的0电平转为1，FOUT输出为FIH。
当MCM0位由0变为1时，等待FMX时钟出现下降沿，①处信号变为低电平，下一个FIH下降沿到来时，③处信号变为0，②处信号置高，待下一个FMX的下降沿出现，④端的信号转为高，FOUT切换为FMX。若FMX信号未起振，则FOUT保持为FIH输出。
当MCM0位从1回到0时，等待FIH出现下降沿，②处信号转为低电平，而后遇到FMX下降沿时，④处信号也转为低电平。在MCM0置0后FMX的第一个下降沿时，①处信号转为高电平。此后若FIH再次出现下降沿，③端信号转为高电平，FOUT输出FIH时钟。若FIH未起振，则即使MCM0位被修改，FOUT仍保持FMX输出。
此设计的优点在于，在将MCM0置为1后，可等待FMX起振后进行时钟源切换，而不是直接切换。同理，当MCM0位再次修改回0后，也需等待FIH时钟起振后才可切换时钟源。避免了选择的时钟未起振就切换的情况。
此设计还可避免产生小于新时钟周期宽度的时钟毛刺，使系统可以平稳运行。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (4)

1.一种MCU时钟切换电路，包括第一或非门(1)和第二或非门(2)，其特征在于：所述第一或非门(1)的输出端接第一D触发器(3)的D端，所述第一D触发器(3)的Q端接第三或非门(4)的第一输入端，所述第一D触发器(3)的CL端接第一非门(13)的输出端，所述第三或非门(4)的输出端接第二D触发器(5)的D端，所述第二D触发器(5)的Q端接第一与非门(6)的第一输入端，所述第一与非门(6)的输出端接第二与非门(7)的第一输入端，所述第二或非门(2)的输出端接第三D触发器(8)的D端，所述第二或非门(2)的第二输入端与第一或非门(1)的第一输入端并接，所述第二或非门(2)的第一输入端接第一D触发器(3)的Q端，所述第三D触发器(8)的CL端接第二非门(12)的输出端，所述第三D触发器(8)的Q端接第一或非门(1)的第二输入端，所述第三D触发器(8)的Q端接第四或非门(9)的第一输入端，所述第四或非门(9)的第二输入端接第二D触发器(5)的Q端，所述第四或非门(9)的输出端接第四D触发器(10)的D端，所述第四D触发器(10)的Q端接第三与非门(11)的第一输入端，所述第四D触发器(10)的Q端接第三或非门(4)的第二输入端，所述第三与非门(11)的输出端接第二与非门(7)的第二输入端。
2.根据权利要求1所述的一种MCU时钟切换电路，其特征在于：所述第二或非门(2)的第二输入端与第一或非门(1)的第一输入端接MCMO时钟切换控制信号。
3.根据权利要求1所述的一种MCU时钟切换电路，其特征在于：所述第二D触发器(5)的CL端、第一与非门(6)的第二输入端和第二非门(12)的输入端接FIH时钟信号。
4.根据权利要求1所述的一种MCU时钟切换电路，其特征在于：所述第四D触发器(10)的CL端和第三与非门(11)的第二输入端和第一非门(13)的输入端接FMX时钟信号。
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