TWI756225B - 系統晶片、半導體系統以及時鐘信號輸出電路 - Google Patents

Abstract

本發明提供一種系統晶片、一種半導體系統以及一種時 鐘信號輸出電路。系統晶片包含控制電路，控制電路被配置成確定所請求操作模式是否是功能模式和監視模式中的一個。控制電路被配置成當所請求操作模式是功能模式時將請求信號提供到至少一個時鐘電路以請求至少一個時鐘信號，並且響應於從至少一個時鐘電路接收的至少一個確認信號而選擇性地輸出至少一個時鐘信號中的一個。控制電路被配置成當所請求操作模式是監視模式時，在不提供請求信號的情況下選擇性地輸出至少一個時鐘信號中的一個。本發明使用硬體執行時鐘信號的提供，其回應速度快。

Description

系統晶片、半導體系統以及時鐘信號輸出電路

本申請案要求2017年1月24日在韓國智慧財產權局提交的第10-2017-0010943號韓國專利申請案以及2017年1月25日在美國專利商標局提交的第15/415,106號美國專利申請案的權益，這兩個專利申請案的揭示內容以引用方式全文併入本文中。

本發明是有關於一種半導體裝置、半導體系統和操作半導體裝置的方法。

系統晶片(System-on-Chip，SoC)可以包含一個或多個智慧財產權塊(intellectual property block，IP)、時鐘管理單元(clock management unit，CMU)和電源管理單元(power management unit，PMU)。CMU可以將時鐘信號提供到IP塊中的一個或多個，並且可以停止將時鐘信號提供到不運行的IP塊，由此在採用SoC的系統中減少不必要的資源浪費。

為了調整時鐘信號的提供，可以使用特殊功能寄存器 (special function register，SFR)通過軟體控制包含在CMU中的不同時鐘源。然而，當使用軟體執行時鐘信號的提供時，回應速度可能較差。因此，需要一種硬體裝置以及控制可以用於提供時鐘信號的此硬體裝置的方法。

根據本發明概念的示例性實施例，系統晶片(system on chip，SoC)包含控制電路，所述控制電路被配置成確定所請求操作模式是否是功能模式和監視模式中的一個。控制電路被配置成當所請求操作模式是功能模式時將請求信號提供到至少一個時鐘電路以請求至少一個時鐘信號，並且響應於從至少一個時鐘電路接收的至少一個確認信號而選擇性地輸出至少一個時鐘信號中的一個。控制電路被配置成當所請求操作模式是監視模式時，在不提供請求信號的情況下選擇性地輸出至少一個時鐘信號中的一個。

根據本發明概念的示例性實施例，時鐘信號輸出電路包含時鐘多工電路，所述時鐘多工電路被配置成從多個時鐘元件接收多個時鐘信號；以及邏輯電路。在當前模式設定成功能模式時，邏輯電路將第一請求信號輸出到時鐘多工電路。時鐘多工電路回應於第一請求信號而將第二請求信號輸出到時鐘元件，並且在從時鐘元件中的至少一個接收至少一個確認信號之後，輸出時鐘信號中的一個。在當前模式設定成監視模式時，在不提供第二請求 信號的情況下時鐘多工器輸出時鐘信號中的一個。

根據本發明概念的示例性實施例，時鐘信號輸出電路包含時鐘分頻電路，所述時鐘分頻電路被配置成對由時鐘元件輸出的時鐘信號執行分頻操作以產生分頻後的時鐘信號；以及邏輯電路。在當前模式設定成功能模式時，邏輯電路將第一請求信號輸出到時鐘分頻電路。時鐘分頻電路回應於第一請求信號而將第二請求信號輸出到時鐘元件，並且在從時鐘元件接收確認信號之後輸出分頻後的時鐘信號。在當前模式設定成監視模式時，在不提供第二請求信號的情況下時鐘分頻電路輸出分頻後的時鐘信號。

根據本發明概念的示例性實施例，作業系統晶片(system on chip，SoC)的方法包含：通過SoC的控制電路確定是否在功能模式和監視模式中的一個中操作；當控制電路確定在功能模式中操作時，通過控制電路將請求信號提供到SoC的至少一個時鐘電路；以及當控制電路確定在監視模式下操作時，在從至少一個時鐘電路接收至少一個確認信號之後通過控制電路輸出由至少一個時鐘電路輸出的多個時鐘信號中的一個，在不提供請求信號的情況下通過控制電路輸出多個時鐘信號中的一個。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

1:半導體裝置、SoC

10:處理器

20:記憶體

30:顯示器

40:網路裝置

50:存儲裝置

60:輸入/輸出裝置

70:匯流排

100:時鐘管理單元

110:CMU控制器

120a、120b、120c、120d、120e、120f、120g:時鐘元件

122a、122b、122c、122d、122e、122f、122g、142a、142b:時鐘控制電路

124a、124b、124c、124d、124e、124f、124g:時鐘源

130、132:通道管理電路

140:時鐘信號輸出電路

141a:第一時鐘元件

141b:第二時鐘元件

143:有限狀態機

144a、144b:時鐘源

145:時鐘門控電路

150:輸出引腳

170:第一親代

172:第二親代

200、210:智慧財產權塊

300:電源管理單元

ACK、ACK[n:0]、ACK[0]、ACK[1]、ACK[2]、ACK[3]:確認

CH:通信通道

CLK1:第一時鐘信號

CLK2:第二時鐘信號

CLK、CLK[n:0]、CLK[0]、CLK[1]、CLK[2]、CLK[3]:時鐘信號

CLK_OUT:時鐘輸出信號

D_CLK:分頻後的時鐘信號

D_VAL:分頻比

EN:啟用信號

MS:操作模式控制信號

OSC:振盪器

PLL:鎖相環

REQ、REQ[n:0]、REQ[0]、REQ[1]、REQ[2]、REQ[3]:時鐘 請求

SEL:選擇信號

圖1是根據本發明概念的示例性實施例的半導體裝置的示意圖。

圖2是根據本發明概念的示例性實施例的時鐘信號輸出電路的示意圖。

圖3是說明根據本發明概念的示例性實施例的操作時鐘信號輸出電路的方法的示意圖。

圖4是說明根據本發明概念的示例性實施例的操作時鐘信號輸出電路的方法的示意圖。

圖5是說明根據本發明概念的示例性實施例的操作時鐘信號輸出電路的方法的示意圖。

圖6是說明根據本發明的另一實施例的操作時鐘信號輸出電路的方法的示意圖。

圖7是半導體系統的框圖，根據本發明概念的實施例的半導體裝置和操作半導體裝置的方法可以應用於所述半導體系統。

圖1是根據本發明概念的示例性實施例的半導體裝置1的示意圖。

參考圖1，根據本實施例的半導體裝置1包含時鐘管理單元(clock management unit，CMU)100、智慧財產權(intellectual property，IP)塊200和210以及電源管理單元(power management unit，PMU)300。在實施例中，IP塊是IP核心或作為一方的智慧 財產權的邏輯或晶片佈局的可重複使用單元。在實施例中，IP塊中的每一個包含處理器、圖形處理器、記憶體控制器、輸入和輸出介面塊等。

PMU 300控制半導體裝置的電源。例如，當半導體裝置進入待機模式時，PMU 300通過切斷電源控制電路而切斷SoC的電源。此處，PMU 300不斷地消耗電力。然而，由於PMU 300消耗的電力遠小於整個半導體裝置消耗的電力，因此在待機模式下半導體裝置的功率消耗顯著減小。如果IP塊200和210中無一者在預定義時間段內作出對時鐘信號的請求，則PMU 300可以切斷CMU 100的電源。半導體裝置1可以在本發明的各個實施例中實施為系統晶片(system-on-chip，SoC)，但是本發明概念不限於此。

CMU 100將時鐘信號提供到IP塊200和210。在本實施例中，CMU 100包含時鐘元件120a、120b、120c、120d、120e、120f、120g、通道管理電路130和132，以及CMU控制器110。時鐘元件120a至120g產生將提供到IP塊200和210的時鐘信號，並且通道管理(channel management，CM)電路130和132安置於時鐘元件120f和120g與IP塊200和210之間，以提供CMU 100與IP塊200和210之間的通信通道CH。CMU控制器110使用時鐘元件120a至120g將時鐘信號提供到IP塊200和210。

在本發明概念的實施例中，實施由通道管理電路130和132提供的通信通道CH以遵循ARM有限公司的低功率介面(Low Power Interface，LPI)、Q通道介面或P通道介面。然而，本發明 概念不限於此，並且還可以實施通信通道CH以遵循不同的通信協議。

時鐘元件120a至120g包含時鐘源(clock source，CS)124a、124b、124c、124d、124e、124f、124g和分別控制時鐘源124a至124g的時鐘控制電路(clock control，CC)122a、122b、122c、122d、122e、122f、122g。時鐘源124a至124g可以包含，例如，多工器(MUX)電路，時鐘分頻電路、速止電路和時鐘門控(clock gating，CG)電路。

時鐘元件120a至120g彼此形成親子關係。在本實施例中，時鐘元件120a是時鐘元件120b的親代，並且時鐘元件120b是時鐘元件120a的子代和時鐘元件120c的親代。另外，時鐘元件120e是兩個時鐘元件120f和120g的親代，並且時鐘元件120f和120g是時鐘元件120e的子代。在本實施例中，最接近鎖相環(phase locked loop，PLL)定位的時鐘元件120a是根時鐘元件，並且最接近IP塊200和210定位的時鐘元件120f和120g是葉時鐘元件。根據時鐘元件120a至120g之間的親子關係，親子關係必然還形成於時鐘控制電路122a至122g與時鐘源124a至124g之間。

時鐘控制電路122a至122g在親代與子代之間交換時鐘請求REQ和時鐘請求REQ的確認ACK並且將時鐘信號提供到IP塊200和210。從時鐘控制電路122b接收具有啟動電平(例如，第二邏輯電平)的時鐘請求REQ的第一時鐘控制電路122a(即， 根時鐘元件)啟用第一時鐘源124a，並且將確認ACK傳輸到第二時鐘控制電路122b。第二時鐘控制電路122b響應於從第一時鐘控制電路122a接收ACK而啟用第二時鐘源124b，並且將ACK傳輸到第三時鐘控制電路122c。通過第三、第四和第五時鐘控制電路122c-122e重複所述過程。

如果IP塊200不需要時鐘信號，例如，如果IP塊200需要處於休眠狀態，則CMU 100停止將時鐘信號提供到IP塊200。

具體來說，通道管理電路130將第一信號傳輸到IP塊200，所述第一信號指示所述通道管理電路將停止在CMU 100或CMU控制器110的控制下提供時鐘信號。接收第一信號的IP塊200將第二信號傳輸到通道管理電路130，所述第二信號指示可以在完成處理的操作之後停止提供時鐘信號。從IP塊200接收第二信號的通道管理電路130請求時鐘元件120f，即，其親代停止提供時鐘信號。

在實例中，如果通過通道管理電路130提供的通信通道CH遵循Q通道介面，則通道管理電路130將具有第一邏輯值(例如，邏輯低，在下文中通過參考字元“L”指示)的QREQn信號傳輸到IP塊200作為第一信號。隨後，當從IP塊200接收具有第一邏輯值的QACCEPTn信號作為第二信號時，通道管理電路130將具有第一邏輯值的時鐘請求REQ傳輸到時鐘元件120f。在此情況下，具有第一邏輯值的時鐘請求REQ是“時鐘提供停止請求”。

從通道管理電路130接收具有第一邏輯值的時鐘請求 REQ(即，時鐘提供停止請求)的時鐘控制電路122f通過停用時鐘源124f(例如，時鐘門控電路)而停止提供時鐘信號。因此，IP塊200可以進入休眠模式。在此過程中，時鐘控制電路122f可以將具有第一邏輯值的確認ACK提供到通道管理電路130。然而，應注意，儘管在傳輸具有第一邏輯值的時鐘提供停止請求之後通道管理電路130接收具有第一邏輯值的確認ACK，但是並不確保停止通過時鐘源124f提供時鐘。確認ACK僅意味著時鐘控制電路122f認識到時鐘元件120f(即，通道管理電路130的親代)不再需要將時鐘信號提供到通道管理電路130。

同時，時鐘元件120f的時鐘控制電路122f將具有第一邏輯值的時鐘請求REQ傳輸到作為其親代的時鐘元件120e的時鐘控制電路122e。如果IP塊210也不需要時鐘信號，例如，如果時鐘控制電路122e從時鐘控制電路122g接收時鐘提供停止請求，則時鐘控制電路122e通過停用時鐘源124e(例如，時鐘分頻電路)而停止提供時鐘信號。因此，IP塊200和210可以進入休眠模式。

對於其它時鐘控制電路122a至122d，可以通過相同方式執行以上操作。

儘管時鐘元件120f的時鐘控制電路122f將具有第一邏輯值的時鐘請求REQ傳輸到作為其親代的時鐘元件120e的時鐘控制電路122e，但是如果IP塊210正運行，則時鐘控制電路122e無法停用時鐘源124e。僅當IP塊210不再需要時鐘信號時，時鐘 控制電路122e才可以停用時鐘源124e並且將具有第一邏輯值的時鐘請求REQ傳輸到作為其親代的時鐘控制電路120d。也就是說，僅當從時鐘控制電路122f和122g兩者接收時鐘提供停止請求時，時鐘控制電路122e才可以停用時鐘源124e。

當IP塊200和210處於休眠狀態時，可以停用所有時鐘源124a至124f。隨後，當IP塊200進入運行狀態時，CMU 100恢復將時鐘信號提供到IP塊200和210。

通道管理電路130將具有第二邏輯值(例如，邏輯高，在下文中通過參考字元“H”指示)的時鐘請求REQ傳輸到作為其親代的時鐘元件120f的時鐘控制電路122f，並且等待來自時鐘控制電路122f的確認ACK。此處，具有第二邏輯值的時鐘請求REQ是“時鐘提供請求”，並且時鐘提供請求的確認ACK指示已恢復通過時鐘源124f提供時鐘。時鐘控制電路122f無法立即啟用時鐘源124f(例如，時鐘門控電路)，而是等待通過其親代提供時鐘信號。

隨後，時鐘控制電路122f將具有第二邏輯值的時鐘請求REQ(即，時鐘提供請求)傳輸到作為其親代的時鐘控制電路122e，並且等待來自時鐘控制電路122e的確認ACK。對於時鐘控制電路122a至122d，可以通過相同方式執行此操作。

從時鐘控制電路122b接收具有第二邏輯值的時鐘請求REQ的時鐘控制電路122a，即，根時鐘元件啟用時鐘源124a(例如，MUX電路)並且將確認ACK傳輸到時鐘控制電路122b。在 以此方式依序啟用時鐘源124b至124e之後，時鐘控制電路122e最後將確認ACK傳輸到時鐘控制電路122f，所述確認ACK通知已恢復通過時鐘源124e提供時鐘。接收確認ACK的時鐘控制電路122f通過啟用時鐘源124f而將時鐘信號提供到IP塊200，並且將確認ACK提供到通道管理電路130。

時鐘控制電路122a至122g以完全握手方式(例如，同步握手)操作，其中時鐘請求REQ和時鐘請求REQ的確認ACK在親代與子代之間交換。因此，時鐘控制電路122a至122g可以通過用硬體方式控制時鐘源124a至124g而控制提供到IP塊200和210的時鐘信號。

時鐘控制電路122a至122g可以將時鐘請求REQ傳輸到其親代，或通過獨立操作或在CMU控制器110的控制下操作而控制時鐘源124a至124g。在本發明概念的實施例中，時鐘控制電路122a至122g分別包含有限狀態機(finite state machine，FSM)，所述FSM根據親代與子代之間交換的時鐘請求REQ控制時鐘源124a至124g。

在本實施例中，半導體裝置1進一步包含時鐘信號輸出電路140和輸出引腳150。時鐘信號輸出電路(clock signal output circuit，CO)140從時鐘源124a至124f接收多個時鐘信號CLK並且將時鐘信號CLK中的任一個時鐘輸出信號CLK_OUT輸出到輸出引腳150。從輸出引腳(I/O)150輸出的時鐘輸出信號CLK_OUT可以用於監視時鐘信號CLK或可以在功能上用於驅動 提供於半導體裝置1外部的裝置。時鐘信號輸出電路140可以監視時鐘信號CLK或根據輸入操作模式控制信號MS的狀態輸出時鐘信號CLK中的特定一個。在實施例中，參考時鐘信號驅動時鐘輸出電路140輸出，所述參考時鐘信號具有與所述時鐘輸出電路接收的時鐘信號不同的時鐘域。在實施例中，時鐘輸出電路140內的元件通過參考時鐘信號驅動。

儘管圖1示出包含五個時鐘元件和兩個葉時鐘元件的級聯(cascade)的時鐘元件樹，但是本發明概念不限於此。在替代實施例中，可以省略這些時鐘元件中的一個或多個。在第一實施例中，僅存在第一時鐘元件120a和第一葉時鐘元件120f，省略第二至第五時鐘元件120b-120e，並且省略第二葉時鐘元件120g。在第二實施例中，僅存在第二時鐘元件120b和第一葉時鐘元件120f，省略第一時鐘元件120a，省略第三至第五時鐘元件120c-120e，並且省略第二葉時鐘元件120g。在第三實施例中，僅存在第三時鐘元件120c和第一葉時鐘元件120f，省略第一至第二時鐘元件120a-120b，省略第四至第五時鐘元件120d-120e，並且省略第二葉時鐘元件120g。在第四實施例中，僅存在第四時鐘元件120d和第一葉時鐘元件120f，省略第一至第三時鐘元件120a-120c，省略第五時鐘元件120e，並且省略第二葉元件120g。在第五實施例中，僅存在第五時鐘元件120e和第一葉時鐘元件120f，省略第一至第四時鐘元件120a-120d，並且省略第二葉時鐘元件120g。可以通過各種其它組合進一步改變這些實施例。例如， 在第六實施例中，存在第一至第二時鐘元件120a-120b，存在第一葉時鐘元件120f，省略第三至第五時鐘元件120b-120e，並且省略第二葉時鐘元件120g。

在示例性實施例中，時鐘元件120a是PLL控制器，所述PLL控制器接收來自振盪器OSC的恒定或可變頻率信號或由PLL輸出的PLL信號，並且基於特定條件輸出兩個所接收信號中的一個。在實施例中，當PLL斷電時，第一時鐘元件120a從PLL切換到OSC。當元件需要PLL信號時，PLL控制器輸出PLL信號。當元件需要振盪器信號時，PLL控制器輸出振盪器信號。當不存在使用PLL的輸出的元件時，在本發明概念的實施例中，PLL控制器關閉PLL。在替代實施例中，當不存在使用PLL的輸出的元件時，PLL控制器自動地控制PLL以進入旁路模式。在另一替代實施例中，當不存在使用PLL的輸出的元件時，PLL控制器根本不影響PLL的操作。

在本發明概念的示例性實施例中，時鐘元件120b是時鐘多工器(MUX)單元，所述MUX單元接收從時鐘元件120a輸出的第一時鐘信號CLK1以及可以從例如外部CMU的外部源提供的第二時鐘信號CLK2。

在示例性實施例中，時鐘元件120c是時鐘分頻單元，例如，時鐘分頻器電路(例如，分頻電路)。時鐘分頻器電路獲取具有輸入頻率的輸入信號並且通過輸入頻率除以時鐘分頻比產生的輸出頻率產生輸出信號。例如，分頻比可以是大於1的整數。

在示例性實施例中，時鐘元件120d是速止單元(例如，速止電路)。在實施例中，速止單元在第一週期期間向時鐘信號提供多個脈衝，在第一週期之後的第二週期期間停止這些脈衝，並且在第二週期之後的第三週期期間恢復脈衝。

在本發明概念的示例性實施例中，葉時鐘元件120f和120g中的每一個是時鐘門控單元。在葉時鐘元件120f和120g是時鐘門控單元的實施例中，每個元件包含時鐘門控電路。

圖2是根據本發明概念的示例性實施例的時鐘信號輸出電路140的示意圖。

參考圖2，根據本實施例的時鐘信號輸出電路140包含第一時鐘元件141a和第二時鐘元件141b、FSM 143和時鐘門控電路145。FSM 143可以由一個或多個邏輯電路實施。在實施例中，省略第一時鐘元件141a或第二時鐘元件141b。當省略第一時鐘元件141a時，時鐘源144b僅接收單個時鐘信號。在實施例中，第一時鐘元件141a由參考時鐘信號驅動，所述參考時鐘信號具有與所述第一時鐘元件接收的時鐘信號(即，CLK[n：0])不同的時鐘域(例如，不同頻率)。在實施例中，第二時鐘元件141b由參考時鐘信號驅動，所述參考時鐘信號具有與所述第二時鐘元件從時鐘源144a接收的時鐘信號不同的時鐘域。

第一時鐘元件141a包含時鐘控制(clock control，CC)電路142a和時鐘源(clock source，CS)144a。此處，時鐘源144a包含接收多個時鐘信號CLK[n：0]並且選擇時鐘信號CLK[n：0]中的 一個的多工器MUX電路。時鐘控制電路142a用硬體方式控制時鐘源144a，將一個或多個時鐘請求REQ[n：0]傳輸到時鐘控制電路122a至122g，並且從時鐘控制電路122a至122g接收一個或多個確認ACK[n：0]。時鐘控制電路142a通過將控制信號發送到時鐘源144a以選擇輸出哪個輸入時鐘信號CLK[n：0]而用硬體方式控制時鐘源144a。

第二時鐘元件141b包含時鐘控制(clock control，CC)電路142b和時鐘源144b。此處，時鐘源144b包含時鐘分頻(clock dividing，CD)電路，所述時鐘分頻電路通過分頻比將從時鐘源144a輸出的時鐘信號分頻。例如，分頻比可以是大於1的整數。由於從時鐘源144a輸出的時鐘信號可以具有半導體裝置1的輸出引腳150可能難以操作的高頻，因此時鐘源144b可以用於降低從時鐘源144a輸出的時鐘信號的頻率。時鐘控制電路142b用硬體方式控制時鐘源144b、將時鐘請求傳輸到時鐘控制電路142a並且從時鐘控制電路142a接收確認。時鐘控制電路142b可以通過將控制信號發送到時鐘源144b而用硬體方式控制時鐘源144b，所述控制信號使時鐘源144b能夠執行分頻操作。傳輸到時鐘控制電路142a的時鐘請求可以指示第二時鐘元件141b需要時鐘信號。由時鐘控制電路142b接收的確認可以指示第一時鐘元件141a已開始輸出時鐘信號或第一時鐘元件141a知道第二時鐘元件141b需要時鐘信號。

FSM 143根據操作模式控制信號MS確定時鐘信號輸出 電路140的操作狀態(模式)。時鐘信號輸出電路140可以在“監視模式”中操作，用於監視從時鐘源124a至124g輸出的多個時鐘信號中的任一個，或在“功能模式”中操作，用於將時鐘信號中的任一個傳輸到提供於半導體裝置1外部的裝置。例如，當操作模式控制信號MS處於第一邏輯電平時，時鐘信號輸出電路140在監視模式下操作，並且當操作模式控制信號MS處於不同於第一邏輯電平的第二邏輯電平時，時鐘信號輸出電路140在功能模式下操作。在實施例中，FSM 143不改變其模式，直到FSM接收確認信號。例如，如果FSM 143的當前模式是監視模式並且FSM接收指示其應改變到功能模式的操作模式控制信號MS，則FSM 143可以輸出請求信號以使時鐘信號通過時鐘元件(例如，120a至120g)輸出，並且隨後在從這些時鐘元件接收至少一個確認信號之後，FSM 143可以將其模式改變到功能模式。如果FSM 143未在特定時間週期內接收至少一個確認信號，則143可以保持在監視模式中或重新發送請求信號。在實施例中，第二時鐘元件141b使用同步握手(即，使用請求和確認)與第一時鐘元件141a和FSM 143通信。

時鐘門控電路145根據啟用信號EN對從時鐘信號輸出電路140輸出的時鐘信號CLK_OUT進行門控，由此當不使用時鐘信號輸出電路140時防止輸出不必要的時鐘信號。

在本發明概念的示例性實施例中，使用特殊功能寄存器(special function register，SFR)通過軟體提供操作模式控制信號 MS和啟用信號EN。然而，本發明概念不限於此，並且產生操作模式控制信號MS和啟用信號EN的控制電路還可以在半導體裝置1中實施。

圖3是說明根據本發明概念的示例性實施例的操作時鐘信號輸出電路140的方法的示意圖。

參考圖3，時鐘信號輸出電路140被描繪為在功能模式下操作。當時鐘信號輸出電路140在功能模式下操作以提供用於驅動半導體裝置1外部的裝置的時鐘信號時，時鐘信號輸出電路140充當上文參考圖1所描述的時鐘元件。

具體來說，在功能模式下，時鐘信號輸出電路140可以將時鐘請求REQ[3：0]傳輸到其親代時鐘元件120b至120e，並且回應於時鐘請求REQ[3：0]而接收確認ACK[3：0]。也就是說，為了驅動提供於半導體裝置1外部的裝置，時鐘信號輸出電路140可以將時鐘請求REQ[3：0]傳輸到親代時鐘元件120b至120e中的每一個。

從時鐘信號輸出電路140傳輸的時鐘請求REQ[3：0]可以轉發到親代時鐘元件120b至120e中的每一個。例如，時鐘請求REQ[3]可以轉發到親代時鐘元件120b，並且時鐘請求REQ[2]可以轉發到親代時鐘元件120c。從親代時鐘元件120b至120e中的每一個傳輸的確認ACK[3：0]可以轉發到時鐘信號輸出電路140。例如，從親代時鐘元件120b產生的確認ACK[3]以及從親代時鐘元件120c產生的確認ACK[2]可以轉發到時鐘信號輸出電路140。

時鐘信號輸出電路140選擇從親代時鐘元件120b至120e接收的時鐘信號CLK[0]至CLK[3]中的任一個，並且將選定的時鐘信號輸出到輸出引腳150。

圖4是說明根據本發明概念的示例性實施例的操作時鐘信號輸出電路140的方法的示意圖。

參考圖4，時鐘信號輸出電路140被描繪為在監視模式下操作。當時鐘信號輸出電路140在監視模式下操作以監視半導體裝置1內部的時鐘信號時，時鐘信號輸出電路140不會將任何時鐘請求傳輸到其親代時鐘元件120b至120e。這是因為當時鐘信號輸出電路140將時鐘請求傳輸到親代時鐘元件120b至120e中的任一個時，改變用於半導體裝置1內部的時鐘信號的配置，這可以阻止準確監視。

時鐘信號輸出電路140選擇從親代時鐘元件120b至120e接收的時鐘信號CLK[0]至CLK[3]中的任一個，並且將選定的時鐘信號輸出到輸出引腳150。

圖5是說明根據本發明概念的示例性實施例的操作時鐘信號輸出電路140的方法的示意圖。

參考圖5，時鐘信號輸出電路140的時鐘源144a包含MUX電路。因此，時鐘源144a根據由時鐘控制電路142a提供的選擇信號SEL選擇多個輸入，即，多個時鐘信號CLK[n：0]中的任一個。

當時鐘信號輸出電路140的時鐘控制電路142a需要在 半導體裝置1的操作期間改變選擇信號SEL的值時，時鐘控制電路142a將時鐘請求REQ傳輸到其親代時鐘控制電路。為此，時鐘信號輸出電路140時鐘控制電路142a可以獨自產生時鐘請求REQ，所述時鐘請求REQ將傳輸到親代時鐘控制電路。

具體來說，如果時鐘信號輸出電路140的親代包含目前將時鐘信號提供到時鐘源144a的第一親代(P1)170以及需要將時鐘信號提供到時鐘源144a的第二親代(P2)172，則時鐘控制電路142a將時鐘請求REQ傳輸到親代170和172兩者，以通過改變選擇信號SEL的值而不選擇由第一親代(P1)170提供的時鐘信號並且選擇將由第二親代(P2)172提供的時鐘信號。因此，當保證時鐘信號從親代170和172兩者提供到時鐘源144a時，時鐘信號輸出電路140的時鐘控制電路142a隨後將具有變化值的選擇信號SEL提供到時鐘源144a。

可以根據從親代170和172中的每一個的時鐘控制電路接收的確認ACK確定時鐘信號從親代170和172兩者提供到時鐘源144a。也就是說，在時鐘控制電路142a從親代170和172中的每一個的時鐘控制電路接收時鐘請求REQ的確認ACK之後，時鐘源144a可以根據改變的選擇信號SEL改變其選擇。例如，如果MUX 144a目前由於選擇信號SEL設定成第一邏輯電平而輸出第一時鐘信號CLK1，並且時鐘控制電路142a需要引起第二時鐘信號CLK2的輸出，則時鐘控制電路142a將時鐘請求REQ輸出到親代170和172兩者，並且隨後僅在從親代170和172接收確認ACK 之後將選擇信號SEL改變到第二邏輯電平。

圖6是說明根據本發明概念的示例性實施例的操作時鐘信號輸出電路140的方法的示意圖。

參考圖6，時鐘信號輸出電路140的時鐘源144b包含時鐘分頻電路。因此，基於由時鐘控制電路142b提供的分頻比D_VAL，時鐘源144b可以通過將從時鐘源144a輸出的時鐘信號CLK分頻來產生分頻後的時鐘信號D_CLK。

當時鐘信號輸出電路140的時鐘控制電路142b需要在半導體裝置1的操作期間改變分頻比D_VAL的值時，時鐘控制電路142b將時鐘請求REQ傳輸到時鐘控制電路142a。為此，時鐘信號輸出電路140時鐘控制電路142b可以獨自產生時鐘請求REQ，所述時鐘請求REQ將傳輸到時鐘控制電路142a。

因此，當保證時鐘信號CLK從時鐘源144a提供到時鐘源144b時，時鐘信號輸出電路140的時鐘控制電路142b可以將具有變化值的分頻比D_VAL傳輸到時鐘源144b。

可以根據從時鐘控制電路142a接收的確認ACK確定時鐘信號CLK從時鐘源144a提供到時鐘源144b。也就是說，在時鐘控制電路142b從時鐘控制電路142a接收時鐘請求REQ的確認ACK之後，時鐘源144b可以根據改變的分頻比D_VAL將時鐘信號CLK分頻。例如，如果時鐘分頻電路144b先前或目前正輸出由於通過第一值的分頻比D_VAL將輸入時鐘信號CLK分頻而產生的分頻後的時鐘信號D_CLK，並且時鐘控制電路142b需要將 分頻比D_VAL的值改變到第二其它值，則時鐘控制電路142b將時鐘請求REQ輸出到時鐘控制電路142a，並且隨後僅在從時鐘控制電路142a接收確認ACK之後，將分頻比D_VAL改變到第二值。

圖7是半導體系統的框圖，根據本發明概念的實施例的半導體裝置和操作半導體裝置的方法可以應用於所述半導體系統。

參考圖7，可以應用根據本發明概念的實施例的半導體裝置和操作半導體裝置的方法的半導體系統包含具有上述特徵的SoC 1、處理器10、記憶體20、顯示器30、網路裝置40、存儲裝置50和輸入/輸出(input/output，I/O)裝置60。SoC 1、處理器10、記憶體20、顯示器30、網路裝置40、存儲裝置50和I/O裝置60可以通過匯流排70彼此交換資料。

已在本發明的各個實施例中提及的SoC 1的IP塊可以包含控制記憶體20的記憶體控制器、控制顯示器30的顯示器控制器、控制網路裝置40的網路控制器、控制存儲裝置50的存儲裝置控制器和控制I/O裝置60的輸入/輸出(input/output，I/O)控制器中的至少一個。半導體系統可以進一步包含控制這些裝置的額外的處理器10。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

1:半導體裝置

100:時鐘管理單元

110:CMU控制器

120a、120b、120c、120d、120e、120f、120g:時鐘元件

122a、122b、122c、122d、122e、122f、122g:時鐘控制電路

124a、124b、124c、124d、124e、124f、124g:時鐘源

130、132:通道管理電路

140:時鐘信號輸出電路

150:輸出引腳

200、210:智慧財產權塊

300:功率管理單元

ACK:確認

CH:通信通道

CLK:時鐘信號

CLK1:第一時鐘信號

CLK2:第二時鐘信號

CLK_OUT:時鐘輸出信號

MS:操作模式控制信號

REQ:時鐘請求

OSC:振盪器

PLL:鎖相環

Claims (20)

1. 一種系統晶片，其包括：控制電路，其被配置成確定所請求操作模式是否是功能模式和監視模式中的一個，其中所述控制電路被配置成當所述所請求操作模式是所述功能模式時將請求信號提供到至少一個時鐘電路以請求至少一個時鐘信號，並且響應於從所述至少一個時鐘電路接收的至少一個確認信號而選擇性地輸出所述至少一個時鐘信號中的一個，以及其中所述控制電路被配置成當所述所請求操作模式是所述監視模式時，在不提供所述請求信號的情況下選擇性地輸出所述至少一個時鐘信號中的一個。
2. 如申請專利範圍第1項所述的系統晶片，其中所述控制電路包括有限狀態機，所述有限狀態機被配置成回應於所接收模式控制信號而確定所述所請求操作模式，並且當確定所述所請求操作模式是所述功能模式時輸出所述請求信號。
3. 如申請專利範圍第1項所述的系統晶片，其中所述控制電路由具有與所述至少一個時鐘信號不同的時鐘域的參考時鐘信號驅動。
4. 如申請專利範圍第1項所述的系統晶片，其中所述控制電路包括時鐘門控電路，所述時鐘門控電路被配置成響應於啟用信號而選擇性地輸出所述一個時鐘信號。
5. 如申請專利範圍第1項所述的系統晶片，其中所述控制電路包括：第一時鐘控制電路，其被配置成接收所述至少一個確認信號、提供所述請求信號，並且輸出選擇信號；以及多工器，其被配置成接收所述至少一個時鐘信號並且基於所述選擇信號的接收而輸出所述所接收時鐘信號中的一個。
6. 如申請專利範圍第5項所述的系統晶片，其中僅在從產生目前由所述多工器輸出的時鐘信號的時鐘電路接收確認信號以及從產生接下來將由所述多工器輸出的信號的時鐘電路接收確認信號之後，所述第一時鐘控制電路將所述選擇信號改變到新值。
7. 如申請專利範圍第5項所述的系統晶片，其中控制電路進一步包括：第二時鐘控制電路，其被配置成從所述第一時鐘控制電路接收所述至少一個確認信號，將所述請求信號提供到所述第一時鐘控制電路，並且輸出分頻比；時鐘分頻電路，其被配置成使用所述分頻比對由所述多工器輸出的所述時鐘信號執行分頻操作以產生分頻後的時鐘信號，並且輸出所述分頻後的時鐘信號作為所述一個時鐘信號。
8. 如申請專利範圍第7項所述的系統晶片，其中僅在從所述第一時鐘控制電路接收確認信號之後，所述第二時鐘控制電路將所述分頻比改變到新值。
9. 如申請專利範圍第1項所述的系統晶片，其進一步包括被配置成將所述一個時鐘信號提供到外部裝置的輸出引腳。
10. 如申請專利範圍第1項所述的系統晶片，其中所述至少一個時鐘電路使用同步握手彼此通信，以將時鐘信號提供到智慧財產權塊。
11. 一種半導體系統，其包括如申請專利範圍第10項所述的系統晶片。
12. 如申請專利範圍第11項所述的半導體系統，其進一步包括記憶體，並且所述智慧財產權塊是被配置成控制所述記憶體的記憶體控制器。
13. 如申請專利範圍第11項所述的半導體系統，其進一步包括顯示器，並且所述智慧財產權塊是被配置成控制所述顯示器的顯示器控制器。
14. 如申請專利範圍第11項所述的半導體系統，其進一步包括網路裝置，並且所述智慧財產權塊是被配置成控制所述網路裝置的網路控制器。
15. 一種時鐘信號輸出電路，其包括：時鐘多工電路，其被配置成從多個時鐘元件接收多個時鐘信號；以及邏輯電路；以及其中在當前模式設定成功能模式時，所述邏輯電路將第一請求信號輸出到所述時鐘多工電路， 其中所述時鐘多工電路回應於所述第一請求信號而將第二請求信號輸出到所述時鐘元件，並且在從所述時鐘元件中的至少一個接收至少一個確認信號之後，輸出所述時鐘信號中的一個，以及其中在所述當前模式設定成監視模式時，在不提供所述第二請求信號的情況下所述時鐘多工器輸出所述時鐘信號中的一個。
16. 如申請專利範圍第15項所述的時鐘信號輸出電路，其進一步包括時鐘門控電路，所述時鐘門控電路被配置成響應於啟用信號而選擇性地輸出所述一個時鐘信號。
17. 如申請專利範圍第16項所述的時鐘信號輸出電路，其進一步包括被配置成輸出所述一個時鐘信號的輸出引腳。
18. 一種時鐘信號輸出電路，其包括：時鐘分頻電路，其被配置成對由時鐘元件輸出的時鐘信號執行分頻操作以產生分頻後的時鐘信號；以及邏輯電路；以及其中在當前模式設定成功能模式時，所述邏輯電路將第一請求信號輸出到所述時鐘分頻電路，其中所述時鐘分頻電路回應於所述第一請求信號而將第二請求信號輸出到所述時鐘元件，並且在從所述時鐘元件接收確認信號之後輸出所述分頻後的時鐘信號，以及 其中在所述當前模式設定成監視模式時，在不提供所述第二請求信號的情況下所述時鐘分頻電路輸出所述分頻後的時鐘信號。
19. 如申請專利範圍第18項所述的時鐘信號輸出電路，其進一步包括時鐘門控電路，所述時鐘門控電路被配置成回應於啟用信號而選擇性地輸出所述分頻後的時鐘信號。
20. 如申請專利範圍第19項所述的時鐘信號輸出電路，其進一步包括被配置成輸出所述分頻後的時鐘信號的輸出引腳。

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