JP3908445B2 - 電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は電子機器に係り、特に、クロックにより駆動される電子機器に関する。
【０００２】
近年、コンピュータなどの電子機器には、省電力が望まれている。コンピュータの省電力機能としては、クロックラン機能が知られている。クロックラン機能は、ＰＣＩ（Peripheral Component Interconnect）バス上のデバイスに対して省電力を実現するための機能である。クロックラン機能は、ＰＣＩバス上のデバイスとパワーマネージメントコントローラとを一本の信号線で接続し、信号線上のクロックラン信号がデアサートされたときに、デバイスへのクロックの供給を停止させる機能である。
【０００３】
しかし、ＰＣＭＣＩＡコントローラなどでは、ＰＣカードの活性挿抜を実現するため、割り込み機能が搭載されている。ＰＣＭＣＩＡコントローラに対してクロックラン機能によりデバイスへのクロックの供給が停止されると、割込み機能が停止され、この状態ではＰＣカードの活性挿抜が行なえい。このため、ＰＣＭＣＩＡコントローラなどのデバイスが搭載される場合には、クロックラン機能はオフされるのが現状であり、クロックラン機能を動作させることができなかった。
【０００４】
そこで、クロックラン機能などの省電力機能を有効に活用できる装置が望まれている。
【０００５】
【従来の技術】
図１にパーソナルコンピュータのクロックラン機能を実現するための要部のブロック図を示す。
【０００６】
図１において、１はサウスブリッジ回路、２はＰＣＩバス、３は信号線、４は発振回路、５−１〜５−ｎはＰＣＩデバイスを示す。
【０００７】
サウスブリッジ回路１は、バスコントローラ１１及びパワーマネージメントコントローラ１２を含む。サウスブリッジ回路１は、ＰＣＩバス２とＩＳＡバス、ＩＤＥポート、ＵＳＢポートなどの下位バスとでデータの受け渡しを制御する。
【０００８】
バスコントローラ１１は、ＰＣＩバス２と下位バスとの接続を制御する。パワーマネージメントコントローラ１２は、信号線３の信号状態がハイレベルか。ローレベルかを判定することにより、ＰＣＩデバイス５−１〜５−ｎの動作状態を検出し、発振回路４を制御する。
【０００９】
発振回路４は、所定の周波数のクロックを生成し、ＰＣＩデバイス５−１〜５−ｎに供給する。このとき、発振回路４は、パワーマネージメントコントローラ１２により生成したクロックのＰＣＩデバイス５−１〜５−ｎへの供給が制御される。
【００１０】
ＰＣＩデバイス５−１〜５−ｎは、動作時には信号線３をローレベルにする。また、ＰＣＩデバイス５−１〜５−ｎは、非動作時には信号線３を開放状態とする。このため、信号線３は、ＰＣＩデバイス５−１〜５−ｎのすべてが非動作状態のときには、開放状態とされるため、ハイレベルとなる。また、信号線３は、ＰＣＩデバイス５−１〜５−ｎのうち一つでも動作状態のデバイスがあれば、ローレベルとされる。
【００１１】
パワーマネージメントコントローラ１２は、信号線３の信号レベルに応じて発振回路４からＰＣＩデバイス５−１〜５−ｎへのクロックの供給を制御する。パワーマネージメントコントローラ１２は、信号線３の信号レベルがローレベルのときには、発振回路４で生成されたクロックがＰＣＩデバイス５−１〜５−ｎに供給されるように発振回路４を制御する。また、パワーマネージメントコントローラ１２は、信号線３の信号レベルがハイレベルのときには、発振回路４で生成されたクロックがＰＣＩデバイス５−１〜５−ｎに供給されないように発振回路４を制御する。すなわち、ＰＣＩデバイス５−１〜５−ｎのすべてが非動作状態のときに、クロックが停止され、省電力となる。また、パワーマネージメントコントローラ１２は、ＰＣＩデバイス５−１〜５−ｎのうち少なくと一つのデバイスにより信号線３がローレベルにされると、発振回路４を制御して、クロックをＰＣＩデバイス５−１〜５−ｎに供給し、ＰＣＩデバイス５−１〜５−ｎを動作状態とする。
【００１２】
以上のようにしてクロックラン機能が実現される。
【００１３】
上記ＰＣＩデバイスとしてＰＣＭＣＩＡ（Personal Computer Memory Card International Association）に準拠したＩＣカード、すなわち、ＰＣカードをドライブするためのデバイスがある。このようなＰＣＩデバイスでは、ＰＣカードが挿入された際にＰＣカードの挿入を上位に知らせ、挿入されたＰＣカードを認識させる必要がある。上位にＰＣカードの挿入を知らせるために、ＰＣカードをドライブするＰＣＩデバイスでは、割込処理が行なわれる。
【００１４】
次に、ＰＣＩデバイスの割込み処理について説明する。
【００１５】
図２にＰＣＩデバイスによる第１の割込処理方法を説明するための図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明は省略する。
【００１６】
第１の割込処理方法では、ＰＣＩデバイス５−１〜５−ｎは、割込要求信号線２１−１〜２１−ｎにより夫々がバスコントローラ１１に接続される。バスコントローラ１１は、割込要求信号線２１−ｉに流れる割込要求信号がハイレベルのときに、ＰＣＩデバイス５−ｉから割込要求があると判定する。ここで、ＰＣＩデバイス５−ｉは、ＰＣＩデバイス５−１〜５−ｎのうちのいずれかを示し、割込要求信号線２１−ｉは、割込要求信号線２１−１〜２１−ｎのうちのいずれかを示す。
【００１７】
図２に示す構成では、ｎ本の割込要求信号線２１−１〜２１−ｎが必要となるため、基板上の配線の数が増加するとともに、バスコントローラ１１を含むチップの入出力端子数が増加し、装置の小型化が制限されるなどの問題点があった。
【００１８】
このため、割込要求信号線を複数のデバイスで共用して使用することにより、割込要求信号線を１本としたシリアライズドＩＲＱ方式が開発されている。
【００１９】
図３にＰＣＩデバイスによる第２の割込処理方法を説明するための図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明は省略する。
【００２０】
第２の割込処理方法では、ＰＣＩデバイス３１−１〜３１−ｎは、１本の割込要求信号線３２によりバスコントローラ３３に接続される。ＰＣＩデバイス３１−１〜３１−ｎは、夫々特定パターンが設定されており、割込要求が発生したときには、各々に設定された特定パターンの割込要求信号を所定のタイミングで割込要求信号線３２に出力する。
【００２１】
バスコントローラ３３は、割込要求信号線３２上に所定期間毎に供給される割込要求信号のパターンに応じて割込要求が発生したＰＣＩデバイスを認識する。このとき、ＰＣＩデバイス３１−１〜３１−ｎでは、ＰＣＩ関係の回路を駆動するためのクロックに基づいて特定のパターンを生成し、かつ、割込要求信号線３２への送出のタイミングを制御していた。
【００２２】
【発明が解決しようとする課題】
しかるに、第２の割込処理方法では、ＰＣＩデバイス３１−１〜３１−ｎは所定期間に特定パターンの割込要求信号を出力する必要がある。このため、ＰＣＩデバイス３１−１〜３１−ｎは、バスコントローラ３３と同期して動作する必要があった。よって、クロックラン機能によりＰＣＩデバイス３１−１〜３１−ｎへのクロックの供給を停止させると、ＰＣＩデバイス３１−１〜３１−ｎは、割込要求信号を出力することはできない。このため、例えば、ＰＣカードをドライブするようなデバイスでは、クロックラン機能とを同時に実現することはできなかった。したがって、ＰＣカードをドライブするＰＣＩデバイスがＰＣＩバスに接続する場合には、クロックラン機能を実現可能なＰＣＩデバイスが存在するにもかかわらず、クロックラン機能をオフさせる必要があった。このため、クロックラン機能、すなわち、省電力機能を有効に活用できなかった。
【００２３】
本発明は上記の点に鑑みてなされたもので、省電力機能を有効に活用できる電子機器を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明は、クロックを生成するクロック生成手段と、クロック生成手段で生成されたクロックの出力を制御するクロック出力制御手段と、クロック生成手段からのクロックにより動作するとともに、活性挿抜されるアタッチメントが接続された際に上位装置に割込要求を行なう第１のデバイスと、クロック出力制御手段の制御によって出力されるクロックにより動作する第２のデバイスと、第２のデバイスが非動作状態の時にクロック生成手段で生成されたクロックの出力を停止するようにクロック出力制御手段を制御するデバイス制御手段とを有することを特徴とする。
【００２５】
また、本発明は、第１のデバイスと第２のデバイスに接続され、第１のデバイス及び該第２のデバイスによる前記上位装置への割込要求に使用される割込要求信号線を有し、
第１のデバイスはアタッチメントが接続された際に、第１のデバイスを示す特定のパターンによる割込要求信号を割込要求信号線に出力することを特徴とする。
【００２６】
本発明によれば、クロックを生成するクロック生成手段と、クロック生成手段で生成されたクロックの出力を制御するクロック出力制御手段と、クロック生成手段からのクロックにより動作するとともに、活性挿抜されるアタッチメントが接続された際に上位装置に割込要求を行なう第１のデバイスと、クロック出力制御手段の制御によって出力されるクロックにより動作する第２のデバイスと、第２のデバイスが非動作状態の時にクロック生成手段で生成されたクロックの出力を停止するようにクロック出力制御手段を制御するデバイス制御手段とを設けることにより、クロックが停止されるクロックラン機能が実行された場合でも第１のデバイスから割込要求を行なうことができる。
【００３０】
【発明の実施の形態】
図４に本発明の第１実施例のブロック構成図を示す。
【００３１】
本実施例では、本発明の電子機器の具体例としてパーソナルコンピュータなどの情報処理装置を例にとって説明する。
【００３２】
本実施例の情報処理装置４０は、演算部４１、インタフェース部４２、ＲＯＭ４３、ハードディスクドライブ４４、入力装置４５、ディスプレイ４６、スピーカ４７、クロック発生回路４８を含む構成とされている。演算部４１は、ＣＰＵ５１、メモリ５２、ノースブリッジ回路５３を含む構成とされており、ハードディスクドライブ４４にインストールされたプログラムに基づいて演算処理を行なう。メモリ５２は、ＲＡＭ（Random Access Memory）を含み、データやプログラムを一時的に記憶する。メモリ５２は、演算処理の作業用記憶領域として用いられる。ノースブリッジ回路５３は、ＣＰＵ５１、メモリ５２、インタフェース部４２とのインタフェースをとる。
【００３３】
インタフェース部４２は、クロックラン信号線６０、ＰＣＩバス６１、ＩＳＡ（Industry Standard Architecture）バス６２、サウスブリッジ回路６３、ＵＳＢ（Universal Serial Bus）ポート６４、ビデオ回路６５、オーディオ回路６６、モデム６７、通信ポート６８、ＰＣＭＣＩＡコントローラ６９、ＰＣカードコネクタ７０を含む構成とされている。ＰＣＩバス６１は、ノースブリッジ回路５３、サウスブリッジ回路６３、ビデオ回路６５、オーディオ回路６６、モデム６７、ＰＣＭＣＩＡコントローラ６９の間での通信を行なうバスである。ＩＳＡバス６２は、サウスブリッジ回路５３、ＲＯＭ４３、入力装置４５との間で通信を行なうためのバスである。
【００３４】
サウスブリッジ回路６３は、ＰＣＩバス６１とＩＳＡバス６２、ハードディスクドライブ４４、ＵＳＢポート６４とのインタフェースをとる。また、サウスブリッジ回路６３は、ＰＣＩバス６１に接続されたデバイスに対してパワーマネージメントを行なう。
【００３５】
ここで、サウスブリッジ回路６３について詳細に説明する。
【００３６】
図５に本発明の一実施例のサウスブリッジ回路の機能ブロック図を示す。
【００３７】
サウスブリッジ回路６３は、ＰＣＩインタフェース部７１、ＩＤＥインタフェース部７２、ＩＳＡインタフェース部７３、ＵＳＢコントロール部７４、パワーマネージメントコントロール部７５から構成される。
【００３８】
ＰＣＩインタフェース部７１は、ＰＣＩバス６１とＩＤＥインタフェース部７２、ＩＳＡインタフェース部７３、ＵＳＢコントロール部７４との間のインタフェースをとる。ＩＤＥインタフェース部７２は、ハードディスクドライブ４４とＰＣＩインタフェース部７１、ＩＳＡインタフェース部７３、ＵＳＢコントロール部７４とのインタフェースととる。ＩＳＡインタフェース部７３は、ＩＳＡバス６２とＰＣＩインタフェース部７１、ＩＤＥインタフェース部７２、ＵＳＢコントロール部７４との間のインタフェースをとる。ＵＳＢコントロール部７４は、ＵＳＢポート６４とＰＣＩインタフェース部７１、ＩＤＥインタフェース部７２、ＩＳＡインタフェース部７３、ＵＳＢコントロール部７４との間のインタフェースをとる。
【００３９】
パワーマネージメントコントロール部７５は、クロックラン信号線８０によりビデオ回路６５、オーディオ回路６６、モデム６７と接続されており、クロックラン信号線８０上のクロックラン信号に基づいて後に説明するようにクロックラン機能を実行する。
【００４０】
図６に本発明の一実施例のパワーマネージメントコントロール部の処理フローチャートを示す。
【００４１】
パワーマネージメントコントロール部７５のクロックラン機能を実現するための処理は、ステップＳ１−１〜Ｓ１−３から構成される。
【００４２】
ステップＳ１−１は、クロックラン信号線８０がハイレベルか否かを判定するステップである。ステップＳ１−１でクロックラン信号線８０がハイレベルのときには、ステップＳ１−２が実行され、クロックラン信号線８０がローレベルのときには、ステップＳ１−３が実行される。
【００４３】
ステップＳ１−２は、クロック発生回路４８に供給するＰＣＩ用クロック制御信号をハイレベルにするステップである。クロック発生回路４８は、ＰＣＩ用クロック制御信号がハイレベルになると、ＰＣＩ用クロックPCI CLK2の出力を停止する。すなわち、クロックラン機能が働く。
【００４４】
ステップＳ１−３は、クロック発生回路４８に供給するＰＣＩ用クロック制御信号をローレベルにするステップである。クロック発生回路４８は、ＰＣＩ用クロック制御信号がローレベルのときには、ＰＣＩ用クロックPCI CLK2をビデオ回路６５、オーディオ回路６６、モデム６７に供給する。
【００４５】
なお、このとき、ＰＣＩ用クロックPCI CLK1は、常時サウスブリッジ回路６３、及びＰＣＭＣＩＡコントローラ６９に供給されている。
【００４６】
ＵＳＢポート６４は、ＵＳＢ対応の周辺機器を接続するためのポートである。ビデオ回路６５は、ＰＣＩバス６１を介して供給されるビデオデータを処理し、ディスプレイ４６に表示させるための回路である。オーディオ回路６６は、ＰＣＩバス６１を介して供給されるオーディオデータを処理し、スピーカ４７から出力するための回路である。モデム６７は、通信ポート６８に接続された回線との通信制御を行なう。ＰＣＭＣＩＡコントローラ６９は、ＰＣカードコネクタ７０に装着されたＰＣカード８１との通信制御を行なう。
【００４７】
ここで、ＰＣＭＣＩＡコントローラ６９の動作を説明する。
【００４８】
図７に本発明の一実施例のＰＣＭＣＩＡコントローラの処理フローチャートを示す。
【００４９】
ＰＣＭＣＩＡコントローラ６９は、下記ステップＳ２−１、Ｓ２−２のステップを実行する。
【００５０】
ステップＳ２−１は、アタッチ信号がハイレベルか否かを判定するステップである。ＰＣＭＣＩＡコントローラ６９には、ＰＣカードコネクタ７０からアタッチ信号が供給される。アタッチ信号は、ＰＣカードコネクタ７０にＰＣカード８１が装着状態のときには、ハイレベルとされ、ＰＣカードコネクタ７０にＰＣカードが非装着状態のときには、ローレベルとされる。
【００５１】
ステップＳ２−１でアタッチ信号がハイレベルであると判定されたときには、ステップＳ２−２が実行され、ローレベルであると判定されたときには、処理を終了する。
【００５２】
ステップＳ２−２は、割込要求信号を生成し、割込要求信号線８２に出力するステップである。ＰＣＭＣＩＡコントローラ６９は、クロック発生回路４８から供給されるＰＣＩ用クロックPCI CLK1に基づいて所定パターンの割込要求信号を生成し、所定のタイミングで割込要求信号線８２に出力する。
【００５３】
サウスブリッジ回路６３は、ＰＣＭＣＩＡコントローラ６９から所定パターンの割込要求信号を受信すると、割込処理を実行する。
【００５４】
ＲＯＭ４３は、不揮発性メモリであり、ＢＩＯＳ（Basic Input Output System）が記憶される。ＢＩＯＳは、ＣＰＵ５１が外部機器やメモリなどに入出力を行なう際の基本的な管理プログラムである。
【００５５】
ハードディスクドライブ４４には、ＯＳ（Operating System）、アプリケーションプログラム、データが記憶される。入力装置４５は、キーボード、マウスから構成され、データやコマンドを入力するために用いられる。
【００５６】
ディスプレイ４６は、ＣＲＴ（Cathode Ray Tube）、ＬＣＤ（Liquid Crystal Device）パネルなどから構成され、データ、処理結果などを表示する。スピーカ４７は、音声を出力する。
【００５７】
クロック発生回路４８は、ＣＰＵクロックCPU CLK及びＰＣＩクロックPCI CLK1、PCI CLK2を発生する。ＣＰＵクロックCPU CLKは、周波数が略１００Ｍｈｚであり、演算部４１に供給される。ＰＣＩクロックPCI CLK1は、周波数が略３３Ｍｈｚであり、サウスブリッジ回路６３、ＰＣＭＣＩＡコントローラ６９に常時供給される。
【００５８】
ＰＣＩクロックPCI CLK2は、周波数が略３３Ｍｈｚであり、ビデオ回路６５、オーディオ回路６６、モデム６７に供給される。
【００５９】
クロック発生回路４８には、インタフェース部４２からのＣＰＵクロック制御信号CPU STP及びＰＣＩクロック制御信号PCI STPが供給されている。クロック発生回路４８は、ＣＰＵクロック制御信号CPU STPに応じてＣＰＵクロックCPU CLKの出力が制御し、ＰＣＩクロックPCI CLK2の出力を制御する。
【００６０】
次に、クロック発生回路４８について詳細に説明する。
【００６１】
図８に本発明の一実施例のクロック発生回路のブロック構成図を示す。
【００６２】
クロック発生回路４８は、発振回路９１、ＣＰＵ用ＰＬＬ回路９２、システム用ＰＬＬ回路９３、分周器９４、停止用ロジック９５，９６、バッファアンプ９７，９８，９９，１００を含む構成とされている。発振回路９１は、所定の周波数の発振信号を生成する。発振回路９１で生成された発振信号は、ＣＰＵ用ＰＬＬ回路９２、システム用ＰＬＬ回路９３に供給される。
【００６３】
ＣＰＵ用ＰＬＬ回路９２は、発振回路９１からの発振信号の周波数をＣＰＵ用の周波数に変換する。ＣＰＵ用ＰＬＬ回路９２の出力発振信号は、例えば、１００Ｍｈｚである。システム用ＰＬＬ回路９３は、発振回路９１からの発振信号の周波数をＣＰＵ用の周波数に変換する。システム用ＰＬＬ回路９２の出力発振信号は、例えば、４８Ｍｈｚである。
【００６４】
ＣＰＵ用ＰＬＬ回路９２で周波数変換された発振信号は、分周器９４及び停止用ロジック９５に供給される。分周器９４は、ＣＰＵ用ＰＬＬ回路９２からの発振信号をＰＣＩ用クロック周波数に分周する。停止用ロジック９５は、サウスブリッジ回路６３のパワーマネージメントコントロール部７５から供給されるＣＰＵ用クロック制御信号CPU STPに基づいてＣＰＵ用ＰＬＬ回路９２からの発振信号の出力を制御する。停止用ロジック９５は、ＣＰＵ用クロック制御信号CPU STPがハイレベルのときＣＰＵ用ＰＬＬ回路９２からの発振信号の出力を停止し、ＣＰＵ用クロック制御信号CPU STPがローレベルのときＣＰＵ用ＰＬＬ回路９２からの発振信号を出力する。
【００６５】
停止用ロジック９５の出力は、バッファアンプ９７に供給される。バッファアンプ９７は、停止用ロジック９５からの発振信号を増幅して出力する。バッファアンプ９７の出力信号は、演算部４１に供給される。
【００６６】
分周器９４の出力発振信号は、バッファアンプ９８及び停止用ロジック９６に供給される。バッファアンプ９８は、分周器９４からの発振信号を増幅して出力する。バッファアンプ９８の出力信号は、サウスブリッジ回路６３及びＰＣＭＣＩＡコントローラ６９に供給される。
【００６７】
停止用ロジック９６は、サウスブリッジ回路６３のパワーマネージメントコントロール部７５から供給されるＰＣＩ用クロック制御信号PCI STPに基づいて分周器９４からの発振信号の出力を制御する。停止用ロジック９６は、ＰＣＩ用クロック制御信号PCI STPがハイレベルのとき分周器９４からの発振信号の出力を停止し、ＰＣＩ用クロック制御信号PCI STPがローレベルのとき分周器９４からの発振信号を出力する。停止ロジック９６の出力発振信号は、バッファアンプ９９に供給される。バッファアンプ９９は、停止ロジック９６からの発振信号を増幅して、ビデオ回路６５、オーディオ回路６６、モデム６７に供給する。
【００６８】
また、システム用ＰＬＬ回路９３の出力発振信号は、バッファアンプ１００に供給される。バッファアンプ１００は、システム用ＰＬＬ回路９３からの発振信号を増幅して、サウスブリッジ回路６３のＵＳＢコントロール部７４に供給する。
【００６９】
このように、クロック発生回路４８では、ＰＣＩ用クロックPCI CLK1はクロック制御信号に無関係に常時出力され、ＣＰＵ用クロックCPU CLKは、ＣＰＵ用クロック制御信号に応じて停止又は出力され、ＰＣＩ用クロックPCI CLK2は、ＰＣＩ用クロック制御信号に応じて停止又は出力される。
【００７０】
本実施例では、ＰＣＭＣＩＡコントローラ６９には、クロック発生回路４８からＰＣＩ用クロックPCI CLK1が供給されているので、クロックラン機能が働いた状態でＰＣカードコネクタ７０にＰＣカード８１が装着されたときでもＰＣＩ用クロックPCI CLK1に基づいて割込要求信号パターンを生成して、割込要求信号線８２に出力できる。このように、クロックラン機能とシリアライズドＩＲＱ機能を実現できる。
【００７１】
なお、本実施例では、クロック発生回路４８からＰＣＭＣＩＡコントローラ６９に供給するクロックをクロックラン機能に関与しないクロックとすることによりクロックラン機能とシリアライズドＩＲＱ機能との両方を実現したが、ＰＣＩＡコントローラ６９に外部回路を付加することにより実現することもできる。
【００７２】
図９に本発明の第２実施例のブロック構成図、図１０に本発明の第２実施例の要部のブロック構成図を示す。同図中、図４と同一構成部分には同一符号を付し、その説明は省略する。
【００７３】
本実施例は、図４に示す情報処理装置４０に制御回路１００を付加してなる。制御回路１００には、ＰＣカードコネクタ７０からアタッチ信号が供給され、クロック発生回路４８からＰＣＩ用クロックPCI CLK2が供給され、また、クロックラン信号線８０が接続される。制御回路１００は、ＰＣカードコネクタ７０からのアタッチ信号に応じてＰＣＭＣＩＡコントローラ６９及びクロックラン信号線８０を制御することにより、クロックラン機能及びシリアライズドＩＲＱ機能を制御し、両機能を実現するものである。
【００７４】
図１１に本発明の第２実施例の制御回路のブロック構成図を示す。
【００７５】
制御回路１００は、エッジ検出器１０１、パルスカウンタ１０２、トランジスタＴｒ１、アンドゲート１０３、抵抗器Ｒ１を含む構成とされている。
【００７６】
エッジ検出器１０１は、ＰＣカードコネクタ７０からアタッチ信号が供給され、アタッチ信号のエッジを検出し、出力をハイレベルにする。エッジ検出器１０１は、クロックラン信号線８０上のクロックラン信号によりクリアされる。
【００７７】
エッジ検出器１０１の出力信号は、トランジスタＴｒ１のゲート及びパルスカウンタ１０２並びにアンドゲート１０３に供給される。トランジスタＴｒ１は、例えば、電界効果トランジスタであり、ドレインがクロックラン信号線８０に接続され、ソースがグランドに接続される。トランジスタＴｒ１は、エッジ検出器１０１からの信号がハイレベルのときにオンし、ローレベルのときにオフする。
【００７８】
パルスカウンタ１０２には、クロック発生回路４８からＰＣＩ用クロックPCI CLK2が供給される。パルスカウンタ１０２は、クロック発生回路４８からＰＣＩ用クロックPCI CLK2をカウントし、桁あふれ信号をアンドゲート１０３に供給する。なお、パルスカウンタ１０２は、エッジ検出器１０１の出力信号によりクリアされる。
【００７９】
アンドゲート１０３は、パルスカウンタ１０２からの桁あふれ信号とエッジ検出器１０１の出力信号とのアンド論理を出力する。アンドゲート１０３の出力は、ＰＣＭＣＩＡコントローラ６９にアタッチ信号として供給される。
【００８０】
次に制御回路１００の動作を説明する。
【００８１】
ＰＣカードコネクタ７０にＰＣカード８１が装着されると、エッジ検出回路１０１に供給されるアタッチ信号がハイレベルになる。エッジ検出回路１０１は、アタッチ信号のエッジを検出して、出力信号をハイレベルする。
【００８２】
エッジ検出回路１０１がハイレベルになると、トランジスタＴｒ１がオンし、クロックラン信号線８０がグランドに接続され、クロックラン信号がローレベルとする。パワーマネージメントコントロール部７５は、クロックラン信号がローレベルになることにより、クロックラン機能を停止し、ＰＣＩ用クロック制御信号をハイレベルにする。
【００８３】
クロック発生回路４８は、ＰＣＩ用クロック制御信号がハイレベルとなることにより、ＰＣＩ用クロックPCI CLK2を出力する。クロック発生回路４８からのＰＣＩ用クロックPCI CLK2は、パルスカウンタ１０２に供給される。
【００８４】
パルスカウンタ１０２は、ＰＣＩ用クロックPCI CLK2をカウントする。パルスカウンタ１０２は、ＰＣＩ用クロックPCI CLK2をカウントし、カウント値が所定カウント値になると、桁あふれ信号をハイレベルにする。カウンタ１０２から桁あふれ信号がハイレベルになると、アンドゲート１０３の出力がハイレベルにある。アンドゲート１０３の出力信号は、アタッチ信号としてＰＣＭＣＩＡコントローラ６９に供給される。ＰＣＭＣＩＡコントローラ６９は、アンドゲート１０３からのアタッチ信号に応じて割込要求信号を生成し、サウスブリッジ回路６３に供給する。
【００８５】
このとき、ＰＣＭＣＩＡコントローラ６９には、クロック発生回路４８からＰＣＩ用クロックPCI CLK2が供給された後にアタッチ信号が供給されるので、割込要求信号の所定パターンをＰＣＩ用クロックPCI CLK2に基づいて生成でき、ＰＣＩ用クロックPCI CLK2に基づいたタイミングで出力することができる。
【００８６】
本実施例によれば、ＰＣＭＣＩＡコントローラ６９に対してもクロックラン機能を実現できる。
【００８７】
なお、本実施例の制御回路１００では、パルスカウンタ１０２及びアンドゲート１０３によりＰＣＭＣＩＡコントローラ６９に供給するアタッチ信号を遅延させるようにしたが、遅延素子を用いてアタッチ信号を遅延させるようにしてもよい。
【００８８】
図１２に本発明の第２実施例の制御回路の変形例のブロック構成図を示す。同図中、図１１と同一構成部分には同一符号を付し、その説明は省略する。
【００８９】
本実施例の制御回路２００は、図１１に示すパルスカウンタ１０２及びアンドゲート１０３を遅延素子２０１で構成してなる。
【００９０】
遅延素子２０１は、例えば、電圧検出回路から構成され、エッジ検出器１０１の出力電圧を内部で生成される基準電圧と比較し、出力電圧が基準電圧より小さいときには出力をローレベルとし、出力電圧が基準電圧より大きいときに出力をハイレベルにする。なお、遅延時間は、外付けのコンデンサＣにより調整可能とされている。
【００９１】
本実施例によれば、図１１と同様な作用効果を奏する。
【００９２】
なお、制御回路１００、２００は、外付けであってもＰＣＭＣＩＡコントローラ又はサウスブリッジ回路６３に内蔵するようにしてもよい。
【００９３】
また、第２実施例では、制御回路１００、２００によりハード的に処理したが、ソフト的に処理するようにしてもよい。例えば、ＰＣＭＣＩＡコントローラ６９で処理することができる。
【００９４】
図１３に本発明の第３実施例のＰＣＭＣＩＡコントローラの処理フローチャートを示す。なお、システム構成は、図４と同様であるので、その説明は省略する。また、本実施例では、ＰＣＭＣＩＡコントローラ６９には、クロック発生回路４８で発生されるＰＣＩ用クロックPCI CLK2が供給される。
【００９５】
ＰＣＭＣＩＡコントローラ６９は、ステップＳ３−１〜Ｓ３−７の７つのステップを実行する。
【００９６】
ステップＳ３−１は、アタッチ信号が反転したか否かを判定するステップである。ステップＳ３−１ではアタッチ信号の反転を判定することにより、ＰＣカード８１の挿抜を判定する。ステップＳ３−１で、アタッチ信号が反転したと判定された場合には、ステップＳ３−２が実行される。
【００９７】
ステップＳ３−２は、クロックラン信号線８０をローレベルにするステップである。ステップＳ３−２でクロックラン信号線８０がローレベルとされると、サウスブリッジ回路６３のパワーマネージメントコントロール部７５は、図６に示すようにＰＣＩ用クロック制御信号をハイレベルにする。ＰＣＩ用クロック制御信号がハイレベルになると、クロック発生回路４８は、ＰＣＩ用クロックPCI CLK2を出力する。
【００９８】
ステップＳ３−３は、クロック発生回路４８からＰＣＩ用クロックPCI CLK2が供給されたか否かを判定するステップである。ステップＳ３−３でクロック発生回路４８からＰＣＩ用クロックPCI CLK2が供給されたと判定された場合には、次にステップＳ３−４が実行される。
【００９９】
ステップＳ３−４は、割込要求信号線８２に割込要求信号を送出するステップである。割込要求信号は、クロック発生回路４８から送出されたＰＣＩ用クロックPCI CLK2に基づいて特定パターンで生成され、特定のタイミングでサウスブリッジ回路６３のＰＣＩインタフェース部７１に送出される。
【０１００】
以上により、ＰＣカード８１がＰＣカードコネクタ７０に挿抜されたときに、クロックラン機能が解除され、ＰＣＭＣＩＡコントローラ６９にクロック発生回路４８からＰＣＩ用クロックPCI CLK2が供給され、ＰＣＭＣＩＡコントローラ６９により割込要求信号が生成される。
【０１０１】
また、ステップＳ３−１で、アタッチ信号が反転していないと判定されたとき、すなわち、ＰＣカード８１が挿抜されていないと判定されたときには、ステップＳ３−５が実行される。ステップＳ３−５は、アタッチ信号がハイレベルか、ローレベルかを判定するステップである。すなわち、ステップＳ３−５でアタッチ信号がハイレベルか、ローレベルかを判定することによりＰＣカード８１がＰＣカードコネクタ６９に挿入された状態か否かを判定できる。
【０１０２】
ステップＳ３−５で、アタッチ信号がハイレベルのとき、すなわち、ＰＣカード８１がＰＣカードコネクタ７０に挿入された状態のときには、ステップＳ３−６が実行される。
【０１０３】
ステップＳ３−６は、ＰＣカード８１がビジー状態か否かを判定するステップである。ステップＳ３−６でＰＣカード８１がビジー状態であると判定された場合には、ステップＳ３−２〜Ｓ３−４を実行し、割込要求を可能とする。また、ステップＳ３−６でＰＣカード８１がビジー状態ではないと判定された場合には、そのまま処理を終了する。
【０１０４】
以上によりＰＣＭＣＩＡコントローラ６９の動作状態に応じてクロックラン機能を制御できる。
【０１０５】
また、ステップＳ３−５でアタッチ信号がローレベル、すなわち、ＰＣカード８１がＰＣカードコネクタ７０に接続されていないときには、ステップＳ３−７を実行する。ステップＳ３−７は、クロックラン信号をハイレベルにするステップである。ステップＳ３−７でクロックラン信号をハイレベルにすることにより、クロックラン機能が実行可能となる。
【０１０６】
本発明は上記実施例に限定されるものではなく、特許請求の範囲の記載を逸脱することなく、種々の変形例が可能である。
【０１０７】
（付記１） クロックを生成するクロック生成手段と、
前記クロック出力制御手段からのクロックに基づいて上位装置に割込要求を行なうデバイスと、
前記デバイスの動作状態のうち該クロックとは無関係に検出可能な動作状態を検出し、前記クロック生成手段で生成されたクロックの出力を制御するクロック出力制御手段と、
前記デバイスを、前記クロックが供給されてから所定時間遅延させた後、上位装置に割込要求を行なうように制御するデバイス制御手段とを有することを特徴とする電子機器。
【０１０８】
（付記２） クロックを生成するクロック生成手段と、
前記クロック生成手段で生成されたクロックの出力を制御するクロック出力制御手段と、
動作状態が切換ったときに、前記クロック出力制御手段からのクロックに基づいて上位装置に割込要求を行なうデバイスと、
前記デバイスを、前記クロックが供給されてから所定時間遅延させた後、上位装置に割込要求を行なうように制御するデバイス制御手段とを有することを特徴とする電子機器。
【０１０９】
（付記３） 前記デバイスは、デバイス本体と、該デバイス本体に装着されて動作するアタッチメントとを有し、該アタッチメントが該デバイス本体に装着されたときに、上位装置に割込要求を行ない、
前記デバイス制御手段は、前記アタッチメントの装着を検出する検出手段と、前記動作状態検出手段により検出された前記アタッチメント装着検出結果を、前記クロック出力制御手段からの前記クロックが安定して供給されるまで遅延させた後に、前記デバイスに供給する遅延手段とを有することを特徴とする付記２記載の電子機器。
【０１１０】
（付記４） 前記遅延手段は、前記クロック出力制御手段からの前記クロックをカウントするカウンタと、
前記カウンタの桁あふれ信号に応じて前記動作状態検出手段からの動作状態検出結果の前記第１のデバイスへの通知を制御するゲート回路とを有することを特徴とする付記３記載の電子機器。
【０１１１】
（付記５） 前記遅延手段は、前記動作状態検出手段からの動作状態検出結果を遅延させ、前記第１のデバイスに供給する遅延素子を有することを特徴とする付記３記載の電子機器。
【０１１２】
（付記６） クロックを生成するクロック生成手段と、
前記クロック生成手段で生成されたクロックの出力を制御するクロック出力制御手段と、
前記クロック出力制御手段からのクロックにより上位装置に割込要求を行なうとともに、内部の動作状態に応じて第１のクロック制御信号を出力する第１のデバイスと、
前記クロック出力制御手段からのクロックにより動作するとともに、内部の動作状態に応じて第２のクロック制御信号を出力する第２のデバイスと、
前記第１及び前記第２のクロック制御信号に応じて前記クロック出力制御手段を制御するデバイス制御手段とを有することを特徴とする電子機器。
【０１１３】
（付記７） クロックにより割込要求を発生するとともに、動作する第１のデバイスには、制御されないクロックを供給し、
クロックにより動作する第２のデバイスには、動作状態に応じて制御されるクロックを供給するようにしたことを特徴とするクロック供給方法。
【０１１４】
（付記８） クロックにより上位装置に割込要求を行なうデバイスの動作状態のうち該クロックとは無関係に検出可能な動作状態を検出し、前記クロックを制御し、
前記クロックが供給された後に前記割込要求を発行させることを特徴とするクロック供給方法。
【０１１５】
（付記９） クロックにより上位装置に割込要求を行なうデバイスの動作状態のうち該クロックとは無関係に検出可能な動作状態を検出し、
該複数の検出結果に基づいて該デバイスに供給するクロックを制御することを特徴とするクロック供給方法。
【０１１６】
【発明の効果】
本発明によれば、クロックを生成するクロック生成手段と、クロック生成手段で生成されたクロックの出力を制御するクロック出力制御手段と、クロック生成手段からのクロックにより動作するとともに、活性挿抜されるアタッチメントが接続された際に上位装置に割込要求を行なう第１のデバイスと、クロック出力制御手段の制御によって出力されるクロックにより動作する第２のデバイスと、第２のデバイスが非動作状態の時にクロック生成手段で生成されたクロックの出力を停止するようにクロック出力制御手段を制御するデバイス制御手段とを設けることにより、クロックが停止されるクロックラン機能が実行された場合でも第１のデバイスから割込要求を行なうことができる等の特長を有する。
【図面の簡単な説明】
【図１】パーソナルコンピュータのクロックラン機能を実現するための要部のブロック図である。
【図２】ＰＣＩデバイスによる第１の割込処理方法を説明するための図である。
【図３】ＰＣＩデバイスによる第２の割込処理方法を説明するための図である。
【図４】本発明の第１実施例のブロック構成図である。
【図５】本発明の一実施例のサウスブリッジ回路の機能ブロック図である。
【図６】本発明の一実施例のパワーマネージメントコントロール部の処理フローチャートである。
【図７】本発明の一実施例のＰＣＭＣＩＡコントローラの処理フローチャートである。
【図８】本発明の一実施例のクロック発生回路のブロック構成図である。
【図９】本発明の第２実施例のブロック構成図である。
【図１０】本発明の第２実施例の要部のブロック構成図である。
【図１１】本発明の第２実施例の制御回路のブロック構成図である。
【図１２】本発明の第２実施例の制御回路の変形例のブロック構成図である。
【図１３】本発明の第３実施例のＰＣＭＣＩＡコントローラの処理フローチャートである。
【符号の説明】
４０ 情報処理装置
４１ 演算部
４２ インタフェース部
４３ ＲＯＭ
４４ ＨＤＤ
４５ 入力装置
４６ ディスプレイ
４７ スピーカ
５１ ＣＰＵ
５２ メモリ
５３ ノースブリッジ
６１ ＰＣＩバス
６２ ＩＳＡバス
６３ サウスブリッジ回路
６４ ＵＳＢポート
６５ ビデオ回路
６６ オーディオ回路
６７ モデム
６９ ＰＣＭＣＩＡコントローラ
７０ ＰＣカードコネクタ
８０ クロックラン信号線
８１ ＰＣカード
８２ 割込要求信号線
【発明の属する技術分野】
本発明は電子機器に係り、特に、クロックにより駆動される電子機器に関する。
【０００２】
近年、コンピュータなどの電子機器には、省電力が望まれている。コンピュータの省電力機能としては、クロックラン機能が知られている。クロックラン機能は、ＰＣＩ（Peripheral Component Interconnect）バス上のデバイスに対して省電力を実現するための機能である。クロックラン機能は、ＰＣＩバス上のデバイスとパワーマネージメントコントローラとを一本の信号線で接続し、信号線上のクロックラン信号がデアサートされたときに、デバイスへのクロックの供給を停止させる機能である。
【０００３】
しかし、ＰＣＭＣＩＡコントローラなどでは、ＰＣカードの活性挿抜を実現するため、割り込み機能が搭載されている。ＰＣＭＣＩＡコントローラに対してクロックラン機能によりデバイスへのクロックの供給が停止されると、割込み機能が停止され、この状態ではＰＣカードの活性挿抜が行なえい。このため、ＰＣＭＣＩＡコントローラなどのデバイスが搭載される場合には、クロックラン機能はオフされるのが現状であり、クロックラン機能を動作させることができなかった。
【０００４】
そこで、クロックラン機能などの省電力機能を有効に活用できる装置が望まれている。
【０００５】
【従来の技術】
図１にパーソナルコンピュータのクロックラン機能を実現するための要部のブロック図を示す。
【０００６】
図１において、１はサウスブリッジ回路、２はＰＣＩバス、３は信号線、４は発振回路、５−１〜５−ｎはＰＣＩデバイスを示す。
【０００７】
サウスブリッジ回路１は、バスコントローラ１１及びパワーマネージメントコントローラ１２を含む。サウスブリッジ回路１は、ＰＣＩバス２とＩＳＡバス、ＩＤＥポート、ＵＳＢポートなどの下位バスとでデータの受け渡しを制御する。
【０００８】
バスコントローラ１１は、ＰＣＩバス２と下位バスとの接続を制御する。パワーマネージメントコントローラ１２は、信号線３の信号状態がハイレベルか。ローレベルかを判定することにより、ＰＣＩデバイス５−１〜５−ｎの動作状態を検出し、発振回路４を制御する。
【０００９】
発振回路４は、所定の周波数のクロックを生成し、ＰＣＩデバイス５−１〜５−ｎに供給する。このとき、発振回路４は、パワーマネージメントコントローラ１２により生成したクロックのＰＣＩデバイス５−１〜５−ｎへの供給が制御される。
【００１０】
ＰＣＩデバイス５−１〜５−ｎは、動作時には信号線３をローレベルにする。また、ＰＣＩデバイス５−１〜５−ｎは、非動作時には信号線３を開放状態とする。このため、信号線３は、ＰＣＩデバイス５−１〜５−ｎのすべてが非動作状態のときには、開放状態とされるため、ハイレベルとなる。また、信号線３は、ＰＣＩデバイス５−１〜５−ｎのうち一つでも動作状態のデバイスがあれば、ローレベルとされる。
【００１１】
パワーマネージメントコントローラ１２は、信号線３の信号レベルに応じて発振回路４からＰＣＩデバイス５−１〜５−ｎへのクロックの供給を制御する。パワーマネージメントコントローラ１２は、信号線３の信号レベルがローレベルのときには、発振回路４で生成されたクロックがＰＣＩデバイス５−１〜５−ｎに供給されるように発振回路４を制御する。また、パワーマネージメントコントローラ１２は、信号線３の信号レベルがハイレベルのときには、発振回路４で生成されたクロックがＰＣＩデバイス５−１〜５−ｎに供給されないように発振回路４を制御する。すなわち、ＰＣＩデバイス５−１〜５−ｎのすべてが非動作状態のときに、クロックが停止され、省電力となる。また、パワーマネージメントコントローラ１２は、ＰＣＩデバイス５−１〜５−ｎのうち少なくと一つのデバイスにより信号線３がローレベルにされると、発振回路４を制御して、クロックをＰＣＩデバイス５−１〜５−ｎに供給し、ＰＣＩデバイス５−１〜５−ｎを動作状態とする。
【００１２】
以上のようにしてクロックラン機能が実現される。
【００１３】
上記ＰＣＩデバイスとしてＰＣＭＣＩＡ（Personal Computer Memory Card International Association）に準拠したＩＣカード、すなわち、ＰＣカードをドライブするためのデバイスがある。このようなＰＣＩデバイスでは、ＰＣカードが挿入された際にＰＣカードの挿入を上位に知らせ、挿入されたＰＣカードを認識させる必要がある。上位にＰＣカードの挿入を知らせるために、ＰＣカードをドライブするＰＣＩデバイスでは、割込処理が行なわれる。
【００１４】
次に、ＰＣＩデバイスの割込み処理について説明する。
【００１５】
図２にＰＣＩデバイスによる第１の割込処理方法を説明するための図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明は省略する。
【００１６】
第１の割込処理方法では、ＰＣＩデバイス５−１〜５−ｎは、割込要求信号線２１−１〜２１−ｎにより夫々がバスコントローラ１１に接続される。バスコントローラ１１は、割込要求信号線２１−ｉに流れる割込要求信号がハイレベルのときに、ＰＣＩデバイス５−ｉから割込要求があると判定する。ここで、ＰＣＩデバイス５−ｉは、ＰＣＩデバイス５−１〜５−ｎのうちのいずれかを示し、割込要求信号線２１−ｉは、割込要求信号線２１−１〜２１−ｎのうちのいずれかを示す。
【００１７】
図２に示す構成では、ｎ本の割込要求信号線２１−１〜２１−ｎが必要となるため、基板上の配線の数が増加するとともに、バスコントローラ１１を含むチップの入出力端子数が増加し、装置の小型化が制限されるなどの問題点があった。
【００１８】
このため、割込要求信号線を複数のデバイスで共用して使用することにより、割込要求信号線を１本としたシリアライズドＩＲＱ方式が開発されている。
【００１９】
図３にＰＣＩデバイスによる第２の割込処理方法を説明するための図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明は省略する。
【００２０】
第２の割込処理方法では、ＰＣＩデバイス３１−１〜３１−ｎは、１本の割込要求信号線３２によりバスコントローラ３３に接続される。ＰＣＩデバイス３１−１〜３１−ｎは、夫々特定パターンが設定されており、割込要求が発生したときには、各々に設定された特定パターンの割込要求信号を所定のタイミングで割込要求信号線３２に出力する。
【００２１】
バスコントローラ３３は、割込要求信号線３２上に所定期間毎に供給される割込要求信号のパターンに応じて割込要求が発生したＰＣＩデバイスを認識する。このとき、ＰＣＩデバイス３１−１〜３１−ｎでは、ＰＣＩ関係の回路を駆動するためのクロックに基づいて特定のパターンを生成し、かつ、割込要求信号線３２への送出のタイミングを制御していた。
【００２２】
【発明が解決しようとする課題】
しかるに、第２の割込処理方法では、ＰＣＩデバイス３１−１〜３１−ｎは所定期間に特定パターンの割込要求信号を出力する必要がある。このため、ＰＣＩデバイス３１−１〜３１−ｎは、バスコントローラ３３と同期して動作する必要があった。よって、クロックラン機能によりＰＣＩデバイス３１−１〜３１−ｎへのクロックの供給を停止させると、ＰＣＩデバイス３１−１〜３１−ｎは、割込要求信号を出力することはできない。このため、例えば、ＰＣカードをドライブするようなデバイスでは、クロックラン機能とを同時に実現することはできなかった。したがって、ＰＣカードをドライブするＰＣＩデバイスがＰＣＩバスに接続する場合には、クロックラン機能を実現可能なＰＣＩデバイスが存在するにもかかわらず、クロックラン機能をオフさせる必要があった。このため、クロックラン機能、すなわち、省電力機能を有効に活用できなかった。
【００２３】
本発明は上記の点に鑑みてなされたもので、省電力機能を有効に活用できる電子機器を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明は、クロックを生成するクロック生成手段と、クロック生成手段で生成されたクロックの出力を制御するクロック出力制御手段と、クロック生成手段からのクロックにより動作するとともに、活性挿抜されるアタッチメントが接続された際に上位装置に割込要求を行なう第１のデバイスと、クロック出力制御手段の制御によって出力されるクロックにより動作する第２のデバイスと、第２のデバイスが非動作状態の時にクロック生成手段で生成されたクロックの出力を停止するようにクロック出力制御手段を制御するデバイス制御手段とを有することを特徴とする。
【００２５】
また、本発明は、第１のデバイスと第２のデバイスに接続され、第１のデバイス及び該第２のデバイスによる前記上位装置への割込要求に使用される割込要求信号線を有し、
第１のデバイスはアタッチメントが接続された際に、第１のデバイスを示す特定のパターンによる割込要求信号を割込要求信号線に出力することを特徴とする。
【００２６】
本発明によれば、クロックを生成するクロック生成手段と、クロック生成手段で生成されたクロックの出力を制御するクロック出力制御手段と、クロック生成手段からのクロックにより動作するとともに、活性挿抜されるアタッチメントが接続された際に上位装置に割込要求を行なう第１のデバイスと、クロック出力制御手段の制御によって出力されるクロックにより動作する第２のデバイスと、第２のデバイスが非動作状態の時にクロック生成手段で生成されたクロックの出力を停止するようにクロック出力制御手段を制御するデバイス制御手段とを設けることにより、クロックが停止されるクロックラン機能が実行された場合でも第１のデバイスから割込要求を行なうことができる。
【００３０】
【発明の実施の形態】
図４に本発明の第１実施例のブロック構成図を示す。
【００３１】
本実施例では、本発明の電子機器の具体例としてパーソナルコンピュータなどの情報処理装置を例にとって説明する。
【００３２】
本実施例の情報処理装置４０は、演算部４１、インタフェース部４２、ＲＯＭ４３、ハードディスクドライブ４４、入力装置４５、ディスプレイ４６、スピーカ４７、クロック発生回路４８を含む構成とされている。演算部４１は、ＣＰＵ５１、メモリ５２、ノースブリッジ回路５３を含む構成とされており、ハードディスクドライブ４４にインストールされたプログラムに基づいて演算処理を行なう。メモリ５２は、ＲＡＭ（Random Access Memory）を含み、データやプログラムを一時的に記憶する。メモリ５２は、演算処理の作業用記憶領域として用いられる。ノースブリッジ回路５３は、ＣＰＵ５１、メモリ５２、インタフェース部４２とのインタフェースをとる。
【００３３】
インタフェース部４２は、クロックラン信号線６０、ＰＣＩバス６１、ＩＳＡ（Industry Standard Architecture）バス６２、サウスブリッジ回路６３、ＵＳＢ（Universal Serial Bus）ポート６４、ビデオ回路６５、オーディオ回路６６、モデム６７、通信ポート６８、ＰＣＭＣＩＡコントローラ６９、ＰＣカードコネクタ７０を含む構成とされている。ＰＣＩバス６１は、ノースブリッジ回路５３、サウスブリッジ回路６３、ビデオ回路６５、オーディオ回路６６、モデム６７、ＰＣＭＣＩＡコントローラ６９の間での通信を行なうバスである。ＩＳＡバス６２は、サウスブリッジ回路５３、ＲＯＭ４３、入力装置４５との間で通信を行なうためのバスである。
【００３４】
サウスブリッジ回路６３は、ＰＣＩバス６１とＩＳＡバス６２、ハードディスクドライブ４４、ＵＳＢポート６４とのインタフェースをとる。また、サウスブリッジ回路６３は、ＰＣＩバス６１に接続されたデバイスに対してパワーマネージメントを行なう。
【００３５】
ここで、サウスブリッジ回路６３について詳細に説明する。
【００３６】
図５に本発明の一実施例のサウスブリッジ回路の機能ブロック図を示す。
【００３７】
サウスブリッジ回路６３は、ＰＣＩインタフェース部７１、ＩＤＥインタフェース部７２、ＩＳＡインタフェース部７３、ＵＳＢコントロール部７４、パワーマネージメントコントロール部７５から構成される。
【００３８】
ＰＣＩインタフェース部７１は、ＰＣＩバス６１とＩＤＥインタフェース部７２、ＩＳＡインタフェース部７３、ＵＳＢコントロール部７４との間のインタフェースをとる。ＩＤＥインタフェース部７２は、ハードディスクドライブ４４とＰＣＩインタフェース部７１、ＩＳＡインタフェース部７３、ＵＳＢコントロール部７４とのインタフェースととる。ＩＳＡインタフェース部７３は、ＩＳＡバス６２とＰＣＩインタフェース部７１、ＩＤＥインタフェース部７２、ＵＳＢコントロール部７４との間のインタフェースをとる。ＵＳＢコントロール部７４は、ＵＳＢポート６４とＰＣＩインタフェース部７１、ＩＤＥインタフェース部７２、ＩＳＡインタフェース部７３、ＵＳＢコントロール部７４との間のインタフェースをとる。
【００３９】
パワーマネージメントコントロール部７５は、クロックラン信号線８０によりビデオ回路６５、オーディオ回路６６、モデム６７と接続されており、クロックラン信号線８０上のクロックラン信号に基づいて後に説明するようにクロックラン機能を実行する。
【００４０】
図６に本発明の一実施例のパワーマネージメントコントロール部の処理フローチャートを示す。
【００４１】
パワーマネージメントコントロール部７５のクロックラン機能を実現するための処理は、ステップＳ１−１〜Ｓ１−３から構成される。
【００４２】
ステップＳ１−１は、クロックラン信号線８０がハイレベルか否かを判定するステップである。ステップＳ１−１でクロックラン信号線８０がハイレベルのときには、ステップＳ１−２が実行され、クロックラン信号線８０がローレベルのときには、ステップＳ１−３が実行される。
【００４３】
ステップＳ１−２は、クロック発生回路４８に供給するＰＣＩ用クロック制御信号をハイレベルにするステップである。クロック発生回路４８は、ＰＣＩ用クロック制御信号がハイレベルになると、ＰＣＩ用クロックPCI CLK2の出力を停止する。すなわち、クロックラン機能が働く。
【００４４】
ステップＳ１−３は、クロック発生回路４８に供給するＰＣＩ用クロック制御信号をローレベルにするステップである。クロック発生回路４８は、ＰＣＩ用クロック制御信号がローレベルのときには、ＰＣＩ用クロックPCI CLK2をビデオ回路６５、オーディオ回路６６、モデム６７に供給する。
【００４５】
なお、このとき、ＰＣＩ用クロックPCI CLK1は、常時サウスブリッジ回路６３、及びＰＣＭＣＩＡコントローラ６９に供給されている。
【００４６】
ＵＳＢポート６４は、ＵＳＢ対応の周辺機器を接続するためのポートである。ビデオ回路６５は、ＰＣＩバス６１を介して供給されるビデオデータを処理し、ディスプレイ４６に表示させるための回路である。オーディオ回路６６は、ＰＣＩバス６１を介して供給されるオーディオデータを処理し、スピーカ４７から出力するための回路である。モデム６７は、通信ポート６８に接続された回線との通信制御を行なう。ＰＣＭＣＩＡコントローラ６９は、ＰＣカードコネクタ７０に装着されたＰＣカード８１との通信制御を行なう。
【００４７】
ここで、ＰＣＭＣＩＡコントローラ６９の動作を説明する。
【００４８】
図７に本発明の一実施例のＰＣＭＣＩＡコントローラの処理フローチャートを示す。
【００４９】
ＰＣＭＣＩＡコントローラ６９は、下記ステップＳ２−１、Ｓ２−２のステップを実行する。
【００５０】
ステップＳ２−１は、アタッチ信号がハイレベルか否かを判定するステップである。ＰＣＭＣＩＡコントローラ６９には、ＰＣカードコネクタ７０からアタッチ信号が供給される。アタッチ信号は、ＰＣカードコネクタ７０にＰＣカード８１が装着状態のときには、ハイレベルとされ、ＰＣカードコネクタ７０にＰＣカードが非装着状態のときには、ローレベルとされる。
【００５１】
ステップＳ２−１でアタッチ信号がハイレベルであると判定されたときには、ステップＳ２−２が実行され、ローレベルであると判定されたときには、処理を終了する。
【００５２】
ステップＳ２−２は、割込要求信号を生成し、割込要求信号線８２に出力するステップである。ＰＣＭＣＩＡコントローラ６９は、クロック発生回路４８から供給されるＰＣＩ用クロックPCI CLK1に基づいて所定パターンの割込要求信号を生成し、所定のタイミングで割込要求信号線８２に出力する。
【００５３】
サウスブリッジ回路６３は、ＰＣＭＣＩＡコントローラ６９から所定パターンの割込要求信号を受信すると、割込処理を実行する。
【００５４】
ＲＯＭ４３は、不揮発性メモリであり、ＢＩＯＳ（Basic Input Output System）が記憶される。ＢＩＯＳは、ＣＰＵ５１が外部機器やメモリなどに入出力を行なう際の基本的な管理プログラムである。
【００５５】
ハードディスクドライブ４４には、ＯＳ（Operating System）、アプリケーションプログラム、データが記憶される。入力装置４５は、キーボード、マウスから構成され、データやコマンドを入力するために用いられる。
【００５６】
ディスプレイ４６は、ＣＲＴ（Cathode Ray Tube）、ＬＣＤ（Liquid Crystal Device）パネルなどから構成され、データ、処理結果などを表示する。スピーカ４７は、音声を出力する。
【００５７】
クロック発生回路４８は、ＣＰＵクロックCPU CLK及びＰＣＩクロックPCI CLK1、PCI CLK2を発生する。ＣＰＵクロックCPU CLKは、周波数が略１００Ｍｈｚであり、演算部４１に供給される。ＰＣＩクロックPCI CLK1は、周波数が略３３Ｍｈｚであり、サウスブリッジ回路６３、ＰＣＭＣＩＡコントローラ６９に常時供給される。
【００５８】
ＰＣＩクロックPCI CLK2は、周波数が略３３Ｍｈｚであり、ビデオ回路６５、オーディオ回路６６、モデム６７に供給される。
【００５９】
クロック発生回路４８には、インタフェース部４２からのＣＰＵクロック制御信号CPU STP及びＰＣＩクロック制御信号PCI STPが供給されている。クロック発生回路４８は、ＣＰＵクロック制御信号CPU STPに応じてＣＰＵクロックCPU CLKの出力が制御し、ＰＣＩクロックPCI CLK2の出力を制御する。
【００６０】
次に、クロック発生回路４８について詳細に説明する。
【００６１】
図８に本発明の一実施例のクロック発生回路のブロック構成図を示す。
【００６２】
クロック発生回路４８は、発振回路９１、ＣＰＵ用ＰＬＬ回路９２、システム用ＰＬＬ回路９３、分周器９４、停止用ロジック９５，９６、バッファアンプ９７，９８，９９，１００を含む構成とされている。発振回路９１は、所定の周波数の発振信号を生成する。発振回路９１で生成された発振信号は、ＣＰＵ用ＰＬＬ回路９２、システム用ＰＬＬ回路９３に供給される。
【００６３】
ＣＰＵ用ＰＬＬ回路９２は、発振回路９１からの発振信号の周波数をＣＰＵ用の周波数に変換する。ＣＰＵ用ＰＬＬ回路９２の出力発振信号は、例えば、１００Ｍｈｚである。システム用ＰＬＬ回路９３は、発振回路９１からの発振信号の周波数をＣＰＵ用の周波数に変換する。システム用ＰＬＬ回路９２の出力発振信号は、例えば、４８Ｍｈｚである。
【００６４】
ＣＰＵ用ＰＬＬ回路９２で周波数変換された発振信号は、分周器９４及び停止用ロジック９５に供給される。分周器９４は、ＣＰＵ用ＰＬＬ回路９２からの発振信号をＰＣＩ用クロック周波数に分周する。停止用ロジック９５は、サウスブリッジ回路６３のパワーマネージメントコントロール部７５から供給されるＣＰＵ用クロック制御信号CPU STPに基づいてＣＰＵ用ＰＬＬ回路９２からの発振信号の出力を制御する。停止用ロジック９５は、ＣＰＵ用クロック制御信号CPU STPがハイレベルのときＣＰＵ用ＰＬＬ回路９２からの発振信号の出力を停止し、ＣＰＵ用クロック制御信号CPU STPがローレベルのときＣＰＵ用ＰＬＬ回路９２からの発振信号を出力する。
【００６５】
停止用ロジック９５の出力は、バッファアンプ９７に供給される。バッファアンプ９７は、停止用ロジック９５からの発振信号を増幅して出力する。バッファアンプ９７の出力信号は、演算部４１に供給される。
【００６６】
分周器９４の出力発振信号は、バッファアンプ９８及び停止用ロジック９６に供給される。バッファアンプ９８は、分周器９４からの発振信号を増幅して出力する。バッファアンプ９８の出力信号は、サウスブリッジ回路６３及びＰＣＭＣＩＡコントローラ６９に供給される。
【００６７】
停止用ロジック９６は、サウスブリッジ回路６３のパワーマネージメントコントロール部７５から供給されるＰＣＩ用クロック制御信号PCI STPに基づいて分周器９４からの発振信号の出力を制御する。停止用ロジック９６は、ＰＣＩ用クロック制御信号PCI STPがハイレベルのとき分周器９４からの発振信号の出力を停止し、ＰＣＩ用クロック制御信号PCI STPがローレベルのとき分周器９４からの発振信号を出力する。停止ロジック９６の出力発振信号は、バッファアンプ９９に供給される。バッファアンプ９９は、停止ロジック９６からの発振信号を増幅して、ビデオ回路６５、オーディオ回路６６、モデム６７に供給する。
【００６８】
また、システム用ＰＬＬ回路９３の出力発振信号は、バッファアンプ１００に供給される。バッファアンプ１００は、システム用ＰＬＬ回路９３からの発振信号を増幅して、サウスブリッジ回路６３のＵＳＢコントロール部７４に供給する。
【００６９】
このように、クロック発生回路４８では、ＰＣＩ用クロックPCI CLK1はクロック制御信号に無関係に常時出力され、ＣＰＵ用クロックCPU CLKは、ＣＰＵ用クロック制御信号に応じて停止又は出力され、ＰＣＩ用クロックPCI CLK2は、ＰＣＩ用クロック制御信号に応じて停止又は出力される。
【００７０】
本実施例では、ＰＣＭＣＩＡコントローラ６９には、クロック発生回路４８からＰＣＩ用クロックPCI CLK1が供給されているので、クロックラン機能が働いた状態でＰＣカードコネクタ７０にＰＣカード８１が装着されたときでもＰＣＩ用クロックPCI CLK1に基づいて割込要求信号パターンを生成して、割込要求信号線８２に出力できる。このように、クロックラン機能とシリアライズドＩＲＱ機能を実現できる。
【００７１】
なお、本実施例では、クロック発生回路４８からＰＣＭＣＩＡコントローラ６９に供給するクロックをクロックラン機能に関与しないクロックとすることによりクロックラン機能とシリアライズドＩＲＱ機能との両方を実現したが、ＰＣＩＡコントローラ６９に外部回路を付加することにより実現することもできる。
【００７２】
図９に本発明の第２実施例のブロック構成図、図１０に本発明の第２実施例の要部のブロック構成図を示す。同図中、図４と同一構成部分には同一符号を付し、その説明は省略する。
【００７３】
本実施例は、図４に示す情報処理装置４０に制御回路１００を付加してなる。制御回路１００には、ＰＣカードコネクタ７０からアタッチ信号が供給され、クロック発生回路４８からＰＣＩ用クロックPCI CLK2が供給され、また、クロックラン信号線８０が接続される。制御回路１００は、ＰＣカードコネクタ７０からのアタッチ信号に応じてＰＣＭＣＩＡコントローラ６９及びクロックラン信号線８０を制御することにより、クロックラン機能及びシリアライズドＩＲＱ機能を制御し、両機能を実現するものである。
【００７４】
図１１に本発明の第２実施例の制御回路のブロック構成図を示す。
【００７５】
制御回路１００は、エッジ検出器１０１、パルスカウンタ１０２、トランジスタＴｒ１、アンドゲート１０３、抵抗器Ｒ１を含む構成とされている。
【００７６】
エッジ検出器１０１は、ＰＣカードコネクタ７０からアタッチ信号が供給され、アタッチ信号のエッジを検出し、出力をハイレベルにする。エッジ検出器１０１は、クロックラン信号線８０上のクロックラン信号によりクリアされる。
【００７７】
エッジ検出器１０１の出力信号は、トランジスタＴｒ１のゲート及びパルスカウンタ１０２並びにアンドゲート１０３に供給される。トランジスタＴｒ１は、例えば、電界効果トランジスタであり、ドレインがクロックラン信号線８０に接続され、ソースがグランドに接続される。トランジスタＴｒ１は、エッジ検出器１０１からの信号がハイレベルのときにオンし、ローレベルのときにオフする。
【００７８】
パルスカウンタ１０２には、クロック発生回路４８からＰＣＩ用クロックPCI CLK2が供給される。パルスカウンタ１０２は、クロック発生回路４８からＰＣＩ用クロックPCI CLK2をカウントし、桁あふれ信号をアンドゲート１０３に供給する。なお、パルスカウンタ１０２は、エッジ検出器１０１の出力信号によりクリアされる。
【００７９】
アンドゲート１０３は、パルスカウンタ１０２からの桁あふれ信号とエッジ検出器１０１の出力信号とのアンド論理を出力する。アンドゲート１０３の出力は、ＰＣＭＣＩＡコントローラ６９にアタッチ信号として供給される。
【００８０】
次に制御回路１００の動作を説明する。
【００８１】
ＰＣカードコネクタ７０にＰＣカード８１が装着されると、エッジ検出回路１０１に供給されるアタッチ信号がハイレベルになる。エッジ検出回路１０１は、アタッチ信号のエッジを検出して、出力信号をハイレベルする。
【００８２】
エッジ検出回路１０１がハイレベルになると、トランジスタＴｒ１がオンし、クロックラン信号線８０がグランドに接続され、クロックラン信号がローレベルとする。パワーマネージメントコントロール部７５は、クロックラン信号がローレベルになることにより、クロックラン機能を停止し、ＰＣＩ用クロック制御信号をハイレベルにする。
【００８３】
クロック発生回路４８は、ＰＣＩ用クロック制御信号がハイレベルとなることにより、ＰＣＩ用クロックPCI CLK2を出力する。クロック発生回路４８からのＰＣＩ用クロックPCI CLK2は、パルスカウンタ１０２に供給される。
【００８４】
パルスカウンタ１０２は、ＰＣＩ用クロックPCI CLK2をカウントする。パルスカウンタ１０２は、ＰＣＩ用クロックPCI CLK2をカウントし、カウント値が所定カウント値になると、桁あふれ信号をハイレベルにする。カウンタ１０２から桁あふれ信号がハイレベルになると、アンドゲート１０３の出力がハイレベルにある。アンドゲート１０３の出力信号は、アタッチ信号としてＰＣＭＣＩＡコントローラ６９に供給される。ＰＣＭＣＩＡコントローラ６９は、アンドゲート１０３からのアタッチ信号に応じて割込要求信号を生成し、サウスブリッジ回路６３に供給する。
【００８５】
このとき、ＰＣＭＣＩＡコントローラ６９には、クロック発生回路４８からＰＣＩ用クロックPCI CLK2が供給された後にアタッチ信号が供給されるので、割込要求信号の所定パターンをＰＣＩ用クロックPCI CLK2に基づいて生成でき、ＰＣＩ用クロックPCI CLK2に基づいたタイミングで出力することができる。
【００８６】
本実施例によれば、ＰＣＭＣＩＡコントローラ６９に対してもクロックラン機能を実現できる。
【００８７】
なお、本実施例の制御回路１００では、パルスカウンタ１０２及びアンドゲート１０３によりＰＣＭＣＩＡコントローラ６９に供給するアタッチ信号を遅延させるようにしたが、遅延素子を用いてアタッチ信号を遅延させるようにしてもよい。
【００８８】
図１２に本発明の第２実施例の制御回路の変形例のブロック構成図を示す。同図中、図１１と同一構成部分には同一符号を付し、その説明は省略する。
【００８９】
本実施例の制御回路２００は、図１１に示すパルスカウンタ１０２及びアンドゲート１０３を遅延素子２０１で構成してなる。
【００９０】
遅延素子２０１は、例えば、電圧検出回路から構成され、エッジ検出器１０１の出力電圧を内部で生成される基準電圧と比較し、出力電圧が基準電圧より小さいときには出力をローレベルとし、出力電圧が基準電圧より大きいときに出力をハイレベルにする。なお、遅延時間は、外付けのコンデンサＣにより調整可能とされている。
【００９１】
本実施例によれば、図１１と同様な作用効果を奏する。
【００９２】
なお、制御回路１００、２００は、外付けであってもＰＣＭＣＩＡコントローラ又はサウスブリッジ回路６３に内蔵するようにしてもよい。
【００９３】
また、第２実施例では、制御回路１００、２００によりハード的に処理したが、ソフト的に処理するようにしてもよい。例えば、ＰＣＭＣＩＡコントローラ６９で処理することができる。
【００９４】
図１３に本発明の第３実施例のＰＣＭＣＩＡコントローラの処理フローチャートを示す。なお、システム構成は、図４と同様であるので、その説明は省略する。また、本実施例では、ＰＣＭＣＩＡコントローラ６９には、クロック発生回路４８で発生されるＰＣＩ用クロックPCI CLK2が供給される。
【００９５】
ＰＣＭＣＩＡコントローラ６９は、ステップＳ３−１〜Ｓ３−７の７つのステップを実行する。
【００９６】
ステップＳ３−１は、アタッチ信号が反転したか否かを判定するステップである。ステップＳ３−１ではアタッチ信号の反転を判定することにより、ＰＣカード８１の挿抜を判定する。ステップＳ３−１で、アタッチ信号が反転したと判定された場合には、ステップＳ３−２が実行される。
【００９７】
ステップＳ３−２は、クロックラン信号線８０をローレベルにするステップである。ステップＳ３−２でクロックラン信号線８０がローレベルとされると、サウスブリッジ回路６３のパワーマネージメントコントロール部７５は、図６に示すようにＰＣＩ用クロック制御信号をハイレベルにする。ＰＣＩ用クロック制御信号がハイレベルになると、クロック発生回路４８は、ＰＣＩ用クロックPCI CLK2を出力する。
【００９８】
ステップＳ３−３は、クロック発生回路４８からＰＣＩ用クロックPCI CLK2が供給されたか否かを判定するステップである。ステップＳ３−３でクロック発生回路４８からＰＣＩ用クロックPCI CLK2が供給されたと判定された場合には、次にステップＳ３−４が実行される。
【００９９】
ステップＳ３−４は、割込要求信号線８２に割込要求信号を送出するステップである。割込要求信号は、クロック発生回路４８から送出されたＰＣＩ用クロックPCI CLK2に基づいて特定パターンで生成され、特定のタイミングでサウスブリッジ回路６３のＰＣＩインタフェース部７１に送出される。
【０１００】
以上により、ＰＣカード８１がＰＣカードコネクタ７０に挿抜されたときに、クロックラン機能が解除され、ＰＣＭＣＩＡコントローラ６９にクロック発生回路４８からＰＣＩ用クロックPCI CLK2が供給され、ＰＣＭＣＩＡコントローラ６９により割込要求信号が生成される。
【０１０１】
また、ステップＳ３−１で、アタッチ信号が反転していないと判定されたとき、すなわち、ＰＣカード８１が挿抜されていないと判定されたときには、ステップＳ３−５が実行される。ステップＳ３−５は、アタッチ信号がハイレベルか、ローレベルかを判定するステップである。すなわち、ステップＳ３−５でアタッチ信号がハイレベルか、ローレベルかを判定することによりＰＣカード８１がＰＣカードコネクタ６９に挿入された状態か否かを判定できる。
【０１０２】
ステップＳ３−５で、アタッチ信号がハイレベルのとき、すなわち、ＰＣカード８１がＰＣカードコネクタ７０に挿入された状態のときには、ステップＳ３−６が実行される。
【０１０３】
ステップＳ３−６は、ＰＣカード８１がビジー状態か否かを判定するステップである。ステップＳ３−６でＰＣカード８１がビジー状態であると判定された場合には、ステップＳ３−２〜Ｓ３−４を実行し、割込要求を可能とする。また、ステップＳ３−６でＰＣカード８１がビジー状態ではないと判定された場合には、そのまま処理を終了する。
【０１０４】
以上によりＰＣＭＣＩＡコントローラ６９の動作状態に応じてクロックラン機能を制御できる。
【０１０５】
また、ステップＳ３−５でアタッチ信号がローレベル、すなわち、ＰＣカード８１がＰＣカードコネクタ７０に接続されていないときには、ステップＳ３−７を実行する。ステップＳ３−７は、クロックラン信号をハイレベルにするステップである。ステップＳ３−７でクロックラン信号をハイレベルにすることにより、クロックラン機能が実行可能となる。
【０１０６】
本発明は上記実施例に限定されるものではなく、特許請求の範囲の記載を逸脱することなく、種々の変形例が可能である。
【０１０７】
（付記１） クロックを生成するクロック生成手段と、
前記クロック出力制御手段からのクロックに基づいて上位装置に割込要求を行なうデバイスと、
前記デバイスの動作状態のうち該クロックとは無関係に検出可能な動作状態を検出し、前記クロック生成手段で生成されたクロックの出力を制御するクロック出力制御手段と、
前記デバイスを、前記クロックが供給されてから所定時間遅延させた後、上位装置に割込要求を行なうように制御するデバイス制御手段とを有することを特徴とする電子機器。
【０１０８】
（付記２） クロックを生成するクロック生成手段と、
前記クロック生成手段で生成されたクロックの出力を制御するクロック出力制御手段と、
動作状態が切換ったときに、前記クロック出力制御手段からのクロックに基づいて上位装置に割込要求を行なうデバイスと、
前記デバイスを、前記クロックが供給されてから所定時間遅延させた後、上位装置に割込要求を行なうように制御するデバイス制御手段とを有することを特徴とする電子機器。
【０１０９】
（付記３） 前記デバイスは、デバイス本体と、該デバイス本体に装着されて動作するアタッチメントとを有し、該アタッチメントが該デバイス本体に装着されたときに、上位装置に割込要求を行ない、
前記デバイス制御手段は、前記アタッチメントの装着を検出する検出手段と、前記動作状態検出手段により検出された前記アタッチメント装着検出結果を、前記クロック出力制御手段からの前記クロックが安定して供給されるまで遅延させた後に、前記デバイスに供給する遅延手段とを有することを特徴とする付記２記載の電子機器。
【０１１０】
（付記４） 前記遅延手段は、前記クロック出力制御手段からの前記クロックをカウントするカウンタと、
前記カウンタの桁あふれ信号に応じて前記動作状態検出手段からの動作状態検出結果の前記第１のデバイスへの通知を制御するゲート回路とを有することを特徴とする付記３記載の電子機器。
【０１１１】
（付記５） 前記遅延手段は、前記動作状態検出手段からの動作状態検出結果を遅延させ、前記第１のデバイスに供給する遅延素子を有することを特徴とする付記３記載の電子機器。
【０１１２】
（付記６） クロックを生成するクロック生成手段と、
前記クロック生成手段で生成されたクロックの出力を制御するクロック出力制御手段と、
前記クロック出力制御手段からのクロックにより上位装置に割込要求を行なうとともに、内部の動作状態に応じて第１のクロック制御信号を出力する第１のデバイスと、
前記クロック出力制御手段からのクロックにより動作するとともに、内部の動作状態に応じて第２のクロック制御信号を出力する第２のデバイスと、
前記第１及び前記第２のクロック制御信号に応じて前記クロック出力制御手段を制御するデバイス制御手段とを有することを特徴とする電子機器。
【０１１３】
（付記７） クロックにより割込要求を発生するとともに、動作する第１のデバイスには、制御されないクロックを供給し、
クロックにより動作する第２のデバイスには、動作状態に応じて制御されるクロックを供給するようにしたことを特徴とするクロック供給方法。
【０１１４】
（付記８） クロックにより上位装置に割込要求を行なうデバイスの動作状態のうち該クロックとは無関係に検出可能な動作状態を検出し、前記クロックを制御し、
前記クロックが供給された後に前記割込要求を発行させることを特徴とするクロック供給方法。
【０１１５】
（付記９） クロックにより上位装置に割込要求を行なうデバイスの動作状態のうち該クロックとは無関係に検出可能な動作状態を検出し、
該複数の検出結果に基づいて該デバイスに供給するクロックを制御することを特徴とするクロック供給方法。
【０１１６】
【発明の効果】
本発明によれば、クロックを生成するクロック生成手段と、クロック生成手段で生成されたクロックの出力を制御するクロック出力制御手段と、クロック生成手段からのクロックにより動作するとともに、活性挿抜されるアタッチメントが接続された際に上位装置に割込要求を行なう第１のデバイスと、クロック出力制御手段の制御によって出力されるクロックにより動作する第２のデバイスと、第２のデバイスが非動作状態の時にクロック生成手段で生成されたクロックの出力を停止するようにクロック出力制御手段を制御するデバイス制御手段とを設けることにより、クロックが停止されるクロックラン機能が実行された場合でも第１のデバイスから割込要求を行なうことができる等の特長を有する。
【図面の簡単な説明】
【図１】パーソナルコンピュータのクロックラン機能を実現するための要部のブロック図である。
【図２】ＰＣＩデバイスによる第１の割込処理方法を説明するための図である。
【図３】ＰＣＩデバイスによる第２の割込処理方法を説明するための図である。
【図４】本発明の第１実施例のブロック構成図である。
【図５】本発明の一実施例のサウスブリッジ回路の機能ブロック図である。
【図６】本発明の一実施例のパワーマネージメントコントロール部の処理フローチャートである。
【図７】本発明の一実施例のＰＣＭＣＩＡコントローラの処理フローチャートである。
【図８】本発明の一実施例のクロック発生回路のブロック構成図である。
【図９】本発明の第２実施例のブロック構成図である。
【図１０】本発明の第２実施例の要部のブロック構成図である。
【図１１】本発明の第２実施例の制御回路のブロック構成図である。
【図１２】本発明の第２実施例の制御回路の変形例のブロック構成図である。
【図１３】本発明の第３実施例のＰＣＭＣＩＡコントローラの処理フローチャートである。
【符号の説明】
４０ 情報処理装置
４１ 演算部
４２ インタフェース部
４３ ＲＯＭ
４４ ＨＤＤ
４５ 入力装置
４６ ディスプレイ
４７ スピーカ
５１ ＣＰＵ
５２ メモリ
５３ ノースブリッジ
６１ ＰＣＩバス
６２ ＩＳＡバス
６３ サウスブリッジ回路
６４ ＵＳＢポート
６５ ビデオ回路
６６ オーディオ回路
６７ モデム
６９ ＰＣＭＣＩＡコントローラ
７０ ＰＣカードコネクタ
８０ クロックラン信号線
８１ ＰＣカード
８２ 割込要求信号線
Claims (2)
- クロックを生成するクロック生成手段と、
前記クロック生成手段で生成されたクロックの出力を制御するクロック出力制御手段と、
前記クロック生成手段からのクロックにより動作するとともに、活性挿抜されるアタッチメントが接続された際に上位装置に割込要求を行なう第１のデバイスと、
前記クロック出力制御手段の制御によって出力されるクロックにより動作する第２のデバイスと、
前記第２のデバイスが非動作状態の時に前記クロック生成手段で生成されたクロックの出力を停止するように前記クロック出力制御手段を制御するデバイス制御手段とを有することを特徴とする電子機器。 - 前記第１のデバイスと前記第２のデバイスに接続され、該第１のデバイス及び該第２のデバイスによる前記上位装置への割込要求に使用される割込要求信号線を有し、
前記第１のデバイスは、前記アタッチメントが接続された際に、該第１のデバイスを示す特定のパターンによる割込要求信号を前記割込要求信号線に出力することを特徴とする請求項１記載の電子機器。
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