TW201409243A - 半導體積體電路及其控制方法 - Google Patents

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Abstract

本發明之半導體積體電路係具有：系統匯流排，其係以第1時脈進行動作；複數個運算處理裝置，其係連接於前述系統匯流排，且包含以第2時脈進行動作的第1運算處理裝置；以及控制電路，其係控制前述系統匯流排及前述運算處理裝置，前述控制電路係在已確認到並未發生從前述運算處理裝置對前述系統匯流排之存取之後，變更前述第1時脈或前述第2時脈之頻率。

Description

半導體積體電路及其控制方法
本申請案所言及之實施例，係關於一種半導體積體電路及其控制方法。
近年來，對於半導體積體電路，強烈被要求低消耗電力化，就實現其低消耗電力化之技術而言，例如有一種被稱為DVFS(Dynamic Voltage Frequency Scaling：動態電壓頻率調整)的技術為人所注目。
以往就DVFS而言，有提案一種對應於被系統要求之處理負荷來控制運算處理裝置(CPU)之時脈頻率和電源電壓，藉此將CPU所消耗之電力最適化的技術(例如，參照專利文獻1及專利文獻2)。
又，以往亦有提案一種對應於透過系統匯流排而傳輸來的資料量來控制系統匯流排之時脈頻率和電源電壓，藉此將系統匯流排所消耗之電力最適化的技術(例如，參照專利文獻3)。
再者，以往亦有提案一種在保持對CPU持續供應時脈之狀態下，減低切換其時脈頻率時的CPU之不 穩定動作的技術(例如，參照專利文獻4)。
又，近年來隨著半導體積體電路之製造技術的提高，有一種將複數個處理器核心(processor core)IP(Intellectual property：智慧財產權)聚集於一個LSI晶片內的製品被實用化(例如，參照專利文獻5)。如此之製品，係在一個系統匯流排(內部匯流排)連接有複數個CPU核心。
再者，以往亦有提案一種應用同步化電路的技術，該同步化電路係採用了正反器(FF)，以便在以不同之時脈頻率進行動作的二個電路之間進出信號時，接收側電路可以接收正確值之信號(例如，參照專利文獻6)。
[專利文獻]
(專利文獻1)日本特開2003-324735號公報
(專利文獻2)日本特開2005-210525號公報
(專利文獻3)日本特開2011-101372號公報
(專利文獻4)日本特開2008-092010號公報
(專利文獻5)日本特開2006-260568號公報
(專利文獻6)日本特開2000-078122號公報
而且，例如有考慮應用同步化電路並於以不同之時脈頻率進行動作的二個電路之間，例如CPU與系統匯流排之間，進行信號之進出的系統。又，近年來亦有 提供一種對系統匯流排連接複數個CPU核心(CPU)且將處理高速化的LSI。
在對如此之複數個CPU及系統匯流排應用DVFS技術的情況，例如當使系統匯流排之時脈頻率產生變化時，就要進行控制各CPU之同步化電路、或是停止全部的CPU之動作之所謂招來性能降低的處理。
本發明之目的係在於一邊抑制半導體積體電路之性能降低，一邊謀求消耗電力之減低。
依據一實施形態，其提供一種具有以第1時脈進行動作的系統匯流排、複數個運算處理裝置、以及控制前述系統匯流排及前述運算處理裝置的控制電路之半導體積體電路。
複數個前述運算處理裝置，係連接於前述系統匯流排，且包含以第2時脈進行動作的第1運算處理裝置。前述控制電路係在已確認到並未發生從前述運算處理裝置對前述系統匯流排之存取之後，變更前述第1時脈或前述第2時脈之頻率。
所揭示的半導體積體電路及其控制方法，係達成可以一邊抑制半導體積體電路之性能降低，一邊謀求取決於DVFS技術的消耗電力之減低的效果。
1‧‧‧半導體積體電路(LSI)
2‧‧‧系統匯流排(內部匯流排)
3‧‧‧控制電路
4‧‧‧時脈產生器
5‧‧‧DC-DC轉換器
41‧‧‧控制暫存器
42s、421至42m‧‧‧選擇器
61至6n‧‧‧周邊電路
101至10m‧‧‧運算區塊
111至11m‧‧‧CPU核心(運算處理裝置，CPUi：CPU1至CPUm)
121至12m‧‧‧變換電路
131至13m‧‧‧監聽電路
210‧‧‧選擇器(存取選擇器)
211至216‧‧‧選擇器
221至226‧‧‧同步化電路
401至40p‧‧‧時脈產生方塊
第1圖係顯示半導體積體電路之一實施例之全體構成的方塊圖。
第2圖係顯示第1圖所示之半導體積體電路中的時脈產生器之一例的方塊圖。
第3圖係更詳細顯示第1圖所示之半導體積體電路中的變換電路(slew circuit)之一例的方塊圖。
第4圖係用以說明在第3圖所示之變換電路中CPU與系統匯流排之時脈頻率為相同的情況之資料讀出動作的時序圖。
第5圖係用以說明在第3圖所示之變換電路中CPU與系統匯流排之時脈頻率為相同的情況之資料寫入動作的時序圖。
第6圖係用以說明在第3圖所示之變換電路中CPU與系統匯流排之時脈頻率為不同的情況之資料寫入動作的時序圖。
第7圖係用以說明時脈頻率及電源電壓之變更處理之一例的流程圖。
第8圖係用以說明CPU變更系統匯流排之時脈頻率的動作之一例的示意圖。
第9圖係用以說明CPU變更系統匯流排之時脈頻率的動作之另一例的示意圖。
第10圖係用以說明CPU變更系統匯流排之時脈頻率後的動作之一例的示意圖。
第11圖係顯示控制電路的狀態遷移圖之一例的示意 圖。
以下，參照附圖詳述半導體積體電路及其控制方法之實施例。第1圖係顯示半導體積體電路之一實施例之全體構成的方塊圖。
在第1圖中，參照符號1為半導體積體電路(LSI)，2為系統匯流排(內部匯流排)，3為控制電路，4為時脈產生器，5為DC-DC轉換器，61至6n為周邊電路，然後，101至10m係顯示運算區塊。
各運算區塊101至10m，係分別包含CPU核心111至11m(CPU1至CPUm)、變換電路121至12m及監聽電路(snoop circuit)131至13m。
在此，變換電路121至12m將於後面詳述，其為在CPU核心111至11m及系統匯流排2中，選擇發送側之信號、或使發送側之信號的時脈頻率同步於接收側之信號的時脈頻率之信號的其中一個信號並予以輸出。
又，監聽電路131至13m，並非用以使各區域快取(local cache)之內容一致，而是如後面所詳述般，用以監聽來自對應的CPU核心111至11m之要求(request)信號的電路。亦即，監聽電路131至13m，為用以確認(監聽：snoop)例如CPU核心111至11m之全部的存取要求都未發生之電路。
另外，所謂的CPU核心111至11m之存取要求，為例如某個CPU核心對系統匯流排2或透過系統匯 流排2，對其他的CPU核心或時脈產生器4或周邊電路61至6n等的存取之要求。
如第1圖所示，在運算區塊101(102至10m亦同)中，從CPU核心111(處理器核心IP)至系統匯流排2之信號，係透過變換電路121及監聽電路131而輸入。另外，從系統系統匯流排2至CPU核心111之信號，係透過變換電路121而輸入。在此，在系統匯流排2，係連接有例如時脈產生器4、n個周邊電路61至6n及DC-DC轉換器5。
時脈產生器4係從LSI1之外部接收成為基準時脈信號的時脈Fi，且產生供應至CPU核心111至11m之時脈F1至Fm及時脈Fs並予以輸出。另外，時脈Fs係輸入至例如系統匯流排2、周邊電路61至6n及DC-DC轉換器5。
DC-DC轉換器5，係接收從LSI1之外部供應的電源電壓Vi，且產生供應至CPU核心111至11m的電源電壓Vdd1至Vddm、以及供應至系統匯流排2及周邊電路61至6n的電源電壓Vdds並予以輸出。另外，Vdd1至Vddm及Vdds之電壓位準，係例如控制為對應於被寫入至DC-DC轉換器5於內部所具有之設定暫存器內的值。
在此，對各運算區塊101至10m，係分別提供有專用的時脈F1至Fm及電源電壓Vdd1至Vddm。亦即，各CPU核心111至11m之時脈F1至Fm及電源電壓Vdd1至Vddm，係藉由DVFS技術，對應系統(LSI1)要求之處理 負荷來控制。
具體而言，運算區塊101，係包含CPU核心111、變換電路121及監聽電路131，且對此等之電路，係供應有來自時脈產生器4之時脈F1及來自DC-DC轉換器5之電源電壓Vdd1。
又，運算區塊102，係包含CPU核心112、變換電路122及監聽電路132，且對此等之電路，係供應有來自時脈產生器4之時脈F2及來自DC-DC轉換器5之電源電壓Vdd2。
再者，運算區塊10m，係包含CPU核心11m、變換電路12m及監聽電路13m，且對此等之電路，係供應有來自時脈產生器4之時脈Fm及來自DC-DC轉換器5之電源電壓Vddm。
然後，對其他的電路、即系統匯流排2、控制電路3、時脈產生器4及周邊電路61至6n，係供應有來自DC-DC轉換器5之電源電壓Vdds。又，對系統匯流排2、控制電路3、DC-DC轉換器5及周邊電路61至6n，係供應有來自時脈產生器4之時脈Fs。
控制電路3，係接收來自時脈產生器4之變更完成信號CCS、以及來自監聽電路131至13m之監聽信號1至m(“SNOOP DONE1至SNOOP DONEm”)。然後，控制電路3，係對變換電路121至12m輸出控制信號CNT1至CNTm及選擇信號SEL1至SELm。
以上，作為系統匯流排2者，例如可以應用 AHB(Advanced High performance Bus：先進高性能匯流排：註冊商標)及APB(Advanced.Peripheral Bus：先進周邊匯流排)等。又，系統匯流排2，例如亦可為基於AXI(Advanced eXtensible Interface：先進可擴展介面)、OCP(Open Core Protocol：開放核心協定)及NIF(Native Application Interface：原生應用介面)等之經標準化的協定而進行動作的匯流排。再者，亦可以將基於LSI設計者獨自設計之協定而進行動作的匯流排，應用作為系統匯流排2。
另外，就各周邊電路61至6n而言，例如為系統計時器、DMA(Direct Memory Access：直接記憶體存取)控制器、AD(Analog-to-digital：類比-數位)轉換器、及DA(Digital-to-analog：數位-類比)轉換器等。
又，就各周邊電路61至6n而言，例如可以應用SPI(Serial Peripheral Interface Bus：串列周邊介面匯流排)介面或PWM(Pulse width modulation：脈寬調變)介面等。再者，就各周邊電路61至6n而言，例如亦可為UART(Universal Asynchronous Receiver/Transmitter：通用非同步接收/傳送器)介面、及GPIO(General Purpose Input/Output：通用輸入/輸出)介面等。
如此，第1圖所示之LSI(半導體積體電路)1，係能夠獨立控制各運算區塊101至10m之時脈F1至Fm的頻率及電源電壓Vdd1至Vddm、以及系統匯流排2或周邊電路61至6n之時脈Fs的頻率及電源電壓Vdds。
第2圖係顯示第1圖所示之半導體積體電路 中的時脈產生器之一例的方塊圖。如第2圖所示，時脈產生器4，係包含：分別具有PLL(Phase Locked Loop：鎖相迴路)電路及分頻電路的p個時脈產生方塊401至40p；控制暫存器41；以及m+1個選擇器42s及421至42m。
在此，PLL電路係以分別輸入之時脈Fi為基礎而進行回授控制並輸出相位同步的信號，又，分頻電路係輸出將PLL電路之輸出信號的頻率分頻成整數分之1的信號(時脈)。
另外，各時脈產生方塊401至40p中的PLL電路，係藉由來自控制暫存器41之倍增率控制信號MR1至MRp來控制各自的倍增率。又，各時脈產生方塊401至40p中的分頻電路，係藉由來自控制暫存器41之分頻比率控制信號DR1至DRp來控制各自的分頻比率(分頻比)。
藉此，時脈產生方塊401至40p，係輸出按照來自控制暫存器41之倍增率控制信號MR1至MRp及分頻比率控制信號DR1至DRp來控制輸入時脈信號Fi的時脈f1至fp。在此，時脈f1至fp，係例如各自的頻率(時脈頻率)有所不同。
時脈f1至fp，係輸入至選擇器42s及421至42m，選擇按照來自控制暫存器41之選擇信號sel s及sel 1至sel m的時脈，且從選擇器42s及421至42m輸出作為時脈Fs及F1至Fm。
另外，控制暫存器41，係連接於系統匯流排2，例如按照後述之CPU1(CPU核心111)來保持各控制 信號(MR1至MRp、DR1至DRp、sel s、sel 1至sel m)。
第3圖係更詳細顯示第1圖所示之半導體積體電路中的變換電路之一例的方塊圖。另外，在第3圖中，雖然僅描述1個運算區塊101及系統匯流排2，但是其他的運算區塊102至10m亦為同樣。
在CPU核心111(CPU1)與系統匯流排2之間，係有顯示存取要求的信號REQ、區別寫入存取或讀出存取的信號WRITE、及顯示存取目的地位址的信號ADDR進出。
再者，在CPU核心111與系統匯流排2之間，有顯示寫入存取時之寫入值的信號WDATA、顯示讀出存取時之讀出值的信號RDATA、及顯示存取成立的信號ACK進出。
在此，分別將發送源所輸出的信號，記載為REQ1、WRITE1、ADDR1、WDATA1、RDATA1及ACK1。又，將通過同步化電路221至226或選擇器211至216等並實際輸入至接收目的地的信號，記載為REQ2、WRITE2、ADDR2、WDATA2、RDATA2及ACK2。
另外，同步化電路221至226將於後詳述，其為在CPU核心111及系統匯流排2中，使發送側之信號的時脈頻率，同步於接收側之信號的時脈頻率之電路。
如第3圖所示，在REQ1與REQ2之間係設置有選擇器(存取選擇器)210、同步化電路221及選擇器211，而在WRITE1與WRITE2之間係設置有同步化電路222 及選擇器212。
再者，在ADDR1與ADDR2之間係設置有同步化電路223及選擇器213，而在WDATA1與WDATA2之間係設置有同步化電路224及選擇器214。
在此，同步化電路221至224，係具有藉由與系統匯流排2相同之時脈Fs來控制資料之取入的2段的正反器(FF)，且使來自CPU核心111之信號同步於系統匯流排2並予以輸出。
又，在RDATA1與RDATA2之間係設置有同步化電路225及選擇器215，而在ACK1與ACK2之間係設置有同步化電路226及選擇器216。
在此，同步化電路225及226，係具有藉由與CPU核心111相同之時脈F1來控制資料之取入的2段的FF，且使來自系統匯流排2之信號同步於CPU核心111並予以輸出。
另外，選擇器210，係藉由來自控制電路3之選擇信號SEL1而控制，且當SEL1為『0：低位準”L”』時，選擇來自CPU核心111之REQ1並予以輸出，而當SEL1為『1：高位準”H”』時，始終輸出『0』。
然而，在變更系統匯流排2之時脈Fs的頻率(時脈頻率Fs)時，對於未與系統匯流排2之間進行信號進出的CPU核心而言，較佳是繼續時脈之供應，且使在該CPU核心上的程式之執行繼續進行。亦即，未與系統匯流排2之間進行信號之收發(進出)的CPU核心，係使在該CPU 核心上的程式之執行繼續進行，從而減低系統之性能降低。
又，在CPU核心之時脈頻率與系統匯流排2之時脈頻率Fs不同的情況，信號之進出，係透過同步化電路(221至226)來進行。相對於此，在CPU核心及系統匯流排2之兩者的時脈頻率為相同的情況，較佳是不透過同步化電路進行信號之進出，以迴避因同步化電路所引起的延遲。
第4圖及第5圖係用以說明在第3圖所示之變換電路中，CPU與系統匯流排之時脈頻率為相同的情況之資料讀出動作及資料寫入動作的時序圖。
首先，參照第4圖及第5圖，說明運算區塊101中的CPU核心111(CPU1)之時脈F1的頻率(時脈頻率F1)、與系統匯流排2之時脈Fs的頻率為相同的情況之存取的動作。
在CPU核心111之時脈頻率F1與系統匯流排2之時脈頻率Fs為相同的情況，控制電路3所輸出的控制信號CNT1(CNT1至CNTm)之值係被保持為『1』，且選擇器211至214係選擇輸入『1』並予以輸出。亦即，信號REQ1、WRITE1、ADDR1及WDATA1，係不通過同步化電路221至224，而是直接被作為REQ2、WRITE2、ADDR2及WDATA2來輸出。
同樣地，選擇器215及216，亦選擇輸入『1』並予以輸出。亦即，信號RDATA1及ACK1係不通過同步化電路225及226，而是直接被作為RDATA2及ACK2來 輸出。
因而，信號REQ2、WRITE2、ADDR2、WDATA2、RDATA2及ACK2，係成為與信號REQ1、WRITE1、ADDR1、WDATA1、RDATA1及ACK1相同的值。
結果，來自CPU核心111之輸出信號，係不延遲地輸入至系統匯流排2，而來自系統匯流排2之輸出信號，係不延遲地輸入至CPU核心111。亦即，在CPU核心及系統匯流排之兩者的時脈頻率為相同的情況，並不透過同步化電路進行信號之進出，藉此迴避因同步化電路所引起的延遲。
在此，指示CPU核心或系統匯流排之時脈頻率之變更的主控電路為CPUi(i=1至m：CPU核心111至11m)，而從屬電路為控制電路3、時脈產生器4、DC-DC轉換器5、及周邊電路61至6n。
因而，例如，在作為主控電路的CPU核心111(CPU1)欲對從屬電路進行存取時，藉由將REQ1從『0』變更為『1』而進行通知。同時，CPU核心111，係以ADDR1來發送存取目的地之位址，以WRITE1發送寫入存取或讀出存取，然後，以WRITE1發送寫入存取時的欲寫入之值。
系統匯流排2，係以ADDR1之位址為基礎而判定存取目的地之從屬電路，且進行對存取目的地之從屬電路的存取。然後，在存取已被受理的情況，以ACK1發送存取已被受理，進而以RDATA1發送讀出存取時的讀出值。
具體而言，在第4圖所示的CPU核心111與系統匯流排2之時脈頻率為相同的情況的資料讀出動作之例中，係在期間T2發生讀出存取。亦即，在期間T2中，REQ1從『0』變化為『1』，同時，藉由ADDR1來發送存取目的地位址，又藉由WRITE1來發送讀出存取。
再者，在期間T5中，藉由ACK1從『0』變化為『1』來發送讀出存取已成立，然後，藉由RDATA1來發送讀出值。另外，CPU核心111，由於是在接收讀出值之後完成存取，所以在期間T6中，會將REQ1從『1』變更為『0』並結束存取。
又，在第5圖所示的CPU核心111與系統匯流排2之時脈頻率為相同的情況的資料寫入動作之例中，係在期間T12發生寫入存取。亦即，在期間T12中，REQ1從『0』變化為『1』，同時藉由ADDR1來發送存取目的地位址，又藉由WRITE1來發送寫入存取。
再者，在期間T15中，藉由ACK1從『0』變化為『1』來發送寫入存取已成立，然後，藉由WDATA2來發送寫入值。另外，CPU核心111，由於是寫入存取已完成，所以在期間T16中，會將REQ1從『1』變更為『0』並結束存取。
第6圖係用以說明在第3圖所示之變換電路中CPU與系統匯流排之時脈頻率為不同的情況之資料寫入動作的時序圖。亦即，在第6圖中，運算區塊101中的CPU核心111(CPU1)之時脈F1的頻率與系統匯流排之時脈 Fs的頻率係不同的。
另外，在第6圖中，參照符號T21至T29係顯示與CPU核心111之時脈F1同步的時序之期間，而T31至T43係顯示與系統匯流排之時脈Fs同步的時序之期間。
在CPU核心111之時脈頻率F1與系統匯流排2之時脈頻率Fs不同的情況，控制電路3所輸出的控制信號CNT1(CNT1至CNTm)之值係被保持為『0』，且選擇器212至216係選擇輸入『0』並予以輸出。
亦即，信號REQ2、WRITE2、ADDR2、WDATA2、RDATA2及ACK2，係分別成為信號REQ1、WRITE1、ADDR1、WDATA1、RDATA1及ACK1通過同步化電路221至226之後的值。
在此，同步化電路221至224，係具有藉由與系統匯流排2相同之時脈Fs來控制資料之取入時序的2段之FF，且使來自CPU核心111之信號同步於系統匯流排2並予以輸出。
又，同步化電路225及226係具有藉由與CPU核心111相同之時脈F1來控制資料之取入時序的2段之FF，且使來自系統匯流排2之信號同步於CPU核心111並予以輸出。亦即，各同步化電路221至226，係具有數值(同步時序)因接收側之電路的時脈信號而變化的2段之FF。
具體而言，在第6圖所示的CPU核心111 與系統匯流排2之時脈頻率不同的情況的資料讀出動作之例中，係在期間T32中，當REQ1從『0』變化為『1』時，REQ2就會在期間T23從『0』變化為『1』。亦即，由於具有以系統匯流排2之時脈Fs進行信號遷移的2段之FF的同步化電路221的介在，所以REQ2會在期間T23從『0』變化為『1』。
同樣地，在期間T32變化的WRITE1及ADDR1(WDATA1)，亦會透過同步化電路222及223(224)，而在期間T23變化。又，在期間T25中，當ACK1從『0』變化為『1』時，ACK3會透過同步化電路226而在期間T39從『0』變化為『1』。同樣地，在期間T25變化的RDATA1，亦會透過同步化電路225而在期間T39變化。
如此，透過同步化電路221至224而進出信號，藉此，系統匯流排2所接收的REQ2、WRITE2及ADDR2(WDATA2)，係同步於系統匯流排2之時脈Fs並且數值變化。再者，透過同步化電路225及226而進出信號，藉此，CPU核心111所接收的ACK2及RDATA2，係同步於CPU核心111之時脈信號F1並且數值變化。
如此，在CPU核心111與系統匯流排2之時脈頻率不同的情況，可以藉由同步化電路221至226的介在，而分別正確地進出信號。
如以上所述，在不進行任意的CPUi與系統匯流排之時脈信號之切換的期間，係可以藉由控制信號CNTi持續保持『1』或『0』，而依上述之動作正確地進行 信號之收發。另外，在CPUi之時脈頻率與系統匯流排之時脈頻率相同的情況，如參照第4圖及第5圖所說明般，藉由不使同步化電路介在其間，而能夠進行不發生延遲的路徑上之信號的收發。
第7圖係用以說明時脈頻率及電源電壓之變更處理之一例的流程圖。另外，第7圖所示之處理，係CPU(CPU核心111至11m)之時脈頻率與電源電壓的變更；以及系統匯流排2之時脈頻率與電源電壓的變更之雙方皆為同樣。
如第7圖所示般，當開始時脈頻率及電源電壓之變更處理時，步驟ST1中，讀出暫存器並取得現在的時脈頻率，然後前進至步驟ST2。
步驟ST2中，係判定欲設定的時脈頻率是否比現在的值還大，當判定欲設定的時脈頻率比現在的值還大時，前進至步驟ST3。
步驟ST3中，係對DC-DC轉換器5之暫存器進行寫入存取並變更電源電壓。再者，前進至步驟ST4，並對時脈產生器4之暫存器(控制暫存器41)進行寫入存取，且變更時脈頻率以完成(結束)處理。亦即，在欲設定的時脈頻率比現在的值還大之情況，首先，變更電源電壓，之後，變更時脈頻率。
另一方面，步驟ST2中，當判定欲設定的時脈頻率不比現在的值還大時，前進至步驟ST5。步驟ST5中，係判定欲設定的時脈頻率是否比現在的值還小，當判 定欲設定的時脈頻率比現在的值還小時，前進至步驟ST6。
步驟ST6中，係對時脈產生器4之暫存器進行寫入存取並變更時脈頻率。再者，前進至步驟ST7，並對DC-DC轉換器5之暫存器進行寫入存取，且變更電源電壓以完成處理。亦即，在欲設定的時脈頻率比現在的值還小之情況，首先，變更時脈頻率，之後，變更電源電壓。
另外，步驟ST5中，當判定欲設定的時脈頻率不比現在的值還小、即欲設定的時脈頻率與現在的時脈頻率相同時，就直接完成處理。
第8圖係用以說明CPU變更系統匯流排之時脈頻率的動作之一例的示意圖。第8圖中，動作A係例如對應於第7圖中的步驟ST3之處理，而動作B係例如對應於第7圖中的步驟ST4之處理。
亦即，第8圖之動作B係顯示進行用以變更系統匯流排2之時脈頻率Fs的處理之動作。又，第8圖之動作A係顯示進行用以提高系統匯流排2及周邊電路61至6n之電源電壓Vdds的處理之動作，第8圖之動作C係顯示進行用以提高系統匯流排2及周邊電路61至6n之電源電壓Vdds的處理之動作。
然而，為了以較高之時脈頻率使半導體積體電路(LSI)1動作，因以較高之電源電壓使其動作，依DVFS而提高時脈頻率的情況時，會先變更為較高之電源電壓之後才提高時脈頻率。反之，依DVFS而降低時脈頻率的情況時，會先變更為較低之時脈頻率之後才降低電源 電壓。
因而，在第8圖中，藉由動作B而提高時脈頻率的情況時，會先進行藉由動作A而提高電源電壓的處理，之後，進行藉由動作B而提高時脈頻率的處理。此時，不執行動作C。
反之，藉由動作B而降低時脈頻率的情況時，不執行動作A，而進行藉由動作B來降低時脈頻率的處理，之後，進行藉由動作C而降低電源電壓的處理
第8圖係顯示聚集於LSI1的複數個CPU核心111至11m中之一個CPU核心111(CPU1)發出系統匯流排2之時脈頻率Fs的變更之指示，且使得其時脈頻率變更的樣態。另外，在系統匯流排2之時脈頻率Fs變更的期間，其他的CPU核心112至11m係分別繼續進行程式之執行。
信號“vdd change start”，係表示變更從CPU核心111對DC-DC轉換器5的系統匯流排2之電源電壓Vdds的指示，而信號“vdd change done”，係表示已完成從DC-DC轉換器5對CPU核心111的電源電壓之變更。
具體而言，CPU核心111，係透過變換電路121(變換電路1：ST101)及系統匯流排2(ST102)，將“vdd change start”對設置於DC-DC轉換器5內之電源電壓設定暫存器進行寫入存取(ST103)。
接受此之後，DC-DC轉換器5，係按照寫入暫存器的電源電壓之變更指示來變更系統匯流排2之電源電壓Vdds，且將表示已完成其電源電壓Vdds之變更的指 示(“vdd change done”)送回至CPU核心111(ST104)。
此係例如在DC-DC轉換器5內設置數值依電源電壓之變更是否已完成而變化的暫存器，且將該暫存器之數值，從CPU核心111透過系統匯流排2而進行輪訊(polling)。然後，輪訊之結果，在讀出變化後的數值之情況時，判斷CPU核心111已完成電源電壓之變更。
信號“req clock change”，係表示從CPU核心111對時脈產生器4輸出變更系統匯流排2之時脈頻率Fs的指示。例如，從CPU核心111透過變換電路121(ST105)及系統匯流排2(ST106)，對被設於時脈產生器4內的時脈頻率設定暫存器寫入欲設定的時脈頻率(ST107)。
時脈產生器4，係在受理指示之後，對控制電路3發送信號“clk change start(對應於第1圖中的信號CCS)”(ST108)。已受理“clk change start”的控制電路3，係將對監聽電路131之信號”req snoop”設為『1』(ST109)，且將對變換電路121之信號“req stop”設為『1』(ST110)。
控制電路3，係等待來自監聽電路131之信號“snoop done”成為『1』(ST111)；以及來自變換電路121之信號”req snoop”成為『1』(ST113)，而將對時脈產生器4之信號“all req stop done”設為『1』(ST114)。
在此，“req snoop”係對應於送至監聽電路131至13m的”REQ SNOOP1至REQ SNOOPm”，而“req stop”係對應於送至變換電路121至12m的”REQ STOP1 至REQ STOPm”。再者，“snoop done”係對應於來自監聽電路131至13m的”SNOOP DONE1至SNOOP DONEm”。
例如，在CPU核心111變更系統匯流排2之時脈頻率Fs的情況(ST115)，確認此系統匯流排2之時脈頻率Fs、與全部的運算區塊101至10m中的時脈頻率F1至Fm之一致(ST116)。
亦即，由於系統匯流排2之時脈頻率Fs被變更而重新變為時脈頻率不同的CPU核心(運算區塊)，係透過同步化電路來收發信號。另外，即便是在系統匯流排2之時脈頻率Fs變更之前時脈頻率為不同的CPU核心，只要與變更後的系統匯流排2之時脈頻率Fs相同，即不使同步化電路介在。
另一方面，例如考慮CPU核心111變更CPU核心113(第1運算處理裝置)之時脈頻率F3(第2時脈)的情況。此時，CUP核心113(運算區塊103)以外的CPU核心之時脈頻率F1、F2及F4至Fm與系統匯流排2之時脈頻率Fs的關係並未變化。因而，在此情況下，只要確認CPU核心113之時脈頻率F3與系統匯流排2之時脈頻率Fs的一致即可。
以下之說明，係假定CPU核心111變更系統匯流排2之時脈頻率Fs的情況，且將各信號一般化來說明第8圖中的ST109以後之處理。亦即，使用各運算區塊101至10m、CPUi(CPU1至CPUm：CPU核心111至11m)、變換電路i(121至12m)、監聽電路i(131至13m)以及被一 般化的信號來說明。
已受理REQ SNOOPi=『1』(i為1以上m以下之整數)(ST109)的監聽電路i，係在已確認到並沒有從CPUi對系統匯流排2的存取正在執行中之後，將送至控制電路3(ST111)與變換電路i(ST112)之“SNOOP DONEi”設為『1』。另外，並沒有存取正在執行中，係可以藉由確認來自變換電路i之REQ2信號為『1』來判定。
已受理REQ STOPi=『1』(ST110)的變換電路i，係在從監聽電路i接收到SNOOP DONEi=『1』(ST112)之後，遮斷從CPUi對系統匯流排之新的存取。然後，在遮斷此新的存取之後，將送至控制電路3的信號“REQ STOP DONEi”設為『1』(ST113)。
在此，在第3圖所示之運算區塊101中，例如在控制電路3接收到SNOOP DONEi=『1』(ST111)之後，藉由將選擇信號SEL1設為『1』，變換電路121中的選擇器210並不依REQ1之值而是始終選擇『0』並予以輸出。變換電路121，係在將選擇信號SEL1設為『1』之後，將送至控制電路3的信號“REQ STOP DONE1”設為『1』(ST113)。
當再次回到已一般化的說明時，控制電路3，係確認來自變換電路i之信號“REQ STOP DONE1至m”已全部變成『1』，並將送至時脈產生器4之信號“ALL REQ STOP DONE”設為『1』(ST114)。
接收到“ALL REQ STOP DONE”=『1』 (ST114)的時脈產生器4，係變更系統匯流排2之時脈頻率Fs(ST115)。時脈頻率Fs之變更完成之後，將送至控制電路3的信號“CLK CHANGE DONE”設為『1』(ST116)。
接收到“CLK CHANGE DONE”=『1』(ST116)的控制電路3，係讀出時脈產生器4內之時脈設定暫存器的值，且進行對變換電路i的信號“PATH CHANG”控制(ST117)。
亦即，控制電路3，係在CPUi之時脈Fi與系統匯流排2之時脈Fs相同的情況，將送至變換電路i之信號CNTi設為『1』，而在不同的情況，將CNTi設為『0』。
接收到CNTi=『1』的變換電路i之選擇器211至216，係選擇輸入『1』側之值(不透過同步化電路221至226之原來的值)並予以輸出。另一方面，接收到CNTi=『0』的變換電路i之選擇器211至216，係選擇輸入『0』側之值(透過同步化電路221至226而與發送側之電路同步化後的值)並予以輸出。
另外，動作C係對應於動作A並省略其說明。亦即，動作C中的步驟ST118至ST121，係對應於動作A中的步驟ST101至ST104。
上述的第8圖之說明，係假定CPU核心111變更系統匯流排2之時脈頻率後的結果，CPU核心111至11m(CPU1至m)之任一個的時脈頻率與系統匯流排2之時脈頻率不同的情況。然而，就結果而言，CPU之時脈頻率與系統匯流排之時脈頻率不同的情況亦相同。
亦即，例如CPU核心111變更CPU113(運算區塊103)之時脈頻率F3後的結果，CPU核心113之時脈頻率F3與系統匯流排2之時脈頻率Fs不同的情況亦相同。此情況時，控制電路3並非確認來自全部的監聽電路1至m之“SNOOP DONE1至SNOOP DONEm”，而只要確認來自運算區塊103中的監聽電路3之“SNOOP DONE3”即可。
如上述般，監聽電路i係發送用以通知CPUi並非處於對系統匯流排存取中的信號“SNOOP DONEi”，而控制信號3係從全部的監聽電路i接收並非在存取中之訊息。
然後，控制電路3，係在從全部的監聽電路i已確認到並非在存取中之訊息之後，對時脈產生器4發送用以指示系統匯流排2之時脈Fs之切換的信號“ALL REQ STOP DONE”。
因而，系統匯流排2之時脈Fs的切換，可以在全部的CPUi都未對系統匯流排2進行存取的時機進行，而可以防止因時脈變更中執行存取而傳輸弄錯的信號。
在此，例如在第3圖中，CPU核心111之時脈頻率F1與系統匯流排2之時脈信號Fs成為相同的情況，變換電路121係以不透過同步化電路(2段之FF)221至226的路徑來連繫CPU核心111與系統匯流排2之間。
亦即，在對CPU與系統匯流排供應有不同的頻率之時脈的情況，雖然是以透過同步化電路的路徑來 進行信號之收發，但是在供應有相同的頻率之時脈的情況，可以不透過同步化電路而直接進行信號之收發。如此，當不透過同步化電路而直接進行信號之收發時，例如就能夠消除因同步化電路所引起的FF之2段份的延遲。
再者，例如在第3圖中，系統匯流排2之時脈切換中，變換電路101之選擇器210係可以始終輸出『0』，並切斷從CPU核心111對系統匯流排2之存取。
亦即，雖然參照第10圖並於後詳述，但是即便是系統匯流排之時脈切換中，亦無關於各CPU執行中的程式是否對系統匯流排進行存取，而可以使其安全地繼續進行程式之執行。
如此，依據本實施例，例如在變更系統匯流排之時脈頻率的情況，對於在與系統匯流排之間不進行信號進出的CPU，係可以繼續進行時脈供應並使其繼續進行CPU上的程式之執行。藉此，能夠將系統之性能降低抑制在最小限度。
此並非限定於已變更系統匯流排之時脈頻率的情況，例如即便是在變更任一個CPU之時脈頻率並與系統匯流排之時脈頻率不同的情況，亦能夠抑制系統之性能降低。在此情況，對於不變更時脈頻率之剩餘的CPU，係可以使其繼續進行至目前為止的動作。
又，在CPU與系統匯流排之時脈頻率不同的情況，信號之進出，例如會變成透過同步化電路來進行，但是在CPU與系統匯流排之時脈頻率相同的情況，則可以 不透過同步化電路來進行信號之進出。藉此，能夠迴避因同步化電路所引起的延遲。
在此，所謂CPU與系統匯流排之時脈頻率為相同的情況，例如經變更CPU或系統匯流排之一方的時脈頻率之結果，成為CPU與系統匯流排之時脈頻率變成相同的情況，當然亦包含於其中。
第9圖係用以說明CPU變更系統匯流排之時脈頻率的動作之另一例的示意圖，且顯示在CPU2對系統匯流排進行存取的期間，CPU1發出系統匯流排之時脈頻率變更指示的情況之動作。
第9圖係顯示在第8圖之動作B中，CPU核心112(第2運算處理裝置)將要求信號“req”透過變換電路122(ST210)及系統匯流排2(ST202)輸出至周邊電路(例如周邊電路61)的狀態下，處理第8圖之動作B的情況。此情況時，來自其周邊電路61之確認(acknowledge)信號“ack”，係從系統匯流排2透過變換電路122(ST214)，而回到CPU核心112(ST215)。
如此，第9圖中，CPU核心112所輸出的信號“req(REQ1)”=『1』會經由變換電路122(ST201)而傳輸到系統匯流排2(ST202)。在對此存取之確認信號“ack”從系統匯流排2輸出(ST214)之前，會從CPU111(第3運算處理裝置)輸出信號“req clock change”(ST203)。再者，從控制電路3對監聽電路131及132輸出信號“req snoop(REQ SNOOP1、REQ SNOOP2)”(ST207、ST208)。
監聽電路132，係確認來自變換電路122之信號“req(REQ1)”已變化為『0』並輸出“snoop done(SNOOP DONE2)”=『1』(ST216)。控制電路3，係等待來自全部的監聽電路(131、132)之信號“snoop done(SNOOP DONE1、SNOOP DONE 2)”的接收(ST211、ST216)，並輸出“all req stop done”=『1』(ST218)。
另外，第9圖中的其他處理，係除了有關CPU核心112(運算區塊101)之處理(ST208、ST210、ST214至ST217)，其餘實質上與第8圖同樣，且省略其說明。
亦即，第9圖之步驟ST203至ST207、ST209、ST211至ST213及ST218至ST221，係對應於第8圖之步驟ST105至ST109、ST110、ST111至ST113及ST114至ST117。
第10圖係用以說明CPU變更系統匯流排之時脈頻率後的動作之一例的示意圖，且顯示在變更系統匯流排2之時脈頻率Fs的期間，發生了從CPU核心112至系統匯流排2之存取的情況之動作。
在系統匯流排2之時脈頻率Fs的變更中(ST301)，從CPU核心112對變換電路122輸出要求信號“req”(ST302)。亦即，從CPU核心122對變換電路12之REQ1會變化為『1』。在此，系統匯流排2之時脈頻率變更中，變換電路122之選擇器(存取選擇器)210係持續輸出『0』，且抑制REQ2變成『1』。
當系統匯流排2之時脈頻率Fs的變更完成 時，從時脈產生器4對控制電路3輸出信號“clk change done”(ST303)。控制電路3，係確認已完成系統匯流排2之時脈頻率Fs的變更並將信號“path change”輸出至變換電路122(ST304)。
亦即，當系統匯流排2之時脈頻率Fs的變更完成時，在接收到來自控制電路3之SEL2=『0』之後，選擇來自CPU核心112之REQ1並予以輸出。藉此，從變換電路122對系統匯流排2輸出要求信號“req”(ST305)。
另外，傳輸至系統匯流排2之要求信號“req”，係例如輸出至連接於系統匯流排2之周邊電路61，且來自其周邊電路之確信信號“ack”會從系統匯流排2透過變換電路122(ST306)，而回到CPU核心112(ST307)。
藉此，即便是在系統匯流排之時脈切換中，亦無關於在各CPU執行中之程式是否對系統匯流排進行存取，而可以使其安全地繼續進行程式之執行。
如此，依據本實施例，例如在變更系統匯流排之時脈頻率的情況，對於未在與系統匯流排之間進行信號之進出的CPU，係可以使其繼續供應時脈並繼續進行CPU上的程式之執行。藉此，能夠將系統之性能降低抑制在最小限度。
第11圖係顯示控制電路的狀態遷移圖之一例的示意圖。如第11圖所示，作為控制電路3之狀態，係存在有閒置(“idle”)、等待(“wait”)及變更(“change”)之三種。
閒置狀態，係未進行系統匯流排之時脈變更，而是以預定之時脈信號進行動作的預定狀態。在此閒置狀態中，當從時脈產生器接收“clk change start”=『1』時，就遷移至等待狀態。
等待狀態中，係輸出“req snoop(REQ SNOOP1至REQ SNOOPm)”=『1』、及“req stop(REQ STOP1至REQ STOPm)”=『1』，且等待“SNOOP DONE1至SNOOP DONEm)”與“REQ STOP DONE1至REQ STOP DONEm)”之全部變為『1』，並遷移至變更狀態。
以上，如詳述般，依據本實施例，在半導體積體電路中所含的複數個CPU中，變更系統匯流排或是任一個CPU之時脈頻率的情況，能夠動作的CPU係可以維持其原狀態繼續進行處理。
再者，藉由時脈頻率之變更，而與系統匯流排之時脈頻率不同的動作頻率之CPU，係使同步化電路介於其間，又，相同的動作頻率之CPU係直接進行信號之收發，藉此可以將因同步化電路之延遲所引起的性能之降低抑制在最小限度。
變更狀態中，係輸出“all req stop done”=『1』，且讀出時脈產生器內之控制暫存器的各CPU之時脈設定值與系統匯流排之時脈設定值。再者，在CPUi與系統匯流排之時脈為相同的情況係設定CNTi=『1』並予以輸出，而在不同的情況係設定CNTi=『0』並予以輸出。然後，等待“clk change done”變為『1』並遷移至閒置狀態。
記載於此的全部之例及條件性用語，係顧及教育性目的之用語，以便助於讀者理解本發明；以及為了技術之進展而由發明人所提供的概念。
又，應解釋為其並未限定於有關具體記載的上述之例及條件；以及顯示本發明之優勢性及劣等性的本說明書中之例的構成。
再者，雖然對本發明之實施例已作詳細說明，但是應解釋為只要在未脫離本發明之精神及範圍內仍能對此施加各式各樣的變更、置換及修正。
1‧‧‧半導體積體電路(LSI)
2‧‧‧系統匯流排(內部匯流排)
3‧‧‧控制電路
4‧‧‧時脈產生器
5‧‧‧DC-DC轉換器

Claims (15)

  1. 一種半導體積體電路，其特徵為具有：系統匯流排，其係以第1時脈進行動作；複數個運算處理裝置，其係連接於前述系統匯流排，且包含以第2時脈進行動作的第1運算處理裝置；以及控制電路，其係控制前述系統匯流排及前述運算處理裝置，前述控制電路係在已確認到並未發生從前述運算處理裝置對前述系統匯流排之存取之後，變更前述第1時脈或前述第2時脈之頻率。
  2. 如申請專利範圍第1項所述之半導體積體電路，其中，各前述運算處理裝置、對應該運算處理裝置而設置的變換電路、及對應該運算處理裝置而設置的監聽電路，係分別設置於運算區塊，各前述運算處理裝置之時脈信號，係對設置有該運算處理裝置之運算區塊中所含的電路提供。
  3. 如申請專利範圍第2項所述之半導體積體電路，其中，前述變換電路係具有：同步化電路，其係在前述運算處理裝置及前述系統匯流排中，使發送側之信號的時脈頻率同步於接收側之信號的時脈頻率；以及選擇器，其係選擇前述發送側之信號、或藉由前述同步化電路而與前述接收側之信號的時脈頻率同步 的信號之其中一個信號。
  4. 如申請專利範圍第3項所述之半導體積體電路，其中，前述選擇器係進行下列運作：在前述運算處理裝置之時脈頻率與前述系統匯流排之時脈頻率不同的情況，選擇藉由前述同步化電路而與前述接收側之信號的時脈頻率同步的信號並予以輸出；在前述運算處理裝置之時脈頻率與前述系統匯流排之時脈頻率相等的情況，選擇前述發送側之信號並予以輸出。
  5. 如申請專利範圍第2項至第4項中任一項所述之半導體積體電路，其中，前述控制電路，係在變更前述第1時脈之頻率時，於確認到來自複數個前述運算處理裝置之全部的存取都未發生之後才執行。
  6. 如申請專利範圍第5項所述之半導體積體電路，其中，前述控制電路，係在已確認到藉由前述監聽電路而檢測出的前述運算處理裝置之全部的存取要求都未發生之後，變更前述系統匯流排之時脈頻率。
  7. 如申請專利範圍第2項至第4項中任一項所述之半導體積體電路，其中，前述控制電路，係在變更前述第2時脈之頻率時，於確認並未發生來自前述第1運算處理裝置的存取之後才執行。
  8. 如申請專利範圍第7項所述之半導體積體電路，其中，前述控制電路，係在已確認到並未發生藉由前述監聽 電路而檢測出之來自前述第1運算處理裝置的存取要求之後，變更前述第1運算處理裝置之時脈頻率。
  9. 如申請專利範圍第2項至第8項中任一項所述之半導體積體電路，其中，各前述變換電路更具有：存取選擇器，其係不按照來自各前述運算處理裝置之存取要求，而是在變更時脈頻率之中，遮斷來自前述運算處理裝置之存取要求。
  10. 如申請專利範圍第1項至第9項中任一項所述之半導體積體電路，其中，前述控制電路，係在複數個前述運算處理裝置中的第2運算處理裝置執行對前述系統匯流排之存取之中，複數個前述運算處理裝置中的第3運算處理裝置變更前述系統匯流排之時脈頻率時，於已確認到前述第2運算處理裝置對前述系統匯流排之存取已完成之後，變更前述系統匯流排之時脈頻率。
  11. 如申請專利範圍第1項至第10項中任一項所述之半導體積體電路，其中，複數個前述運算處理裝置及前述系統匯流排，係分別獨立地被控制電源電壓及時脈頻率。
  12. 一種半導體積體電路之控制方法，係用以控制具有系統匯流排及連接於該系統匯流排之複數個運算處理裝置的半導體積體電路，該控制方法之特徵為：複數個前述運算處理裝置及前述系統匯流排，係分別獨立地被控制電源電壓及時脈頻率，在已確認到並未發生從前述運算處理裝置對前述 系統匯流排之存取之後，變更前述第1時脈或前述第2時脈之頻率。
  13. 一種半導體積體電路之控制方法，係用以控制具有系統匯流排及連接於該系統匯流排之複數個運算處理裝置的半導體積體電路，該控制方法之特徵為：複數個前述運算處理裝置及前述系統匯流排，係分別獨立地被控制電源電壓及時脈頻率，在變更前述運算處理裝置中的第1運算處理裝置之時脈頻率時，於確認並未發生來自該第1運算處理裝置的存取之後才執行。
  14. 如申請專利範圍第12項或第13項所述之半導體積體電路之控制方法，其中，以與前述系統匯流排之時脈頻率相等的時脈頻率進行動作的運算處理裝置，係將該運算處理裝置及前述系統匯流排中的發送側之信號，直接作為接收側之信號來輸出，以與前述系統匯流排之時脈頻率不同的時脈頻率進行動作的運算處理裝置，係使該運算處理裝置及前述系統匯流排中的發送側之信號，同步於接收側之信號的時脈頻率並予以輸出。
  15. 如申請專利範圍第12項至第14項中任一項所述之半導體積體電路之控制方法，其中，複數個前述運算處理裝置中之並未進行對前述系統匯流排之存取的運算處理裝置，係在進行前述時脈頻率之變更的期間，繼續進行在該運算處理裝置執行中之處理。
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