TW201837652A - 半導體裝置及半導體系統 - Google Patents

Abstract

本發明提供一種半導體裝置以及半導體系統。半導體裝置包含：第一控制電路，其控制第一子代時脈源從親代時脈源中接收時脈信號；第一通道管理（CM）電路，其響應於從第一智慧財產權（IP）塊接收的第一時脈請求將第一時脈請求傳輸到第一控制電路；第二控制電路，其控制第二子代時脈源從親代時脈源中接收時脈信號；第二CM電路，其回應於從第二IP塊接收的第四時脈請求將第三時脈請求傳輸到第二控制電路；以及功率管理單元，其將功率控制命令傳輸到第一CM電路和第二CM電路以控制第一IP塊和第二IP塊的功率狀態。第一CM電路和第二電路交換信號以維持主從關係。

Description

半導體裝置及半導體系統

本發明是有關於一種半導體裝置、半導體系統和操作半導體裝置的方法。

系統晶片（System-on-Chip，SOC）可以包含一個或多個智慧財產權塊（intellectual property block，IP塊）、時脈管理單元（clock management unit，CMU）和功率管理單元（power management unit，PMU）。時脈管理單元將時脈信號提供到IP塊中的一個或多個。另外，時脈管理單元停止將時脈信號提供到不再執行的IP塊，由此使得有可能降低使用SoC的系統中的資源的不必要的浪費。

本發明的至少一個示例性實施例提供使用主從關係來執行功率管理的半導體裝置，在所述主從關係中的時脈信號控制是通過硬體管理的。

本發明的至少一個實施例提供使用主從關係來執行功率管理的半導體系統，在所述主從關係中的時脈信號控制是通過硬體管理的。

本發明的至少一個實施例提供使用主從關係來執行功率管理的半導體裝置的操作方法，在所述主從關係中的時脈信號控制是通過硬體管理的。

根據本發明的示例性實施例，半導體裝置包含第一時脈控制電路、第一通道管理電路、第二時脈控制電路、第二通道管理電路和功率管理單元（PMU）。PMU可以通過電路實施。第一時脈控制電路控制第一子代時脈源從親代時脈源中接收時脈信號。第一通道管理電路回應於從第一智慧財產權（IP）塊接收的第一IP塊時脈請求將第一時脈請求傳輸到第一時脈控制電路。第二時脈控制電路控制第二子代時脈源從親代時脈源中接收時脈信號。第二通道管理電路回應於從第二IP塊接收的第二IP塊時脈請求將第二時脈請求傳輸到第二時脈控制電路。功率管理單元將功率控制命令傳輸到第一通道管理電路和第二通道管理電路以控制第一IP塊和第二IP塊的功率狀態。第一通道管理電路將第三時脈請求傳輸到第二通道管理電路，並且第二通道管理電路將第三時脈請求的接收的確認傳輸到第一通道管理電路以維持主從關係。

根據本發明的示例性實施例，提供一種半導體裝置，其包含第一通道管理電路、第二通道管理電路和功率管理單元。第一通道管理電路將時脈信號提供到第一智慧財產權塊（IP塊）。第二通道管理電路從第一通道管理電路中接收時脈請求並且根據時脈請求將時脈信號提供到第二IP塊。功率管理單元（PMU）將功率控制命令傳輸到第一通道管理電路和第二通道管理電路以控制第一IP塊和第二IP塊的功率狀態。

根據本發明的示例性實施例，提供有系統晶片（SoC），其包括上述半導體裝置、第一IP塊和第二IP塊。SoC可進一步包含外部裝置（例如，記憶體裝置、顯示裝置、網路裝置、儲存裝置和輸入/輸出裝置），其中SoC控制外部裝置。

根據本發明的示例性實施例，提供操作半導體裝置的方法，所述方法包含：第一時脈管理電路將時脈請求發射到第二通道管理電路，第一時脈管理電路將時脈信號提供到第一智慧財產權塊（IP塊）；第二時脈管理電路基於時脈請求將時脈信號提供到第二IP塊；第二通道管理電路將時脈請求的接收的確認發射到第一通道管理電路；以及第二時脈管理電路基於從功率管理單元（PMU）電路接收的功率控制命令控制第二IP塊的功率狀態。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是說明根據本發明的示例性實施例的半導體裝置的示意圖。

參考圖1，根據本發明的示例性實施例的半導體裝置1包含時脈管理單元（CMU）100、智慧財產權塊（IP塊）200（IP1）和210（IP2），以及功率管理單元（PMU）300。CMU可以通過電路實施。在示例性實施例中，半導體裝置1被實施為系統晶片（SoC），但是本發明的範圍不限於此。

時脈管理單元100將時脈信號提供到IP塊200和210。雖然圖1中描繪的實施例示出了兩個IP塊，但是本發明不限於此。舉例來說，在替代實施例中，可能存在額外的IP塊或僅僅存在單個IP塊。在此實施例中，時脈管理單元100包含時脈元件120a、120b、120c、120d、120e、120f和120g，通道管理電路130和132，以及時脈管理單元控制器（CMU控制器）110。時脈元件120a、120b、120c、120d、120e、120f和120g產生待提供到IP塊200和210的時脈信號，並且通道管理電路130和132安置在時脈元件120f和120g與IP塊200和210之間以提供時脈管理單元100與IP塊200和210之間的通信通道CH。另外，時脈管理單元控制器110使用時脈元件120a、120b、120c、120d、120e、120f和120g將時脈信號提供到IP塊200和210。

在一個實施例中，時脈元件120a通過鎖相回路（phase-locked loop，PLL）控制器實施。在一個實施例中，PLL控制器從振盪器OSC中接收恒定頻率信號或通過振盪器OSC振盪的變化的頻率信號以及通過PLL輸出的PLL信號，並且基於一定條件輸出兩個接收到的信號中的一個。當元件需要PLL信號時，PLL控制器輸出PLL信號。當元件需要振盪器信號時，PLL控制器輸出振盪器信號。舉例來說，PLL控制器可以使用環形振盪器或晶體振盪器實施。在一個實施例中，時脈元件120b是接收來自第一時脈元件120a的第一時脈信號CLK1和來自外部來源（例如，外部CMU）的第二時脈信號CLK2的時脈多工器單元。

在本發明的示例性實施例中，提供通過通道管理電路130和132提供的通信通道CH以符合ARM公司的低功率介面（Low Power Interface，LPI）、Q通道介面（ARC）或P通道介面，但是本發明的範圍不限於此。舉例來說，可以提供符合根據各種目的所定義的任意通信協定的通信通道CH。

時脈元件120a、120b、120c、120d、120e、120f和120g中的每一個包含時脈源124a、124b、124c、124d、124e、124f和124g，以及控制時脈源124a、124b、124c、124d、124e、124f和124g中的每一個的時脈控制電路（Clock control Circuit，CC）122a、122b、122c、122d、122e、122f和122g。時脈源（Clock control Source，CS）124a、124b、124c、124d、124e、124f和124g（例如）可以包含多工電路（multiplexing circuit，MUX電路）、時脈劃分電路、較短停止電路或時脈門控電路。MUX電路可用於接收多個時脈信號作為輸入，並且選擇接收到的時脈信號中的一個作為輸出。時脈劃分電路可用於通過值來劃分輸入時脈信號以產生經劃分的時脈信號。值作為一個實例可以為整數。時脈劃分電路可用於改變輸入時脈信號的頻率。在一個實施例中，短路停止電路暫時將時脈信號設置為一個邏輯層級（例如，通常的較低層級）。舉例來說，通過短路停止電路輸出的時脈信號將包含具有來自輸入時脈信號的脈衝的第一週期、不具有脈衝（例如，恒定較低層級）的第二週期以及隨後具有來自輸入時脈信號的脈衝的第三週期。第二週期的長度可以基於應用而不同。

時脈元件120a、120b、120c、120d、120e、120f和120g形成彼此之間的親子關係。在本實施例中，時脈元件120a是時脈元件120b的親代，並且時脈元件120b是時脈元件120a的子代和時脈元件120c的親代。並且，時脈元件120e是兩個時脈元件120f和120g的親代，並且時脈元件120f和120g是時脈元件120e的子代。安置於最接近鎖相環路（PLL）的時脈元件120a可被稱為根時脈元件，並且安置於最接近IP塊200和210的時脈元件120f和120g可被稱為葉時脈元件。此類親子關係還必然基於時脈元件120a、120b、120c、120d、120e、120f和120g之間的親子關係在時脈控制電路122a、122b、122c、122d、122e、122f和122g之間形成以及在時脈源124a、124b、124c、124d、124e、124f和124g之間形成。

時脈控制電路122b、122c、122d、122e、122f和122g將時脈請求（REQ）信號傳輸到親代時脈控制電路。時脈控制電路122a、122b、122c和122d從子代時脈控制電路中接收REQ信號。時脈控制電路122e從兩個子代時脈控制電路（即，時脈控制電路122f和時脈控制電路122g）中的每一個中接收REQ信號。時脈控制電路122f和122g相應地從通道管理電路130和132中接收REQ信號。時脈控制電路122a、122b、122c和122d將確認（ACK）信號傳輸到子代時脈控制電路。時脈控制電路122b、122c、122d和122e從親代時脈控制電路中接收ACK信號。時脈控制電路122e將第一ACK信號傳輸到時脈控制電路122f，並且將第二ACK信號傳輸到時脈控制電路122g。時脈控制電路122f和時脈控制電路122g相應地將ACK信號傳輸到通道管理電路130和132。時脈源124a、124b、124c、124d、124e、124f和124g將時脈信號提供到IP塊200和210。

舉例來說，如果IP塊200並不需要時脈信號（例如，如果IP塊200需要在休眠狀態中），那麼時脈管理單元100停止將時脈信號提供到IP塊200。

在示例性實施例中，通道管理電路130在時脈管理單元100或時脈管理單元控制器110的控制下將第一信號傳輸到IP塊200，這指示停止將時脈信號提供到IP塊200。在接收第一信號之後，IP塊200將第二信號傳輸到通道管理電路130，這指示可以立刻停止時脈信號或在特定事件之後停止時脈信號。舉例來說，第二信號可以指示可在完成通過IP塊200處理的工作（例如，命令、程式等）之後停止時脈信號。在從IP塊200中接收第二信號之後，通道管理電路130請求對應於它的親代的時脈元件120f停止提供時脈信號。舉例來說，通道管理電路130可以通過將REQ信號發送到時脈元件120f來做出這一請求。

作為一個實例，如果通過通道管理電路130提供的通信通道CH符合Q通道介面，那麼通道管理電路130將具有第一邏輯值（例如，邏輯低，在下文中通過L指示）的QREQn信號作為第一信號傳輸到IP塊200。之後，通道管理電路130從IP塊200中接收（例如）具有第一邏輯值的QACCEPTn信號作為第二信號，且隨後將（例如）具有第一邏輯值的時脈請求（REQ）傳輸到時脈元件120f。在此情況下，具有第一邏輯值的時脈請求（REQ）是指“時脈供應停止請求”。

在從通道管理電路130中接收具有第一邏輯值的時脈請求（REQ）（例如，時脈供應停止請求）之後，時脈控制電路122f停用時脈源124f（例如，時脈門控電路）以停止時脈信號的供應，並且因此IP塊200可以進入休眠模式。在此過程中，時脈控制電路122f可以向通道管理電路130提供具有第一邏輯值的ACK信號。應注意，儘管在傳輸具有第一邏輯值的時脈供應停止請求之後通道管理電路130接收具有第一邏輯值的ACK信號，但是並不確保從時脈源124f中停止時脈供應。然而，上述ACK信號意味著時脈控制電路122f認識到作為通道管理電路130的親代的時脈元件120f並不需要另外提供時脈信號到通道管理電路130。

在示例性實施例中，時脈元件120f的時脈控制電路122f將具有第一邏輯值的時脈請求（REQ）傳輸到對應於它的親代的時脈元件120e的時脈控制電路122e。如果IP塊210也並不需要時脈信號（例如，當時脈控制電路122e從時脈控制電路122g中接收時脈停止請求時），那麼時脈控制電路122e停用時脈源124e（例如，時脈劃分電路）以停止時脈信號的供應。因此，IP塊200和210可以進入休眠模式。舉例來說，在此實施例中，時脈源124f並不停止時脈信號的供應直至它從子代時脈控制電路122f和122g兩者中接收到具有第一邏輯值的ACK信號。

此類操作可以類似地在其它時脈控制電路122a、122b、122c和122d上執行。

在示例性實施例中，儘管時脈元件120f的時脈控制電路122f將具有第一邏輯值的時脈請求（REQ）信號傳輸到對應於它的親代的時脈元件120e的時脈控制電路122e，但是如果IP塊210在運行狀態中，那麼時脈控制電路122e並不停用時脈源124e。之後，僅當IP塊210不再需要時脈信號時，時脈控制電路122e停用時脈源124e，並且將具有第一邏輯值的時脈請求（REQ）傳輸到對應於它的親代的時脈控制電路120d。也就是說，僅當接收來自對應于子代的時脈控制電路122f和122g兩者的時脈供應停止請求時，時脈控制電路122e停用時脈源124e。

在示例性實施例中，當在IP塊200和210的休眠狀態期間停用所有時脈源124a、124b、124c、124d、124e和124f且隨後IP塊200進入運行狀態時，時脈管理單元100恢復將時脈信號提供到IP塊200和210。

通道管理電路130將具有第二邏輯值（例如，邏輯高，在下文中通過H指示）的時脈請求（REQ）信號傳輸到對應於它的親代的時脈元件120f的時脈控制電路122f，並且等待來自時脈控制電路122f的確認（ACK）。此處，具有第二邏輯值的時脈請求（REQ）是指“時脈供應請求”，並且時脈供給請求的確認（ACK）信號意味著時脈供應已經從時脈源124f中恢復。在一個實施例中，時脈控制電路122f並不立刻啟用時脈源124f（例如，時脈門控電路）並且等待來自親代的時脈信號的供應。在一個實施例中，時脈控制電路122f等待直至它在啟用時脈源124f之前從親代中接收ACK信號。

接下來，時脈控制電路122f將具有第二邏輯值（例如，時脈供應請求）的時脈請求（REQ）傳輸到對應於它的親代的時脈控制電路122e，並且等待來自時脈控制電路122e的確認（ACK）。此類操作可以類似地在時脈控制電路122a、122b、122c和122d上執行。

時脈控制電路122a啟用時脈源124a（例如，多工電路）並且將確認（ACK）信號傳輸到時脈控制電路122b，所述時脈控制電路122a是已經從時脈控制電路122b中接收具有第二邏輯值的時脈請求（REQ）的根時脈元件。當時脈源124b、124c、124d、124d和124e以此方式依序啟用時，時脈控制電路122e將指示時脈供應已經從時脈源124e中恢復的確認（ACK）信號傳輸到時脈控制電路122f。

在接收確認（ACK）信號之後，時脈控制電路122f啟用時脈源124f、將時脈信號提供到IP塊200並且將確認（ACK）信號提供到通道管理電路130。

以此方式，時脈控制電路122a、122b、122c、122d、122e、122f和122g通過在親代與子代之間交換時脈請求（REQ）信號和確認（ACK）信號以全握手（例如，同步握手）的方式操作。因此，時脈控制電路122a、122b、122c、122d、122e、122f和122g以硬體方式控制時脈源124a、124b、124c、124d、124e、124f和124g，並且控制提供到IP塊200和210的時脈信號。

時脈控制電路122a、122b、122c、122d、122e、122f和122g可以獨立地操作以傳輸時脈請求（REQ）信號到親代或控制時脈源124a、124b、124c、124d、124e、124f和124g，並且可以在時脈管理單元控制器110的控制下操作。在本發明的示例性實施例中，時脈控制電路122a、122b、122c、122d、122e、122f和122g包含有限狀態機（finite state machine，FSM），所述有限狀態機基於在親代與子代之間交換的時脈請求（REQ）信號控制時脈源124a、124b、124c、124d、124e、124f和124g中的每一個。

圖2是說明根據本發明的示例性實施例的半導體裝置的示意圖。

參考圖2，在根據本發明的實施例的半導體裝置1中，功率管理單元300將功率控制命令（power control command，CMD）傳輸到時脈管理單元110，以便執行IP塊200和210的功率控制操作並且控制IP塊200和210的功率狀態。在本發明的示例性實施例中，功率控制命令CMD包含斷電命令（D_REQ）以指導IP塊200和210進入休眠模式。在一個實施例中，IP塊200和210在休眠模式中使用較少功率，並且在正常模式中使用較多功率。舉例來說，在休眠模式期間，IP塊可以執行與在正常模式中相比更少數量的功能。

在本發明的示例性實施例中，IP塊200和IP塊210具有主從關係。在一個實施例中，IP塊200是主要裝置，並且IP塊210是從屬裝置。在此情況下，僅當IP塊200（例如，主要）在休眠模式中時IP塊210（即，從屬）進入休眠模式，並且僅在IP塊210蘇醒之後IP塊200蘇醒（例如，退出休眠模式）。下文中，將參考圖3到圖5更詳細地描述基於此類主從關係的IP塊200的通道管理電路130和IP塊210的通道管理電路132的操作。

在接收來自功率管理單元300的功率控制命令CMD之後，時脈管理單元控制器110基於功率控制命令CMD控制通道管理電路130和132，並且其後時脈管理單元控制器110將確認（ACK）信號傳輸到功率管理單元300。

在示例性實施例中，時脈管理單元控制器110將斷電命令（D_REQ）傳輸到負責與主要IP塊200的通信通道的通道管理電路130和負責與從屬IP塊210的通信通道的通道管理電路132。在接收斷電命令（D_REQ）之後，通道管理電路130和132設置QREQn的值為L，所述值與從IP塊200和210接收的QACTIVE的值無關。通道管理電路130和132通過檢查QACCEPTn的值變為L知曉IP塊200和210是否已經進入休眠模式。在一個實施例中，斷電命令（D_REQ）與蘇醒命令相比具有較高優先順序，所述蘇醒命令使得IP塊200和210進入蘇醒模式（即，離開休眠模式）。

在通道管理電路130和132根據斷電命令（D_REQ）完成操作之後，僅通道管理電路130將斷電命令（D_REQ）的確認（D_ACK）信號傳輸到時脈管理單元控制器110。

負責與主要IP塊200的通信通道的通道管理電路130和負責與從屬IP塊210的通信通道的通道管理電路132交換時脈請求（CLK_REQ）信號和確認（CLK_ACK）信號以形成主從關係。

圖3是說明根據本發明的示例性實施例的半導體裝置的示例性操作的示意圖。

參考圖3，通道管理電路130和132具有運行狀態（Q_RUN）、休眠模式進入狀態（Q_CLK_REQ）、休眠狀態（Q_STOPPED）和休眠模式退出狀態（Q_EXIT）。

當滿足使得IP塊200和210退出運行狀態（Q_RUN）的閒置條件時，通道管理電路130和132轉換成休眠模式進入狀態（Q_CLK_REQ）以設置QREQn的值為L。之後，在檢查從IP塊200和210接收的QACCEPTn的值變為L之後，通道管理電路130和132轉換成休眠狀態（Q_STOPPED）。

接下來，當滿足用於喚醒IP塊200和210的喚醒條件時，通道管理電路130和132轉換成休眠模式退出狀態（Q_EXIT）以設置QREQn的值為H，並且隨後，在檢查從IP塊200和210接收的QACCEPTn的值變為H之後，通道管理電路130和132轉換成運行狀態（Q_RUN）。

應注意，因為通道管理電路130負責與主要IP塊200的通信通道並且通道管理電路132負責與從屬IP塊210的通信通道，所以通道管理電路130和通道管理電路132也具有主從關係。因此，可能出現以下限制。

在示例性實施例中，僅當通道管理電路130轉換成休眠狀態（Q_STOPPED）時，通道管理電路130將指示時脈信號的供給將停止的信號（CLK_REQ=L）提供到通道管理電路132。在一個實施例中，當通道管理電路130連續生成時脈請求（CLK_REQ=H）並且滿足閒置條件時，通道管理電路132並不轉換成休眠模式進入狀態（Q_CLK_REQ）。因此，為了將通道管理電路132轉換成休眠模式進入狀態（Q_CLK_REQ），使得IP塊210進入休眠模式的閒置條件需要得到滿足，並且同時，有必要從通道管理電路130中接收指示停止時脈信號的信號（CLK_REQ=L）。舉例來說，僅當主要IP塊200已經在休眠模式中時，從屬IP塊210進入休眠模式。

在示例性實施例中，通道管理電路132在從通道管理電路130中接收CLK_REQ=L之後將CLK_ACK=L發送到通道管理電路130。在此實施例中，通道管理電路132並不指導主要IP塊200休眠直至它從通道管理電路132中接收指示從屬IP塊210已經被指導進行休眠的確認（例如，CLK_ACK=L）。

另外，當在休眠狀態（Q_STOPPED）中的通道管理電路130滿足喚醒條件時，通道管理電路130將時脈請求（CLK_REQ=H）發送到通道管理電路132，並且僅在從通道管理電路132中接收時脈請求（CLK_REQ=H）的確認（CLK_ACK=H）之後通道管理電路130轉換成休眠模式退出狀態（Q_EXIT）。當通道管理電路132在休眠狀態（Q_STOPPED）中時，即使當並不滿足喚醒條件時，如果從通道管理電路130中接收到時脈請求（CLK_REQ=H），那麼通道管理電路132立刻轉換成休眠模式退出狀態（Q_EXIT）並且將確認（CLK_ACK=H）傳輸到通道管理電路130。舉例來說，僅在從屬IP塊210蘇醒之後主要IP塊200蘇醒。

圖4是說明根據本發明的示例性實施例的半導體裝置的示例性操作的示意圖，並且圖5是說明根據本發明的示例性實施例的半導體裝置的示例性操作的示意圖。

參考圖4，在本發明的示例性實施例中，當IP塊包含多個主要IP塊和單個從屬IP塊時，包含負責與從屬IP塊的通信通道的通道管理電路410的第一電路從負責與多個主要IP塊的通信通道的通道管理電路400、402和404中接收多個時脈請求（CLK_REQ1、CLK_REQ2和CLK_REQ3）。舉例來說，第一電路可以包含或閘和通道管理電路410

在此實施例中，第一電路接收多個時脈請求（CLK_REQ1、CLK_REQ2和CLK_REQ3）並且在多個時脈請求（CLK_REQ1、CLK_REQ2和CLK_REQ3）上執行或邏輯操作以產生單個時脈請求（OR_CLK_REQ）。換句話說，當多個主要IP中的僅一者生成時脈請求時，需要喚醒從屬IP。舉例來說，如果CLK_REQ1具有邏輯H，那麼即使CLK_REQ2和CLK_REQ3是邏輯L，由於它們與彼此為或邏輯，所以通道管理電路410將結果解譯為需要喚醒從屬IP。

參考圖5，在本發明的示例性實施例中，如果IP塊包含單個主要IP塊和多個從屬IP塊，那麼包含負責與主要IP塊的通信通道的通道管理電路400的第二電路從負責與多個從屬IP塊的通信通道的通道管理電路410、412和414中接收多個確認（CLK_ACK1、CLK_ACK2和CLK_ACK3）。舉例來說，第二電路可以包含和門以及通道管理電路400。

在此實施例中，第二電路接收多個確認（CLK_ACK1、CLK_ACK2和CLK_ACK3）並且在多個確認（CLK_ACK1、CLK_ACK2和CLK_ACK3）上執行和邏輯操作以產生單個確認（AND_CLK_ACK）。舉例來說，僅當喚醒所有多個從屬IP時喚醒主要IP。舉例來說，如果CLK_ACK1、CLK_ACK2和CLK_ACK中的任何一個為邏輯L，那麼由於它們與彼此為和邏輯，所以通道管理電路410將結果解譯為並不需要喚醒主要IP。

圖6是說明根據本發明的示例性實施例的半導體裝置的示例性操作的時序圖。

參考圖6，在在T1處在運行狀態（IP1=H）中的主要IP塊200在T2處開始進入休眠模式，並且在T3處轉換成休眠狀態（IP1=L）。因此，主要IP塊200的通道管理電路130將指示停止時脈供應的信號（CLK_REQ=L）提供到從屬IP塊210的通道管理電路132，由此誘發從屬IP塊210進入休眠模式。

因此，從屬IP塊210在T4處開始進入休眠模式，並且在T7處轉換成休眠狀態（IP2=L）。如上文所述，為了稍後喚醒主要IP塊200，需要首先喚醒從屬IP塊210。

然而，當在T6處從時脈管理單元控制器110中接收斷電命令（D_REQ）時，雖然從屬IP塊210在T4到T7的間隔中進入休眠模式，但是由於斷電命令（D_REQ）的優先順序高於從主要IP塊200接收的蘇醒命令（例如，時脈請求（CLK_REQ=H）），所以在T6之後，從屬IP塊210的通道管理電路132忽略從主要IP塊200的通道管理電路130接收的時脈請求（CLK_REQ）。

因此，當主要IP塊200在T5處滿足喚醒條件並且等待具有為H的QACTIVE值的從屬IP塊210的蘇醒時，由於從屬IP塊210的通道管理電路132忽略了從主要IP塊200的通道管理電路130接收的時脈請求（CLK_REQ），可能出現並不喚醒主要IP塊200和從屬IP塊210中的兩者的鎖死。

圖7和圖8是說明根據本發明的示例性實施例的半導體裝置的示意圖。

參考圖7和圖8，為了防止在根據本發明的示例性實施例的半導體裝置中參考圖6所描述的鎖死的出現，主要IP塊200的通道管理電路130將授權信號（GRANT_D_REQ）傳輸到從屬IP塊210的通道管理電路132。授權信號（GRANT_D_REQ）是考慮主從關係的基於功率控制命令（例如，斷電命令（D_REQ））確定是否操作通道管理電路132的信號。

在示例性實施例中，基於從時脈管理單元控制器110接收的斷電命令（D_REQ）匯出的信號和從主要IP塊200的通道管理電路130接收的授權信號（S_D_REQ），從屬IP塊210的通道管理電路132執行斷電操作。舉例來說，通道管理電路132可以包含圖8中所示的接收D_REQ和GRANT_D_REQ的和門，並且在D_REQ和GRANT_D_REQ上執行和邏輯操作以獲取授權信號（S_D_REQ）。

因此，在其中從屬IP塊210從時脈管理單元控制器110中接收斷電命令（D_REQ）但是需要喚醒主要IP塊200的情況中，從屬IP塊210蘇醒。在示例性實施例中，當其中主要IP塊200可以執行斷電操作的狀態被傳輸至從屬IP塊210作為授權信號（GRANT_D_REQ）時，通過確保主要IP塊200沒有蘇醒使得從屬IP塊210經受斷電。

當已經完成IP塊200和210的斷電時，僅通道管理電路130傳輸斷電命令（D_REQ）的確認（D_ACK）到時脈管理單元控制器110。

圖9是說明根據本發明的示例性實施例的半導體裝置的示例性操作的時序圖。

參考圖9，在T1處的運行狀態（IP1=H）中的主要IP塊200在T2處開始進入休眠模式，並且在T3處轉換成休眠狀態（IP1=L）。因此，主要IP塊200的通道管理電路130將指示停止時脈供應的信號（CLK_REQ=L）提供到從屬IP塊210的通道管理電路132，由此誘發從屬IP塊210進入休眠模式。

因此，從屬IP塊210在T4處開始進入休眠模式並且在T7處轉換成休眠狀態（IP2=L）。如上文所述，為了稍後喚醒主要IP塊200，需要首先喚醒從屬IP塊210。

當在T6處從時脈管理單元控制器110中接收斷電命令（D_REQ）時，雖然從屬IP塊210在T4到T7的間隔中進入休眠模式，但是斷電命令（D_REQ）的優先順序高於從主要IP塊200接收的蘇醒命令（例如，時脈請求（CLK_REQ=H））。然而，由於通道管理電路130並不將授權信號（GRANT_D_REQ）傳輸到通道管理電路130，所以在T6之後，從屬IP塊210的通道管理電路132並不忽略從主要IP塊200的通道管理電路130接收的時脈請求（CLK_REQ）。

因此，當主要IP塊200在T5處滿足喚醒條件並且等待具有為H的QACTIVE值的從屬IP塊210的蘇醒時，基於從主要IP塊200的通道管理電路130接收的時脈請求（CLK_REQ），從屬IP塊210的通道管理電路132在T9到T10的間隔中蘇醒。

之後，在通道管理電路130中，在T11處授權信號（GRANT_D_REQ）被傳輸至通道管理電路132之後，執行從屬IP塊210的斷電操作。

圖10和圖11是說明根據本發明的示例性實施例的半導體裝置的示意圖。

參考圖10和圖11，為了防止在根據本發明的示例性實施例的半導體裝置中參考圖6所描述的鎖死的出現，從屬IP塊210的通道管理電路132接收從主要IP塊200中傳輸到通道管理電路130的QACTIVE信號（第一有源信號）。

本實施例是基於主從關係的，在所述主從關係中在喚醒主要IP塊200之前首先需要喚醒的從屬IP塊210的限制是寬鬆的。因此，通道管理電路130和132中的每一個從時脈管理單元控制器110中接收斷電命令（D_REQ1和D_REQ2），並且在已經執行斷電之後將確認（D_ACK1和D_ACK2）傳輸到時脈管理單元110。

在示例性實施例中，基於從主要IP塊200傳輸到通道管理電路130的QACTIVE信號（第一有源信號）和從從屬IP塊210接收的QACTIVE信號（第二有源信號），從屬IP塊210的通道管理電路132執行斷電操作。舉例來說，通道管理電路基於信號（S_QACTIVE）執行斷電操作，所述信號（S_QACTIVE）是通過在從主要IP塊200傳輸到通道管理電路130的QACTIVE信號（第一有源信號）和從從屬IP塊210接收的QACTIVE信號（第二有源信號）上執行或邏輯操作獲取的。舉例來說，通道管理電路132可以包含圖11中所示的執行或操作的或閘。

因此，在其中從屬IP塊210從時脈管理單元控制器110中接收斷電命令（D_REQ）但是需要喚醒主要IP塊200的情況中，從屬IP塊蘇醒。

圖12是說明根據本發明的示例性實施例的半導體裝置的示意圖。

圖12不同於圖7之處在於，功率管理單元300直接地將斷電命令（D_REQ）傳輸到通道管理電路130和132，以便執行IP塊200和210的功率控制操作並且控制IP塊200和210的功率狀態。

因此，基於從功率管理單元300接收的斷電命令（D_REQ）和從主要IP塊200的通道管理電路130接收的授權信號（GRANT_D_REQ），從屬IP塊210的通道管理電路132執行斷電操作。舉例來說，基於通過在從功率管理單元300接收的斷電命令（D_REQ）上執行和邏輯操作所獲取的信號（S_D_REQ）和從主要IP塊200的通道管理電路130接收的授權信號（GRANT_D_REQ），通道管理電路執行斷電操作。

因此，在其中從屬IP塊210從功率管理單元300中接收斷電命令（D_REQ）但是需要喚醒主要IP塊200的情況中，從屬IP塊210蘇醒。在示例性實施例中，當其中主要IP塊200可以執行斷電操作的狀態被傳輸至從屬IP塊210作為授權信號（GRANT_D_REQ）時，通過確保主要IP塊200沒有蘇醒而執行從屬IP塊210的斷電。

當已經完成IP塊200和210的斷電時，僅通道管理電路130傳輸斷電命令（D_REQ）的確認（D_ACK）到功率管理單元300。

圖13是說明根據本發明的示例性實施例的半導體裝置的示意圖。

圖13不同於圖10之處在於，電源管理單元300直接地將斷電命令（D_REQ）傳輸到通道管理電路130和132，以便執行IP塊200和210的功率控制操作並且控制IP塊200和210的功率狀態。

通道管理電路130和132中的每一個從功率管理單元300中接收斷電命令（D_REQ1和D_REQ2），並且在已經執行斷電之後將確認（D_ACk1和D_ACK2）傳輸到功率管理單元300。

基於從主要IP塊200傳輸到通道管理電路130的QACTIVE信號（第一有源信號）和從從屬IP塊210接收的QACTIVE信號（第二有源信號），從屬IP塊210的通道管理電路132執行斷電操作。舉例來說，通道管理電路132基於信號（S_QACTIVE）執行斷電操作，所述信號（S_QACTIVE）是通過在從主要IP塊200傳輸到通道管理電路130的QACTIVE信號（第一有源信號）和從從屬IP塊210接收的QACTIVE信號（第二有源信號）上執行或邏輯操作獲取的。

因此，在其中從屬IP塊210從時脈管理單元控制器110中接收斷電命令（D_REQ）但是需要喚醒主要IP塊200的情況中，從屬IP塊蘇醒。

圖14是半導體系統的框圖，對於所述半導體系統來說根據本發明的一些實施例的半導體裝置和半導體裝置的操作方法是適用的。

參考圖14，半導體系統包含半導體裝置（SoC）1、處理器10、記憶體裝置20、顯示裝置30、網路裝置40、儲存裝置50和輸入/輸出裝置60。半導體裝置（SoC）1、處理器10、記憶體裝置20、顯示裝置30、網路裝置40、儲存裝置50和輸入/輸出裝置60可以通過匯流排70彼此發射和接收資料。

在本發明在各種實施例中所描述的半導體裝置（SoC）1內部的IP塊包含控制記憶體裝置20的記憶體控制器、控制顯示裝置30的顯示控制器、控制網路裝置40的網路控制器、控制儲存裝置50的儲存控制器和控制輸入輸出裝置60的輸入輸出控制器中的至少一個。半導體系統可進一步包含控制這些裝置的額外的處理器10。

圖15到圖17是示例性半導體系統，對於所述半導體系統來說根據本發明的一些實施例的半導體裝置和半導體裝置的操作方法是適用的。

圖15是說明平板個人電腦（PC）1200的圖式，圖16是說明膝上型電腦1300的圖式，並且圖17說明智慧型電話1400。根據本發明的各種實施例的半導體裝置可用於平板PC 1200、膝上型電腦1300或智慧型電話1400內。然而，由於半導體裝置還可以用於未示出的各種其它裝置和積體電路裝置內，所以本發明不限於此。

在本發明的一些實施例中，半導體系統可以被提供為電腦、例如超級移動PC（ultra mobile PC，UMPC）、工作站、上網本、個人數位助理（personal digital assistants，PDA）、可擕式電腦、無線電話、行動電話、電子圖書閱讀器、可擕式多媒體播放機（portable multimedia player，PMP）、可擕式遊戲機、導航裝置、黑匣子、數碼相機、三維電視、數位音訊記錄器、數位音訊播放機、數位圖片記錄器、數位圖片播放機、數位錄影機或數位視訊播放機。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

1‧‧‧系統晶片；

10‧‧‧處理器；

20‧‧‧記憶體裝置；

30‧‧‧顯示裝置；

40‧‧‧網路裝置；

50‧‧‧儲存裝置；

60‧‧‧輸入/輸出裝置；

70‧‧‧匯流排；

100‧‧‧時脈管理單元；

110‧‧‧CMU控制器；

120a‧‧‧時脈元件；

120b‧‧‧時脈元件；

120c‧‧‧時脈元件；

120d‧‧‧時脈元件；

120e‧‧‧時脈元件；

120f‧‧‧時脈元件；

120g‧‧‧時脈元件；

122a‧‧‧時脈控制電路；

122b‧‧‧時脈控制電路；

122c‧‧‧時脈控制電路；

122d‧‧‧時脈控制電路；

122e‧‧‧時脈控制電路；

122f‧‧‧時脈控制電路；

122g‧‧‧時脈控制電路；

124a‧‧‧時脈源；

124b‧‧‧時脈源；

124c‧‧‧時脈源；

124d‧‧‧時脈源；

124e‧‧‧時脈源；

124f‧‧‧時脈源；

124g‧‧‧時脈源；

130‧‧‧通道管理電路；

132‧‧‧通道管理電路；

200‧‧‧智慧財產權塊；

210‧‧‧智慧財產權塊；

300‧‧‧功率管理單元；

400‧‧‧通道管理電路；

402‧‧‧通道管理電路；

404‧‧‧通道管理電路；

410‧‧‧通道管理電路；

412‧‧‧通道管理電路；

414‧‧‧通道管理電路；

1200‧‧‧平板個人電腦；

1300‧‧‧膝上型電腦；

1400‧‧‧智慧型電話；

OSC‧‧‧振盪器；

PLL‧‧‧鎖相回路；

CC‧‧‧時脈控制電路；

CS‧‧‧時脈源；

REQ‧‧‧時脈請求；

ACK‧‧‧時脈請求的確認；

CLK‧‧‧時脈信號；

CLK1‧‧‧第一時脈信號；

CLK2‧‧‧第二時脈信號；

CM‧‧‧通道管理電路；

PMU‧‧‧功率管理單元；

CMD‧‧‧功率控制命令；

D_REQ、D_REQ1、D_REQ2‧‧‧斷電命令；

D_ACK、D_ACK1、D_ACK2‧‧‧斷電命令的確認；

CLK_REQ、CLK_REQ1、CLK_REQ2、CLK_REQ3、OR_CLK_REQ‧‧‧時脈請求；

CLK_ACK、CLK_ACK1、CLK_ACK2、CLK_ACK3、AND_CLK_ACK‧‧‧時脈請求的確認；

QREQn、QACCEPTn、QACTIVE‧‧‧信號；

Q_RUN‧‧‧運行狀態；

Q_CLK_REQ‧‧‧休眠模式進入狀態；

Q_STOPPED‧‧‧休眠狀態；

Q_EXIT‧‧‧休眠模式退出狀態；

T1~T16‧‧‧時間點；

GRANT_D_REQ‧‧‧授權信號；

S_D_REQ‧‧‧信號/授權信號；

S_QACTIVE‧‧‧信號。

圖1是說明根據本發明的示例性實施例的半導體裝置的示意圖。 圖2是說明根據本發明的示例性實施例的半導體裝置的示意圖。 圖3是說明根據本發明的示例性實施例的半導體裝置的示例性操作的示意圖。 圖4是說明根據本發明的示例性實施例的半導體裝置的示例性操作的示意圖。 圖5是說明根據本發明的示例性實施例的半導體裝置的示例性操作的示意圖。 圖6是說明根據本發明的示例性實施例的半導體裝置的示例性操作的時序圖。 圖7和圖8是說明根據本發明的示例性實施例的半導體裝置的示意圖。 圖9是說明根據本發明的示例性實施例的半導體裝置的示例性操作的時序圖。 圖10和圖11是說明根據本發明的示例性實施例的半導體裝置的示意圖。 圖12是說明根據本發明的示例性實施例的半導體裝置的示意圖。 圖13是說明根據本發明的示例性實施例的半導體裝置的示意圖。 圖14是半導體系統的框圖，對於所述半導體系統來說根據本發明的至少一個實施例的半導體裝置和半導體裝置的操作方法是適用的。 圖15到圖17是示例性半導體系統，對於所述半導體系統來說根據本發明的一些實施例的半導體裝置和半導體裝置的操作方法是適用的。

Claims (20)

1. 一種半導體裝置，其包括： 第一時脈控制電路，其控制第一子代時脈源從親代時脈源中接收時脈信號； 第一通道管理電路，其回應於從第一智慧財產權塊接收的第一智慧財產權塊時脈請求將第一時脈請求傳輸到所述第一時脈控制電路； 第二時脈控制電路，其控制第二子代時脈源從所述親代時脈源中接收所述時脈信號； 第二通道管理電路，其回應於從第二智慧財產權塊接收的第二智慧財產權塊時脈請求將第二時脈請求傳輸到所述第二時脈控制電路； 功率管理單元，其將功率控制命令傳輸到所述第一通道管理電路以及所述第二通道管理電路以控制所述第一智慧財產權塊以及所述第二智慧財產權塊的功率狀態， 其中所述第一通道管理電路將第三時脈請求傳輸到所述第二通道管理電路，並且所述第二通道管理電路將所述第三時脈請求的接收的確認傳輸到所述第一通道管理電路以維持主從關係。
2. 如申請專利範圍第1項所述的半導體裝置，其中所述第一通道管理電路將授權信號傳輸到所述第二通道管理電路並且所述第二通道管理電路基於所述功率控制命令以及所述授權信號操作。
3. 如申請專利範圍第2項所述的半導體裝置，其中所述第二通道管理電路基於通過在所述功率控制命令以及所述授權信號上執行和邏輯操作所獲取的結果信號來控制所述第二智慧財產權塊的所述功率狀態。
4. 如申請專利範圍第2項所述的半導體裝置，其中所述第一通道管理電路將所述功率控制命令的接收的確認傳輸到所述功率管理單元。
5. 如申請專利範圍第1項所述的半導體裝置，其中所述第二通道管理電路接收通過所述第一智慧財產權塊傳輸到所述第一通道管理電路的第一有源信號，其中所述第一有源信號指示所述第一智慧財產權塊是否已經蘇醒。
6. 如申請專利範圍第5項所述的半導體裝置，其中所述第二通道管理電路基於通過在所述第一有源信號以及通過所述第二智慧財產權塊傳輸到所述第二通道管理電路的第二有源信號上執行或邏輯操作所獲取的結果信號來控制所述第二智慧財產權塊的所述功率狀態，其中所述第二有源信號指示所述第二智慧財產權塊是否已經蘇醒。
7. 如申請專利範圍第5項所述的半導體裝置，其中所述第一通道管理電路以及所述第二通道管理電路將所述功率控制命令的接收的確認傳輸到所述功率管理單元。
8. 如申請專利範圍第1項所述的半導體裝置，其中所述第一智慧財產權塊是主要裝置，並且所述第二智慧財產權塊是從屬裝置。
9. 如申請專利範圍第8項所述的半導體裝置，其中僅當所述第一智慧財產權塊已經在睡眠模式中時所述第二智慧財產權塊進入睡眠模式，並且 僅在所述第二智慧財產權塊已經蘇醒之後第一智慧財產權塊蘇醒。
10. 如申請專利範圍第1項所述的半導體裝置，其中所述功率管理單元將所述功率控制命令傳輸到時脈管理單元控制器，並且 所述時脈管理單元控制器基於所述功率控制命令控制所述第一通道管理電路或所述第二通道管理電路並且隨後將所述功率控制命令的接收的確認傳輸到所述功率管理單元。
11. 一種半導體裝置，其包括： 第一通道管理電路，其將時脈信號提供到第一智慧財產權塊； 第二通道管理電路，其從所述第一通道管理電路中接收時脈請求並且根據所述時脈請求將時脈信號提供到所述第二智慧財產權塊；以及 功率管理單元，其將功率控制命令傳輸到所述第一通道管理電路以及所述第二通道管理電路以控制所述第一智慧財產權塊以及所述第二智慧財產權塊的功率狀態。
12. 如申請專利範圍第11項所述的半導體裝置，其中所述第二通道管理電路將所述時脈請求的接收的確認傳輸到所述第一通道管理電路。
13. 如申請專利範圍第11項所述的半導體裝置，其中所述第一通道管理電路將授權信號傳輸到所述第二通道管理電路並且所述第二通道管理電路基於所述功率控制命令以及所述授權信號操作。
14. 如申請專利範圍第13項所述的半導體裝置，其中所述第二通道管理電路基於通過在所述功率控制命令以及所述授權信號上執行和邏輯操作所獲取的結果信號來控制所述第二智慧財產權塊的所述功率狀態。
15. 如申請專利範圍第13項所述的半導體裝置，其中所述第一通道管理電路將所述功率控制命令的接收的確認傳輸到所述功率管理單元。
16. 如申請專利範圍第11項所述的半導體裝置，其中所述第二通道管理電路接收通過所述第一IP塊傳輸到所述第一通道管理電路的第一有源信號，其中所述第一有源信號指示所述第一智慧財產權塊是否已經蘇醒。
17. 如申請專利範圍第11項所述的半導體裝置，其中所述功率管理單元將所述功率控制命令傳輸到時脈管理單元控制器，並且 所述時脈管理單元控制器基於所述功率控制命令控制所述第一通道管理電路或所述第二通道管理電路，並且隨後將所述功率控制命令的接收的確認傳輸到所述功率管理單元。
18. 一種半導體系統，其包括： 系統晶片，其包括根據申請專利範圍第1項所述的半導體裝置； 所述第一智慧財產權塊；以及 所述第二智慧財產權塊。
19. 如申請專利範圍第18項所述的半導體系統，其進一步包括外部裝置，其中所述外部裝置包含記憶體裝置、顯示裝置、網路裝置、儲存裝置以及輸入/輸出裝置中的至少一個，並且所述系統晶片控制所述外部裝置。
20. 如申請專利範圍第19項所述的半導體系統，其中所述第一智慧財產權塊或所述第二智慧財產權塊包括控制所述記憶體裝置的記憶體控制器、控制所述顯示裝置的顯示控制器、控制所述網路裝置的網路控制器、控制所述儲存裝置的儲存控制器以及控制所述輸入/輸出裝置的輸入輸出控制器中的一個。