CN110784210A - 一种分频比为11的电路 - Google Patents

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Abstract

本发明提供一种分频比为11的电路，电路包括：第二模块和第三模块为分频比为3的电路；第一模块包括第一触发器、第二触发器、第一或非门和与门，所述第一触发器和第二触发器的时钟输入为外部时钟输入，第二触发器的输出连接第一或非门的第一输入端，与门的输出连接第一或非门的第二输入端，第一或非门的输出连接第一触发器的数据输入端，与门的两个输入端连接第一触发器的输出端和第二模块的输出端，第一模块的输出经过反相器后，连接到第二模块和第三模块的时钟输入端，第三模块的输出即可实现分频比为11的电路。本发明提供的电路，能减少触发器的个数，并且采用异步逻辑而不存在时序的要求，还可以提高芯片流片的成功率。

Description

一种分频比为11的电路
技术领域
本发明属于电路领域，具体涉及一种分频比为11的电路。
背景技术
在一些特定的应用背景下，需要不同分频比的电路来产生所需要的频点。常用的分频比有2,3,4,5等。现有技术中，分频比如果比较大的话，通常会用计数器来实现。此时电路设计者通常需要画卡诺图，然后再进行最优化设计，具体如图1所示。这种设计所采用的触发器的个数比较多，并且当工作频率比较高时，有一定的时序要求。
基于上述背景，有必要提供一种简单可靠的分频比为11的电路对现有电路进行优化。
发明内容
针对现有技术中存在的缺陷，本发明提供的分频比为11的电路，该电路不仅利用异步逻辑而不需要对时序有特定要求，又能减少电路中触发器的个数。
为达到以上目的，本发明采用的技术方案是：一种分频比为11的电路，所述电路包括第一模块、第二模块和第三模块，第二模块和第三模块为分频比为3的电路；
第一模块包括第一触发器、第二触发器第一或非门NOR1和与门AND1，所述第一触发器和第二触发器的时钟输入为外部时钟输入，第二触发器的输出连接第一或非门NOR1的第一输入端，与门AND1的输出连接第一或非门NOR1的第二输入端，第一或非门NOR1的输出连接第一触发器的数据输入端，与门AND1的两个输入端分别连接第一触发器的输出端和第二模块的输出端，第一模块的输出经过反相器INV1后，连接到第二模块和第三模块的时钟输入端，第三模块的输出即可实现分频比为11的电路。
进一步的，所述第二模块包括第三触发器、第四触发器和第二或非门NOR2；所述第二或非门NOR2的两个输入端分别连接第三触发器的输出端和第四触发器的输出端，所述第二或非门NOR2的输出端连接第三触发器的数据输入端，第三触发器的输出端连接第四触发器的数据输入端。
进一步的，所述第三模块包括第五触发器、第六触发器和第三或非门NOR3；所述第三或非门NOR3的两个输入端分别连接第五触发器的输出端和第六触发器的输出端，所述第三或非门NOR3的输出端连接第五触发器的数据输入端，第五触发器的输出端连接第六触发器的数据输入端。
进一步的，所述第一触发器、第二触发器、第三触发器、第四触发器、第五触发器或第六触发器为D型触发器。
本发明的效果在于，本发明提供的分频比为11的电路，其触发器的个数非常少，并且采用异步逻辑而不存在时序的要求。同时，还可以提高芯片流片的成功率。
附图说明
图1为现有技术中采用卡诺图的电路结构示意图；
图2为本发明所述分频比为11的电路结构示意图。
具体实施方式
为使本发明解决的技术问题、采用的技术方案和达到的技术效果更加清楚，下面将结合附图对本发明实施例的技术方案作进一步的详细描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，均属于本发明保护的范围。
参阅图2，图2为本发明所述分频比为11的电路结构示意图。一种分频比为11的电路，该电路包括第一模块1、第二模块2和第三模块3，第二模块2和第三模块3为分频比为3的电路。
需要说明的是，第一模块1是由分频比为3的电路进行修改得到，其增加了与门逻辑，并且其中一个信号为第二模块2的输出。该与门逻辑会产生一个短的加载信号脉冲，该脉冲可以使得这段时间内第一模块为一个分频比为3的电路；该输出信号经过第二触发器12的输出或非门13后，就可以得到循环变化的周期信号。即第一模块1和第二模块2组合所实现的功能为分频比为4、4和3的循环。该信号再通过分频比为3的第三模块3，即可实现在11个输入时钟周期下，输出一个较长的时钟周期，即为分频比为11的电路。该电路具体的连接关系如下:
第一模块1包括第一触发器11、第二触发器12第一或非门NOR1 13和与门AND1 14，所述第一触发器11和第二触发器12的时钟输入为外部时钟输入，第二触发器12的输出连接第一或非门NOR1 13的第一输入端，与门AND1 14的输出连接第一或非门NOR1 13的第二输入端，第一或非门NOR1 13的输出连接第一触发器11的数据输入端，与门AND1 14的两个输入端分别连接第一触发器11的输出端和第二模块2的输出端，第一模块1的输出经过反相器INV1 4后，连接到第二模块2和第三模块3的时钟输入端，第三模块3的输出即可实现分频比为11的电路。
在一个具体的实施例中，所述第二模块2包括第三触发器21、第四触发器22和第二或非门NOR2 23；所述第二或非门NOR2 23的两个输入端分别连接第三触发器21的输出端和第四触发器22的输出端，所述第二或非门NOR2 23的输出端连接第三触发器21的数据输入端，第三触发器21的输出端连接第四触发器22的数据输入端。
在一个具体的实施例中，所述第三模块3包括第五触发器31、第六触发器32和第三或非门NOR3 33；所述第三或非门NOR3 33的两个输入端分别连接第五触发器31的输出端和第六触发器32的输出端，所述第三或非门NOR3 33的输出端连接第五触发器31的数据输入端，第五触发器31的输出端连接第六触发器32的数据输入端。
优选的，所述第一触发器11、第二触发器12、第三触发器21、第四触发器22、第五触发器31或第六触发器32都为D型触发器。
区别于现有技术，本发明提供的一种分频比为11的电路，其触发器的个数非常少，并且采用异步逻辑而不存在时序的要求，同时提高了芯片流片的成功率。
本领域技术人员应该明白，本发明所述电路并不限于具体实施方式中所述的实施例，上面的具体描述只是为了解释本发明的目的，并非用于限制本发明。本领域技术人员根据本发明的技术方案得出其他的实施方式，同样属于本发明的技术创新范围，本发明的保护范围由权利要求及其等同物限定。

Claims (4)

1.一种分频比为11的电路，其特征在于，所述电路包括第一模块、第二模块和第三模块，第二模块和第三模块为分频比为3的电路；
第一模块包括第一触发器、第二触发器第一或非门NOR1和与门AND1，所述第一触发器和第二触发器的时钟输入为外部时钟输入，第二触发器的输出连接第一或非门NOR1的第一输入端，与门AND1的输出连接第一或非门NOR1的第二输入端，第一或非门NOR1的输出连接第一触发器的数据输入端，与门AND1的两个输入端分别连接第一触发器的输出端和第二模块的输出端，第一模块的输出经过反相器INV1后，连接到第二模块和第三模块的时钟输入端，第三模块的输出即可实现分频比为11的电路。
2.根据权利要求1所述的分频比为11的电路，其特征在于，所述第二模块包括第三触发器、第四触发器和第二或非门NOR2；所述第二或非门NOR2的两个输入端分别连接第三触发器的输出端和第四触发器的输出端，所述第二或非门NOR2的输出端连接第三触发器的数据输入端，第三触发器的输出端连接第四触发器的数据输入端。
3.根据权利要求1所述的分频比为11的电路，其特征在于，所述第三模块包括第五触发器、第六触发器和第三或非门NOR3；所述第三或非门NOR3的两个输入端分别连接第五触发器的输出端和第六触发器的输出端，所述第三或非门NOR3的输出端连接第五触发器的数据输入端，第五触发器的输出端连接第六触发器的数据输入端。
4.根据权利要求1-3任意一项所述的分频比为11的电路，其特征在于，所述第一触发器、第二触发器、第三触发器、第四触发器、第五触发器或第六触发器为D型触发器。
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