CN102739239A

CN102739239A - 高速低功耗真单相时钟2d型2/3双模分频器

Info

Publication number: CN102739239A
Application number: CN2012101993243A
Authority: CN
Inventors: 尹喜珍; 石坚; 甘业兵; 钱敏; 马成炎
Original assignee: Jiangsu IoT Research and Development Center
Current assignee: Jiangsu Cas Internet Of Things Technology Venture Capital Co ltd
Priority date: 2012-06-15
Filing date: 2012-06-15
Publication date: 2012-10-17
Anticipated expiration: 2032-06-15
Also published as: CN102739239B

Abstract

本发明公开一种高速低功耗真单相时钟2D型2/3双模分频器，包括两个D触发器，D触发器采用同步触发，CK端接输入时钟，D端接逻辑控制单元的输出；模式切换控制单元输入接分频比控制端MODin和P；自适应功耗控制单元输入接触发器单元输出和模式切换控制单元的输出。本发明的控制电路内嵌集成于D触发器且D触发器采用有比逻辑降低电容负载来提高工作速度，同步工作模式降低分频器引入的时钟抖动，在同等高速下真单相时钟较电流模逻辑结构的电流由毫安级降为微安级，且将传统的由4个D触发器结构优化为2个D触发器，管子节省一半，相应的面积和功耗都减小了，自适应功耗控制模式根据分频比配置使双模预分频器功耗进一步节省50%。

Description

高速低功耗真单相时钟2D型2/3双模分频器

技术领域

本发明涉及PLL结构的频率合成器，具体是一种高速低功耗真单相时钟2D型2/3双模分频器。

背景技术

在无线通信系统中，接收系统需要将已调制的射频或微波信号还原成原始信号或数据，而在发射系统中，则需要将信号或数据调制到射频或微波频率上，以便于远距离传播。在接收和发送过程中，都离不开本机振荡信号，将接收信号下变频和将发射信号上变频。

本机振荡信号通常通过基于锁相环的频率合成器来产生，频率合成器通常包括压控振荡器，含电荷泵的鉴频鉴相器，多模分频器，环路滤波器。当接收的无线信号信道改变或者发射信号需要改变频率时，通过配置多模分频器的分频比N，使压控振荡器的振荡频率通过锁相环锁定到参考晶振频率的N倍，即所需要的振荡频率处。

多模分频器，可理解为一组高频时钟工作的计数器，可以任意配置计数值。2/3级联结构的多模分频器，为异步结构中的“局部反馈“模式，功耗较同步结构低，由于采用“局部反馈“，累积的传播噪声不会因为异步结构而很大，故获得广泛的采用。2/3级联结构的多模分频器如附图1所示，通过配置各级2/3双模分频器，实现分频比范围为N(4~2^m+1-1)，其中m为级联的级数。传统的2/3双模分频器采用电流模结构，且每个分频器采用4个D锁存器实现，功耗和占用芯片面积都较大。电流模逻辑的D锁存器如图2所示，采用电流源供电，故静态功耗等于工作功耗，且在高频工作中，为了保证工作速度和一定的输出幅度，功耗成指数的增长。传统的2/3双模分频器，都不能在分频比切换时，自适用的关断一些不需使用的D触发器，来进一步降低功耗。

发明内容

本发明的目的是克服现有技术的不足，提供一种高速低功耗真单相时钟的2D型2/3双模分频器，极大的降低传统电流模结构的功耗。

按照本发明提供的技术方案，一种高速低功耗真单相时钟2D型2/3双模分频器，包括第一D触发器和第二D触发器，第二D触发器Q端输出信号MODout与模式控制信号P先与非逻辑后再与第一D触发器QN端输出信号Fout与逻辑后输入到第一D触发器的D端，模式控制信号MODin、分频比控制信号P和第一D触发器Q端三者与逻辑后的输出连接到第二D触发器的D端，第一D触发器时钟输入端CK和第二D触发器时钟输入端CK接输入时钟信号Fin。

进一步的，所述的D触发器采用真单相时钟实现，采用有比逻辑电路，减小晶体管数目，减小关键节点负载电容而提高工作速度。

所述的D触发器包括：第一NMOS管栅极接D触发器的D端，第一NMOS管漏极和第一PMOS管漏极接第二NMOS管栅极、第三PMOS管栅极、第四NMOS管栅极，第一PMOS管栅极、第二PMOS管栅极、第三NMOS管栅极、第六NMOS管栅极接D触发器的CK端，第二PMOS管漏极和第二NMOS管漏极接第四PMOS管栅极，第二NMOS管源极接第三NMOS管漏极，第三PMOS管漏极和第四NMOS管漏极接第五NMOS管栅极，第四PMOS管漏极和第五NMOS管漏极接D触发器的QN端和第五PMOS管栅极、第七NMOS管栅极，第五PMOS管漏极、第七NMOS管漏极接D触发器的Q端；所述第一PMOS管源极、第二PMOS管源极、第三PMOS管源极、第四PMOS管源极、第五PMOS管源极接电源电压，第一NMOS管源极、第三NMOS管源极、第四NMOS管源极、第六NMOS管源极、第七NMOS管源极接地；第一NMOS管和第一PMOS管组成伪NMOS反相器，第二PMOS管、第二NMOS管和第三NMOS管组成NMOS预充电级，第四PMOS管、第五NMOS管和第六NMOS管组成反相器输出级输出QN信号，第五PMOS管、第七NMOS管输出Q信号，第三PMOS管、第四NMOS管将第一级伪NMOS反相器输出信号反向后输入第五NMOS管栅极。

将执行所述与逻辑和与非逻辑的逻辑电路内嵌到所述第一D触发器或第二D触发器中，组成逻辑D触发器。

本发明的优点是：本发明通过采用有比逻辑和逻辑D触发器结构，使传统的真单相时钟结构的分频器工作频率大大提高；再通过优化电路，使2/3双模分频器由4个D触发器变为2个D触发器，而减少电路晶体管的数目；并且加入自适应功耗管理模块，在分频比切换时，关断无需使用的D触发器，进一步降低2/3双模分频器的功耗。

附图说明

图1是2/3级联结构多模分频器框图

图2是传统的电流模逻辑的D锁存器原理图

图3是2/3级联结构多模分频器中核心模块2/3双模分频器传统结构的框图。

图4是本发明实施例的2D型2/3双模分频器框图。

图5是本发明实施例的用于2/3双模分频器中有比逻辑D触发器的原理图。

图6是本发明实施例的用于2/3双模分频器中2输入与逻辑输入的逻辑D触发器原理图。

图7是本发明实施例的用于2/3双模分频器中3输入与逻辑输入的逻辑D触发器原理图。

图8是本发明实施例的2/3级联结构多模分频器中2D型2/3双模分频器原理图。

具体实施方式

下面结合实施例，参照附图，对本发明的具体实现方式进行详细阐述，使本发明的技术方案、有益效果得到进一步说明。

本发明提出的高速低功耗真单相时钟2D型2/3双模分频器使用在级联2/3分频器结构的多模分频器中。一种2/3级联结构多模分频器原理图如1所示，多模分频器由级联的2/3双模分频器单元级联构成，以m级2/3双模分频器单元级联为例，第一级为最高频率输入，相应的前一级输出做为后一级的输入，后一级的输出MODout又反馈回来与当前级的模式控制字P联合构成分频比控制，通过级联模式，实现的分频比为：

N_{tot} = 2^{m} + 2^{m - 1} P_{m - 1} + 2^{m - 2} P_{m - 2} + . . . + 2 P_{1} + P_{0} = 2^{m} + Σ_{i = 0}^{m - 1} 2^{i} P_{i},

相应的分频比范围为：2^m~2^m+1-1。该多模分频器通过扩展单元(EX cell)实现分频比的进一步扩展，其中扩展单元(EX cell)由两个反相器和一个反相器构成，后一级的分频比控制字Pi+1接第一个或门的一个输入端，另一个输入端接前一级扩展单元(EX cell)的输出，该输出同时接反相器，反相后接第二个或门的一个输入端，第二个或门的另外一个输入端接后一级2/3双模分频器的MODout端。通过扩展后分频比范围为4~2m+1-1。

2/3级联结构多模分频器中的核心模块为2/3双模分频器，传统的2/3双模预分频器框图如附图3所示，它由4个电流模逻辑的D锁存器和3个与门构成，其中I1,Dlatch1和Dlatch2组成预分频逻辑块，而I2,I3,Dlatch3和Dlatch4则构成周期终止模块，实现对预分频逻辑块的分频比控制。Fin为输入时钟，Fout为模块输出时钟，MODin和P实现分频比控制，当两者同时为高电平时，2/3双模预分频器为3分频，其它情况都为2分频，MODout为输出信号给级联2/3单元中的前一级使用。2/3双模预分频器中的D锁存器如附图2所示，采用电流模逻辑实现，为保证有做够大的输出幅度和较高的工作频率，工作电流是mA级，且静态功耗大。

本发明实施例真单相时钟2D型2/3双模分频器框图如附图4所示，包括第一D触发器DFF1和第二D触发器DFF2，第二D触发器DFF2的Q端输出信号同时也作为MODout信号与模式控制信号P先与非逻辑后再与第一D触发器DFF1的QN端输出信号Fout与逻辑后输入到第一D触发器DFF1的D端，模式控制信号MODin、分频比控制信号P和第一D触发器DFF1的Q端三者与逻辑后的输出连接到第二D触发器DFF2的D端，第一D触发器DFF1时钟输入端CK和第二D触发器DFF2时钟输入端CK接输入时钟信号Fin。由传统的4个D触发器变成了2个D触发器，同比之下，管子减小了一半，功耗和面积各减一半。同时D触发器采用真单相时钟结构，没有静态功耗，动态功耗Pd=Fin×C×V2。其中Fin为输入时钟，V为模块的电源电压，C为2/3双模预分频器的总电容，由于只有2个D触发器，且管子尺寸较电流模结构大大减小，使功耗进一步大大降低。D触发器的端口采用标准的D触发器模型，其D端和CK端为输入，Q端和QN端为输出，QN端输出Q非，即Q的反信号。

该2D型2/3双模分频器按功能分别三个单元：触发器单元、模式切换控制单元、自适应功耗控制单元。其中触发器单元由第一D触发器DFF1和第二D触发器DFF2构成，模式切换控制单元由分频比控制字P、模式控制字MODin和组合逻辑电路（双输入与门I1，三输入与门I2，与非门I3）构成，自适应功耗控制单元由分频比控制字P控制三输入与门I2构成。MODin和P联合起来实现分频比控制，当两者同时为高电平时，2/3双模分频器实现3分频，其它情况为2分频。当2/3双模分频器实现2分频时，P和三输入与门I2组成自适应功耗控制单元，使三输入与门I2输出低电平，自适应关断第二D触发器DFF2，使2/3双模分频器在2分频模式下，功耗再次节省50%。

本发明实施例2D型2/3双模分频器中的D触发器采用真单相时钟结构实现，使电路只有动态功耗，且电路本身的功耗大大减小。为保证实施例的双模预分频器可以工作到5GHz，D触发器采用有比逻辑的真单相时钟如附图5所示。所述的D触发器包括：第一NMOS管MN1栅极接D触发器的D端，第一NMOS管MN1漏极和第一PMOS管MP1漏极接第二NMOS管MN2栅极、第三PMOS管MP3栅极、第四NMOS管MN4栅极，第一PMOS管MP1栅极、第二PMOS管MP2栅极、第三NMOS管MN3栅极、第六NMOS管MN6栅极接D触发器的CK端，第二PMOS管MP2漏极和第二NMOS管MN2漏极接第四PMOS管MP4栅极，第二NMOS管MN2源极接第三NMOS管MN3漏极，第三PMOS管MP3漏极和第四NMOS管MN4漏极接第五NMOS管MN5栅极，第四PMOS管MP4漏极和第五NMOS管MN5漏极接D触发器的QN端和第五PMOS管MP5栅极、第七NMOS管MN7栅极，第五PMOS管MP5漏极、第七NMOS管MN7漏极接D触发器的Q端；所述第一PMOS管MP1源极、第二PMOS管MP2源极、第三PMOS管MP3源极、第四PMOS管MP4源极、第五PMOS管MP5源极接电源电压，第一NMOS管MN1源极、第三NMOS管MN3源极、第四NMOS管MN4源极、第六NMOS管MN6源极、第七NMOS管MN7源极接地。

第一NMOS管MN1和第一PMOS管MP1组成伪NMOS反相器，由于采用比例逻辑，使反相器输出节点的负载电容和本身等效的电阻都要小于传统的采用堆叠结构的互补逻辑反相器，提高了D触发器的工作速度。第二PMOS管MP2、第二NMOS管MN2和第三NMOS管MN3组成NMOS预充电级，对第一级反相器的输出进行预充电。第四PMOS管MP4、第五NMOS管MN5和第六NMOS管MN6组成反相器输出级输出QN信号，第五PMOS管MP5、第七NMOS管MN7输出Q信号，第三PMOS管MP3、第四NMOS管MN4将第一级伪NMOS反相器输出信号反向后输入第五NMOS管MN5栅极。

由于在D触发器中，当状态转换时驱动管和负载管会成为决定D触发器延时的关键。以附图5为例，在QN由0变为1的过程中，第一级伪NMOS反相器的输出会导致中间级NMOS预充电级的输出（即输出级MP5的栅极输入）通过MOS管MN2和MN3放电，此时QN会通过MP4充电，使QN逐渐充电至电源电压Vcc,考虑到输出级的驱动能力，需要保证MP4为一个大的尺寸，但这将导致一个大的栅电容，影响预充电级的输出节点的放电速度。为此本实施例在输出的由MP4和MN6组成的伪PMOS反相器间串入MN5，并将第一级伪NMOS反相器的输出经过MP3和MN4组成的反相器反相后，控制MN5的栅极，这样可保证在MN6导通前，QN的放电路径被关断，因此输出级驱动管MP5的尺寸可以减小，相应的负载电容小了，D触发器的关键延时减小，其最高的工作频率提高了。

为了进一步减小关键路径的延时，本实施例将模式切换控制单元中的逻辑电路内嵌到D触发器中，组成逻辑D触发器，使2/3双模分频器的工作速度大大提升。

2输入与逻辑的逻辑D触发器如附图6所示，MN11,MN12串接组成2输入与逻辑，接MP11组成伪NMOS反相器，使2输入与逻辑门内嵌于第一级伪NMOS反相器中。MP12,MN13和MN14组成NMOS预充电级对伪NMOS反相器的输出预充电，MP14，MN16和MN17组成反相器输出级输出QN信号，MP15,MN18输出Q信号，MP13,MN15将第一级伪NMOS反相器输出信号反向后，接MN16栅极来减小输出驱动管MP14的尺寸。这样相比传统的组合逻辑电路串接的真单相时钟的D触发器，工作速度大大提高了。

三输入与逻辑的逻辑D触发器如图7所示，MP21,MP22和MP23组成3输入与门，接MN21组成伪PMOS反相器，将三输入与门内嵌于伪PMOS反相器中，为了使电路工作于更小的工艺尺寸和更低的电源电压中，这里三输入与门改成伪PMOS结构。MP24,MN22和MN23组成NMOS预充电级对第一级伪PMOS反相器输出预充电，MP26,MN25和MN26组成反相器输出级输出QN信号,MP27,MN27输出Q信号，MP25,MN24将第一级伪NMOS反相器输出信号反向后，接MN25栅极，这样可减小输出驱动管的尺寸，而提高逻辑D触发器的速度。

本发明实施例的2D型2/3双模分频器原理图如附图8所示，MN31,MN32组成与非逻辑门后，和MP31构成伪NMOS反相器，MP32,MN33和MN34组成NMOS预充电级对伪NMOS反相器的输出预充电，MP34,MN36和MN37组成反相器输出级，输出QN(即Fout信号)，将与逻辑内嵌于第一个D触发器中。MP35,MN38输出Q信号给第二个三输入与逻辑的D触发器。输入时钟Fin送至第一D触发器DFF1的MP31及第二D触发器DFF2的MN39的栅极，MP36,MP37和MP38组成3输入与非门，接MN39组成伪PMOS反相器，MP37,MN38输出MODout信号，MP310,MN312将第一级伪NMOS反相器输出信号反向后，接MN313栅极。MP313,MP314,MN316和MN317组成与非逻辑，输入接MODout和P控制信号，输出接回第一D触发器DFF1中MN32的栅极。D触发器采用比例逻辑和在输出驱动管MP34串入MN36，并由第一级伪NMOS反相器的输出将MP33，MN35反相后控制MN36，减小驱动管MP34的尺寸和第一级反相器输出节点的电容来减小D触发器关键路径的延时而提高其工作速度。第一级D触发器的输出为Fout经MP35，MN38反相后送至第二个逻辑D触发器中MP36的栅极，MP36,MP37,MP38构成3输入与非逻辑，连接MN39构成伪PMOS反相器，这样避免了3输入与逻辑的堆叠，使电路可应用于更低工艺尺寸和更低的电源电压场合中。MP39,MN310和MN311组成NMOS预充电级对伪PMOS反相器的输出预充电，MP311,MN313和MN314组成反相器输出级输出QN信号，MP310,MN312组成反相器对伪PMOS反相器的输出反相后控制串入的MN313，来提高工作速度，反相器输出级输出的QN信号，经MP312,MN315反相后输出MODout信号，分频比控制字P和MODout信号输入至MP313,MP314,MN316和MN317组成的与非门的输入，与非门的输出送回至第以及逻辑D触发器的输入。

本发明实施例用于2/3级联的多模分频器中的2/3双模预分频器，由传统的4个D触发器缩减为2个D触发器，且D触发器由传统的电流模逻辑改为真单相时钟结构，同时模块加入自适应功耗控制，使功耗由毫安级变为了微安级。为保证2/3双模预分频器的高速工作，采用比例逻辑，将模式切换的组合逻辑电路内嵌于D触发器中，来减小模块关键路径的延时，使模块可最高工作于5GHz的高速电路中。

综上所述，本发明带来的实质性有益效果为：

1.提供了一种低功耗2/3双模分频器的解决方案，相对于传统电流模结构功耗为数十或数毫安，降低为数百微安。

2.提供了一种高速的真单相时钟2/3双模预分频器的解决方案，相对于传统的真单相时钟结构，工作频率由数百MHz提高到数GHz。

3.采用自适应功耗管理模式，使功耗进一步降低50%。

4.采用新的优化结构，使2/3双模分频器由4个D触发器变为2个D触发器，晶体管数目减半；同时双模分频器采用真单相时钟结构实现，晶体管尺寸大大减小，极大了节省了芯片面积，降低了成本。

5.采用有比逻辑的D触发器，减小关键路径上节点的负载电容，提高工作速度。

6.将模式切换的逻辑电路内嵌于D触发器，组成逻辑D触发器，减小关键路径延时，提高工作速度。

Claims

1.高速低功耗真单相时钟2D型2/3双模分频器，其特征是：包括第一D触发器（DFF1）和第二D触发器（DFF2），第二D触发器（DFF2）Q端输出信号MODout与模式控制信号P先与非逻辑后再与第一D触发器（DFF1）QN端输出信号Fout与逻辑后输入到第一D触发器（DFF1）的D端，模式控制信号MODin、分频比控制信号P和第一D触发器（DFF1）Q端三者与逻辑后的输出连接到第二D触发器（DFF2）的D端，第一D触发器（DFF1）时钟输入端CK和第二D触发器（DFF2）时钟输入端CK接输入时钟信号Fin。

2.如权利要求1所述高速低功耗真单相时钟2D型2/3双模分频器，其特征是，所述的D触发器采用真单相时钟实现，采用有比逻辑电路。

3.如权利要求2所述高速低功耗真单相时钟2D型2/3双模分频器，其特征是，所述的D触发器包括：第一NMOS管（MN1）栅极接D触发器的D端，第一NMOS管（MN1）漏极和第一PMOS管（MP1）漏极接第二NMOS管（MN2）栅极、第三PMOS管（MP3）栅极、第四NMOS管（MN4）栅极，第一PMOS管（MP1）栅极、第二PMOS管（MP2）栅极、第三NMOS管（MN3）栅极、第六NMOS管（MN6）栅极接D触发器的CK端，第二PMOS管（MP2）漏极和第二NMOS管（MN2）漏极接第四PMOS管（MP4）栅极，第二NMOS管（MN2）源极接第三NMOS管（MN3）漏极，第三PMOS管（MP3）漏极和第四NMOS管（MN4）漏极接第五NMOS管（MN5）栅极，第四PMOS管（MP4）漏极和第五NMOS管（MN5）漏极接D触发器的QN端和第五PMOS管（MP5）栅极、第七NMOS管（MN7）栅极，第五PMOS管（MP5）漏极、第七NMOS管（MN7）漏极接D触发器的Q端；所述第一PMOS管（MP1）源极、第二PMOS管（MP2）源极、第三PMOS管（MP3）源极、第四PMOS管（MP4）源极、第五PMOS管（MP5）源极接电源电压，第一NMOS管（MN1）源极、第三NMOS管（MN3）源极、第四NMOS管（MN4）源极、第六NMOS管（MN6）源极、第七NMOS管（MN7）源极接地；第一NMOS管（MN1）和第一PMOS管（MP1）组成伪NMOS反相器，第二PMOS管（MP2）、第二NMOS管（MN2）和第三NMOS管（MN3）组成NMOS预充电级，第四PMOS管（MP4）、第五NMOS管（MN5）和第六NMOS管（MN6）组成反相器输出级输出QN信号，第五PMOS管（MP5）、第七NMOS管（MN7）输出Q信号，第三PMOS管（MP3）、第四NMOS管（MN4）将第一级伪NMOS反相器输出信号反向后输入第五NMOS管（MN5）栅极。

4.如权利要求1或3所述高速低功耗真单相时钟2D型2/3双模分频器，其特征是，将执行所述与逻辑和与非逻辑的逻辑电路内嵌到所述第一D触发器（DFF1）或第二D触发器（DFF2）中，组成逻辑D触发器。