CN105262478A - 一种基于e-tspc结构的低功耗2/3分频器电路 - Google Patents

Abstract

本发明公开了一种基于E-TSPC结构的低功耗2/3分频器电路，包括两级E-TSPC结构D触发器和内嵌门电路。该电路适用于低电源电压下，锁相环电路中的双模预分频电路。其中，由模式控制信号决定电路工作在2分频或3分频模式。同传统TSPC结构的分频器相比，该电路具有更高的工作频率。通过模式控制信号，在2分频模式下实现对前级D触发器的完全关断，后级D触发器单独完成2分频功能。相比传统E-TSPC结构的2/3分频电路，该电路具有更小的功耗。本发明适应低电压低功耗的设计要求，实现了可以工作在吉赫兹频率下的极低功耗2/3分频电路。

Description

一种基于E-TSPC结构的低功耗2/3分频器电路

技术领域

本发明涉及分频器电路技术，尤其涉及一种适用于低电压功耗、单相时钟的双模预分配电路。

背景技术

在射频收发机中，频率合成器提供了对收、发信号进行变频操作所必需的本振信号。电荷泵锁相环是实现频率合成器的一种广泛且成熟的结构。在整个射频锁相环中，预分频器工作在最高频率处，对频率合成器的整体性能有着非常重要的影响，往往成为系统速度与功耗优化设计的瓶颈。

预分频器电路的实现方式主要有电流模逻辑(CurrentModeLogic，CML)、注入锁定分频器(Injection-LockedFrequencyDivider，ILFD)和真单相时钟结构(TrueSinglePhaseClock，TSPC)。真单相时钟电路是一种动态逻辑电路。它的功耗较小，没有静态功耗，工作频率较高。由于存在电荷泄露的问题，因此不能工作在较低频率下，存在工作频率下限。TSPC结构分频器为单端输入，且输入和输出的信号幅度为零到电源电压，因而对其他模块干扰较大。

传统的基于TSPC结构的2/3分频电路，由两个TSPC结构D触发器和级间两级或非门构成。这种结构的2/3分频电路，在3分频下，信号传播路径较长，且管子数目多，负载大，因而工作频率较低，只能达到兆赫兹级别。在2分频模式下，只有1级D触发器参与分频操作，但是其他模块并未关断，造成功耗的浪费。为了满足更高频率的工作要求，出现了扩展的真单相时钟结构(ExtentendedTrueSinglePhaseClock，E-TSPC)。同传统TSPC结构相比，E-TSPC结构避免了较多的晶体管层叠，并且所有的晶体管的源端都直接和地或电源相连，避免了体效应。因此，E-TSPC逻辑允许更高的工作频率。但是，E-TSPC逻辑存在静态功耗。在高频段，动态功耗相比静态功耗占主要地位，因此E-TSPC增加的静态功耗较小，可以接受。同时，E-TSPC结构可以嵌入复杂的逻辑运算，减少了电路中的晶体管数目，保证电路简洁。在2/3分频电路中，或门只用了1个晶体管就实现了原先的逻辑功能。因为，E-TSPC结构每级只层叠1个PMOS晶体管和1个NMOS晶体管，更适合在低电源电压下工作。基于E-TSPC结构的2/3分频器具有更高的工作频率，但是并没有解决2分频时，功耗浪费的问题。一种改进的基于E-TSPC结构的2/3分频器，通过模式控制信号，在2分频模式下，第一级D触发器DFF1的第二级和第三级都断开，不消耗电流，只有第一级存在直流功耗。这样在2分频阶段，功耗就被降低了。然而，第一级存在的直流功耗依然较大。

发明内容

发明目的：为了克服现有技术中存在的不足，本发明提供一种基于E-TSPC结构的低功耗2/3分频器电路，具有工作电源电压低、功耗小、工作频率高的特点，适合作为双模预分频电路的前级。

技术方案：为实现上述目的，本发明采用的技术方案为：

一种基于E-TSPC结构的低功耗2/3分频器电路，包括第一级D触发器DFF1、第二级D触发器DFF2和级间内嵌门电路，时钟信号Clk作为待分频的时钟信号，正时钟输出信号Q和负时钟输出信号QN作为分频后的时钟信号，通过模式控制信号Mc选择2分频模式或3分频模式：当模式控制信号Mc为低电平时，该分频器电路工作在3分频模式；当模式控制信号输入端Mc为高电平时，该分频器电路工作在2分频模式。

所述第一级D触发器DFF1包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4，第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3；第一PMOS管MP1的栅极接时钟信号Clk，源极接电源VDD，漏极接第二PMOS管MP2的源极；第二PMOS管MP2的栅极接模式控制信号Mc，源极接第一PMOS管MP1的漏极，漏极接输出端S1；第三PMOS管MP3的栅极接时钟信号Clk，源极接电源VDD，漏极接输出端S2；第四PMOS管MP4的栅极接输出端S2，源极接电源VDD，漏极接输出端S3；第一NMOS管MN1的栅极接正时钟输出信号Q，漏极接输出端S1，源极接地；第二NMOS管MN2的栅极接输出端S1，漏极接输出端S2，源极接地；第三NMOS管MN3的栅极接时钟信号Clk，漏极接输出端S3，源极接地。

所述第二级D触发器DFF2包括第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8，第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8；第五PMOS管MP5的栅极接时钟信号Clk，源极接电源VDD，漏极接输出端SS1；第六PMOS管MP6的栅极接时钟信号Clk，源极接电源VDD，漏极接输出端SS2；第七PMOS管MP7的栅极接输出端SS2，源极接电源VDD，漏极接负时钟输出信号QN；第八PMOS管MP8的栅极接负时钟输出信号QN，源极接电源VDD，漏极接正时钟输出信号Q；第五NMOS管MN5的栅极接负时钟输出信号QN，漏极接输出端SS1，源极接地；第六NMOS管MN6的栅极接输出端SS1，漏极接输出端SS2，源极接地；第七NMOS管MN7的栅极接时钟信号Clk，漏极接负时钟输出信号QN，源极接地；第八NMOS管MN8的栅极接负时钟输出信号QN，漏极接正时钟输出信号Q，源极接地。

所述级间内嵌门电路包括第四NMOS管MN4，第四NMOS管MN4的栅极接输出端S3，漏极接输出端SS1，源极接地。

所述第一级D触发器DFF1和第二级D触发器DFF2均基于E-TSPC结构，为有比电路；当所有PMOS管和NMOS管均导通时，通过设计PMOS管和NMOS管的尺寸，使得输出端S1的输出信号为低电平，输出端S2的输出信号为高电平，输出端S3的输出信号为高电平。

所述第一级D触发器DFF1和第二级D触发器DFF2均为时钟上升沿触发电路，该分频器电路在时钟上升沿电平翻转。

有益效果：本发明提供的基于E-TSPC结构的低功耗2/3分频器电路，可以工作在0.6V低电源电压下，且工作频率可以达到2GHz；在2分频工作模式下，可以彻底关断第一级D触发器DFF1，降低功耗。

附图说明

图1为本发明提出的分频器电路的结构示意图；

图2为输入时钟信号频率为2GHz、电源电压0.6V时，本发明提出的分频器电路的2分频输出波形和3分频输出波形；

图3为本发明提出的分频器电路和传统的分频器电路所消耗的电流比较。

具体实施方式

下面结合附图对本发明作更进一步的说明。

一种基于E-TSPC结构的低功耗2/3分频器电路，包括第一级D触发器DFF1、第二级D触发器DFF2和级间内嵌门电路，时钟信号Clk作为待分频的时钟信号，正时钟输出信号Q和负时钟输出信号QN作为分频后的时钟信号，通过模式控制信号Mc选择2分频模式或3分频模式：当模式控制信号Mc为低电平时，该分频器电路工作在3分频模式；当模式控制信号输入端Mc为高电平时，该分频器电路工作在2分频模式。

如图1所示，所述第一级D触发器DFF1包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4，第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3；第一PMOS管MP1的栅极接时钟信号Clk，源极接电源VDD，漏极接第二PMOS管MP2的源极；第二PMOS管MP2的栅极接模式控制信号Mc，源极接第一PMOS管MP1的漏极，漏极接输出端S1；第三PMOS管MP3的栅极接时钟信号Clk，源极接电源VDD，漏极接输出端S2；第四PMOS管MP4的栅极接输出端S2，源极接电源VDD，漏极接输出端S3；第一NMOS管MN1的栅极接正时钟输出信号Q，漏极接输出端S1，源极接地；第二NMOS管MN2的栅极接输出端S1，漏极接输出端S2，源极接地；第三NMOS管MN3的栅极接时钟信号Clk，漏极接输出端S3，源极接地。

如图1所示，所述第二级D触发器DFF2包括第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8，第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8；第五PMOS管MP5的栅极接时钟信号Clk，源极接电源VDD，漏极接输出端SS1；第六PMOS管MP6的栅极接时钟信号Clk，源极接电源VDD，漏极接输出端SS2；第七PMOS管MP7的栅极接输出端SS2，源极接电源VDD，漏极接负时钟输出信号QN；第八PMOS管MP8的栅极接负时钟输出信号QN，源极接电源VDD，漏极接正时钟输出信号Q；第五NMOS管MN5的栅极接负时钟输出信号QN，漏极接输出端SS1，源极接地；第六NMOS管MN6的栅极接输出端SS1，漏极接输出端SS2，源极接地；第七NMOS管MN7的栅极接时钟信号Clk，漏极接负时钟输出信号QN，源极接地；第八NMOS管MN8的栅极接负时钟输出信号QN，漏极接正时钟输出信号Q，源极接地。

如图1所示，所述级间内嵌门电路包括第四NMOS管MN4，第四NMOS管MN4的栅极接输出端S3，漏极接输出端SS1，源极接地。

本案的分频器电路中，第一级D触发器DFF1和第二级D触发器DFF2均基于E-TSPC结构，为有比电路；当所有PMOS管和NMOS管均导通时，通过设计PMOS管和NMOS管的尺寸，使得输出端S1的输出信号为低电平，输出端S2的输出信号为高电平，输出端S3的输出信号为高电平。

本案的分频器电路中，第一级D触发器DFF1和第二级D触发器DFF2均为时钟上升沿触发电路，该分频器电路在时钟上升沿电平翻转。

当模式控制信号Mc为低电平时，该分频器电路工作在3分频模式：第一级D触发器DFF1中第二PMOS管MP2导通，第一级D触发器DFF1接入时钟信号Clk，第一级D触发器DFF1的D输入(第一NMOS管MN1的栅极)为第二级D触发器DFF2的正输出(正时钟输出信号Q)，第一级D触发器DFF1的负输出(输出端S3)接第四NMOS管MN4的栅极，第二级D触发器DFF2的负输出(负时钟输出信号QN)接第五NMOS管MN5的栅极，即第一级D触发器DFF1的负输出与第二级D触发器DFF2的负输出相或后作为第二级D触发器DFF2的D输入(第四NMOS管MN4的栅极和第五NMOS管MN5的栅极)；第二级D触发器DFF2也接入时钟信号Clk，这样第二级D触发器DFF2的正时钟输出信号Q和负时钟输出信号QN为时钟信号Clk的3分频。

当模式控制信号Mc为高电平时，该分频器电路工作在2分频模式：首先，第一级D触发器DFF1利用模式控制信号Mc关断第二PMOS管MP2，将第一级电路断开；然后，在正时钟输出信号Q为高的半个信号周期内，通过正时钟输出信号Q的高电平打开第一NMOS管MN1，将输出端S1的电位下降到0；第二NMOS管MN2关断，输出端S2为高电平；第四PMOS管MP4关断，输出端S3为低电平；经过以上过程，第一级D触发器DFF1的3级电路全部关断，不消耗任何静态功耗；第四NMOS管MN4的栅极为低电平，第四NMOS管MN4关断；第五NMOS管MN5的栅极接第二级D触发器DFF2的负输出(负时钟输出信号QN)，即第二级D触发器DFF2的D输入为第二级D触发器DFF2的负输出(负时钟输出信号QN)，这样第二级D触发器DFF2的正时钟输出信号Q和负时钟输出信号QN为时钟信号Clk的2分频。

下面分别介绍2分频工作模式和3分频工作模式的工作过程。

分频器电路工作在2分频模式

本案在模式控制信号Mc为高电平时，分频器电路工作在2分频模式；第一级D触发器DFF1中的第二PMOS管MP2被模式控制信号Mc关断；在正时钟输出信号Q为高电平的半个信号周期内，打开第一NMOS管MN1，输出端S1输出低电平。

传统基于E-TSPC结构的2/3分频器，通过模式控制信号Mc直接将输出端S1同电源VDD相连，以拉高输出端S1的电压，这造成在正时钟输出信号Q为高电平的半个信号周期内第一级电路导通，产生静态电流。

本案的分频器电路，首先利用模式控制信号Mc关断第二PMOS管MP2，将第一级电路断开，然后在正时钟输出信号Q为高电平的半个信号周期内，通过正时钟输出信号Q的高电平打开第一NMOS管MN1，将输出端S1的电位下降到0；由于第二NMOS管MN2的栅极电压为低，因此第二NMOS管MN2关断，输出端S2输出高电平；由于第四PMOS管MP4的栅极电压为高，因此第四PMOS管MP4关断，输出端S3输出低电平。以上第一级D触发器DFF1的3级电路全部关断，不消耗任何静态功耗。由于第四PMOS管MP4的栅极电压为低，因此第四PMOS管MP4关断，而第五NMOS管MN5接第二级D触发器DFF2的负输出，第二级D触发器DFF2的D输入信号为第二级D触发器DFF2的负输出，正时钟输出信号Q和负时钟输出信号QN为时钟信号Clk的二分频。即有：其中：Qⁿ表示第n时钟周期的正时钟输出信号Q，Q^n-1表示第n-1时钟周期的正时钟输出信号Q。

本案在模式控制信号Mc为高电平时，分频器电路的工作时序如下：

(1)当Clk＝0且QN＝1时，第二级D触发器DFF2的第五PMOS管MP5和第五NMOS管MN5同时导通，通过管子尺寸设计，使得SS1＝0；由于第六NMOS管MN6导通，使得SS2＝1；而第七PMOS管MP7和第七NMOS管MN7同时关断，负时钟输出信号QN保持原来的高电平不变。

(2)当变为Clk＝1时，第五PMOS管MP5关断，SS1＝0，SS2＝1；第七PMOS管MP7关断，第七NMOS管MN7导通，负时钟输出信号QN变为低电平。

(3)当变为Clk＝0时，第五PMOS管MP5导通，第五NMOS管MN5关断，SS1＝1；第六PMOS管MP6和第六NMOS管MN6同时导通，SS2＝1；第七PMOS管MP7和第七NMOS管MN7同时关断，负时钟输出信号QN保持低电平不变。

(4)当变为Clk＝1时，第五PMOS管MP5和第五NMOS管MN5同时关断，SS1＝1；第六PMOS管MP6关断，第六NMOS管MN6导通，SS2＝0；第七PMOS管MP7和第七NMOS管MN7同时导通，通过管子尺寸设计，使得负时钟输出信号QN变为高电平。

以上为1个完整的2分频周期。可以看出，该基于E-TSPC结构的2/3分频器电路，在2分频工作模式下正时钟输出信号Q和负时钟输出信号QN在时钟上升沿实现电平翻转。

分频器电路工作在3分频模式

本案在模式控制信号Mc为低电平时，分频器电路工作在3分频模式；基于时钟信号Clk，第一级D触发器DFF1的D输入信号为第二级D触发器DFF2的正时钟输出信号Q；第一级D触发器DFF1的负输出同第二级D触发器DFF2的负输出相或作为第二级D触发器DFF2的D输入信号。即有： $S{3}^n=\stackrel{\‾}{Q^{n-1}};Q^n=S{3}^{n-1}+\stackrel{\‾}{Q^{n-1}}=\stackrel{\‾}{Q^{n-2}}+\stackrel{\‾}{Q^{n-1}},$ 其中：Qⁿ表示第n时钟周期的正时钟输出信号Q，Q^n-1表示第n-1时钟周期的正时钟输出信号Q，Q^n-2表示第n-2时钟周期的正时钟输出信号Q，S3ⁿ表示第n时钟周期的输出端S3输出信号，S3^n-1表示第n-1时钟周期的输出端S3输出信号。

可以发现，第二级D触发器DFF2的正时钟输出信号Q的序列为0、1、1、0、1、1；正时钟输出信号Q和负时钟输出信号QN为时钟信号Clk的三分频。同样，在3分频工作模式下，正时钟输出信号Q和负时钟输出信号QN在时钟上升沿实现电平翻转。

图2输入时钟信号频率为2GHz时，电源电压0.6伏下，电路分别在2、3分频模式下的输出波形。可以看出，2分频模式下，输出时钟周期为1ns。3分频模式下，输出时钟周期为1.5ns，且符合正时钟输出信号Q输出为0、1、1、0、1、1的序列。

图3本发明提出的2/3分频电路和传统E-TSPC结构2/3分频电路在相同输入频率下，所消耗的功率的比较。传统E-TSPC结构2/3分频电路在2、3分频模式下，电流消耗只相差2μA，而本发明提出的2/3分频电路在2分频模式下比3分频模式的电流消耗，降低了15-20μA。仿真结果证明了本发明所述的基于E-TSPC结构的2/3分频电路，整体功耗较低，特别在2分频模式下，较大的降低的电路功耗。

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (4)

1.一种基于E-TSPC结构的低功耗2/3分频器电路，其特征在于：包括第一级D触发器DFF1、第二级D触发器DFF2和级间内嵌门电路，时钟信号Clk作为待分频的时钟信号，正时钟输出信号Q和负时钟输出信号QN作为分频后的时钟信号，通过模式控制信号Mc选择2分频模式或3分频模式：当模式控制信号Mc为低电平时，该分频器电路工作在3分频模式；当模式控制信号输入端Mc为高电平时，该分频器电路工作在2分频模式。

2.根据权利要求1所述的基于E-TSPC结构的低功耗2/3分频器电路，其特征在于：

所述第一级D触发器DFF1包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4，第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3；第一PMOS管MP1的栅极接时钟信号Clk，源极接电源VDD，漏极接第二PMOS管MP2的源极；第二PMOS管MP2的栅极接模式控制信号Mc，源极接第一PMOS管MP1的漏极，漏极接输出端S1；第三PMOS管MP3的栅极接时钟信号Clk，源极接电源VDD，漏极接输出端S2；第四PMOS管MP4的栅极接输出端S2，源极接电源VDD，漏极接输出端S3；第一NMOS管MN1的栅极接正时钟输出信号Q，漏极接输出端S1，源极接地；第二NMOS管MN2的栅极接输出端S1，漏极接输出端S2，源极接地；第三NMOS管MN3的栅极接时钟信号Clk，漏极接输出端S3，源极接地；

所述第二级D触发器DFF2包括第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8，第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8；第五PMOS管MP5的栅极接时钟信号Clk，源极接电源VDD，漏极接输出端SS1；第六PMOS管MP6的栅极接时钟信号Clk，源极接电源VDD，漏极接输出端SS2；第七PMOS管MP7的栅极接输出端SS2，源极接电源VDD，漏极接负时钟输出信号QN；第八PMOS管MP8的栅极接负时钟输出信号QN，源极接电源VDD，漏极接正时钟输出信号Q；第五NMOS管MN5的栅极接负时钟输出信号QN，漏极接输出端SS1，源极接地；第六NMOS管MN6的栅极接输出端SS1，漏极接输出端SS2，源极接地；第七NMOS管MN7的栅极接时钟信号Clk，漏极接负时钟输出信号QN，源极接地；第八NMOS管MN8的栅极接负时钟输出信号QN，漏极接正时钟输出信号Q，源极接地；

所述级间内嵌门电路包括第四NMOS管MN4，第四NMOS管MN4的栅极接输出端S3，漏极接输出端SS1，源极接地。

3.根据权利要求1所述的基于E-TSPC结构的低功耗2/3分频器电路，其特征在于：所述第一级D触发器DFF1和第二级D触发器DFF2均基于E-TSPC结构，为有比电路；当所有PMOS管和NMOS管均导通时，通过设计PMOS管和NMOS管的尺寸，使得输出端S1的输出信号为低电平，输出端S2的输出信号为高电平，输出端S3的输出信号为高电平。

4.根据权利要求1所述的基于E-TSPC结构的低功耗2/3分频器电路，其特征在于：所述第一级D触发器DFF1和第二级D触发器DFF2均为时钟上升沿触发电路，该分频器电路在时钟上升沿电平翻转。