CN101515801A - 一种低功耗的多模可编程分频器 - Google Patents

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Abstract

一种低功耗的多模可编程分频器，它包括相互级联的2/3分频单元和一或门网络。该或门网络的各级输出与2/3单元的分频比置位端一同控制各2/3单元内部相应锁存器尾电流源的开断，以节省功耗。2/3单元内部的锁存器单元采用传统的源耦合结构和在此基础上改进的带开关控制的源耦合结构。本发明的分频器电路结构简洁，在偶数分频时，可节省25％以上的功耗，最大可节省功耗50％。在不同的分频比下，平均节省功耗大约为21％。

Description

一种低功耗的多模可编程分频器
技术领域
本发明涉及一种分频器的设计，特别涉及低功耗的多模可编程分频器设计的技术领域。
背景技术
由于大规模集成电路的飞速发展，无线通信技术得到了广泛应用，因此高性能无线收发机成为了近些年来的研究热点。其中，频率合成器在保证收发机性能方面起着至关重要的作用，而分频器则是频率合成器中重要模块之一。
目前，随着IC工艺尺寸的逐步减小，个人终端的普及，低功耗、全集成的产品成为了设计的主流。更低的功耗可以延缓电池的寿命，保持更久的待机时长。所以低功耗的产品，无论从节能环保，还是从用户的方便性考虑都是大有裨益的。
在一般的电子产品中，高频的模块消耗了系统的大部分功耗。分频器和压控振荡器是频率合成器唯有的两个工作在高频的模块，压控振荡器的功耗主要受振荡频率决定，而分频器的功耗不仅受最高工作频率限制，还与具体的设计方法有关。
根据现有所公开的分频器设计技术中，主要有双模前置、相位切换、级联式三种分频器结构。双模前置分频器功耗最大，相位切换技术的功耗最低，级联式分频器介于两者之间。但是低功耗的相位切换技术需要精细的版图匹配，方能减小信号杂散，对后期设计要求高。级联式分频器由于其便利的版图设计，以及方便的分频比控制端等优点，使其在频率合成器的设计中被广泛采用，但是该结构主要采用的是双DFF组成的2/3单元，而产生吞脉冲信号的DFF单元在特定的分频比下是不产生功用的，所以此时有相当一部分的功耗被浪费了。
发明内容
技术问题：本发明的目的是提供一种低功耗的多模可编程分频器，解决现有的级联式多模可编程分频器，在某些分频比下，浪费了相当一部分的功耗的问题。
技术方案：本发明的低功耗的多模可编程分频器，包括相互级联的2/3分频单元和一或门网络，其中：第一级2/3分频单元的低功耗控制端LP0连接当前级的分频比控制端P0，其余2/3分频单元的低功耗控制端LP1～LPn-1连接或门网络的对应输出端；分频比大小由各级2/3分频单元的分频比控制端P0～Pn-1实现；分频器的输入fin为压控振荡器的高频输出信号，分频器的输出信号从最后一级的输出端fout引出。
所述2/3分频单元内的第三锁存器和第四锁存器带有低功耗开关控制端LP，第三锁存器的低功耗开关控制端直接连接当前单元的分频比控制端P，第四锁存器的低功耗开关控制端LP作为2/3分频单元的一输入端，连接或门网络的对应输出端。
所述的第三锁存器，采用的是带低功耗开关控制端LP的源耦合逻辑结构；其中LP非接一对作负载的第一PMOS管、第二PMOS管的栅极控制该对作负载的PMOS管，LP分别控制第三PMOS管和第一NMOS管，用以切断锁存单元的工作电流，并使输出保持固定高电平。
所述的第四锁存器采用的是带低功耗开关控制端LP非的源耦合逻辑结构，其中LP非接一对用作负载的第四PMOS管、第五PMOS管的栅极，控制该对用作负载的PMOS管，以方便切断其电源电压来控制其功耗。
利用分频比控制位来适时切断相应锁存器的电流。它包括由相互级联的2/3分频单元和用于控制第四锁存器的尾电流的或门链路。
多个2/3分频单元级联的分频器为常见的高速宽范围可编程结构，此即为级联式分频器。每一2/3单元主要由四个锁存器和三个与门组成，在当前分频比控制位为低时，当前的2/3单元只工作在除2模式，这样为分频单元提供吞脉冲的锁存器和另一为前级分频单元提供模式控制信号的锁存器都没有发挥功用，但是它们却消耗同其他锁存单元相同的功耗。因此对这两个锁存器的电路结构设计将采用带开关控制的形式，在不需要其工作的时候切断其电流，以达到节省功耗的目的。
有益效果：本发明的设计主要采用了传统的源耦合锁存器和带开关控制的源耦合锁存器结构，为了降低功耗，当部分锁存器没有参与整体工作的时候，关断它们的尾电流。为2/3分频单元提供吞脉冲信号的锁存器直接由当前单元的分频比置数信号控制；另一提供模式控制信号的锁存器由各级2/3单元的分频比置数端经或门网络后的对应输出信号控制。
本发明的低功耗的分频器电路结构简洁，平均可节省功耗21％左右。
附图说明
图1为级联式2/3单元的结构图。
图2为传统2/3分频单元的电路结构。
图3为本发明的2/3分频单元电路结构。
图4为常用源耦合结构的锁存器电路图。
图5为锁存器3所采用的电路结构。
图6为锁存器4所采用的电路结构。
图7为本发明的分频器总体结构。
图8为本发明的分频器所降低的功耗百分比与分频比的关系图。
具体实施方式
目前整数步长的高速宽范围可编程分频器采用的是传统2/3分频单元级联的方式来实现，如图1所示。模式控制输出信号Mo只需逐级前馈，因而具有较强的速度优势，而且具有非常方便的二进制控制位。为了利用该结构的这些优势，又能实现低功耗的特点，我们采用适时关断不参与整体工作的锁存器尾电流的方法。
图2为传统的2/3分频单元的结构图。它包含四个锁存器和三个与门，第一锁存器21和第二锁存器22构成了基本的除2分频模式，由第三锁存器23和第四锁存器24为前两级锁存器提供吞脉冲信号，这样整个分频单元就可以工作在除3分频的模式下。这样工作的前提条件是当前分频单元的分频必控制位P为1，所以当P＝0时，第三锁存器23一直保持固定高电平输出，以不影响分频单元的正常工作，也因此该锁存器此时可以被关断以节省功耗。而对于第四锁存器24，它是为前级提供模式控制信号，并给第三锁存器23提供输入信号，所以当前级不需要模式控制信号和当前级的第三锁存器23不需要输入信号时，该锁存器也可以关断以节省功耗。此种情况只发生在当前级和之前所有2/3分频级的置数信号皆为低，为了产生第四锁存器24的控制信号，采用各级置数信号接连相或的方式来实现，如图7所示。
图3为本发明所采用的2/3分频单元结构示意图。它与传统结构相比，只是对第三锁存器33和第四锁存器34各增加了一控制端，以方便控制对应锁存器电流的通断。其中第三锁存器33的所增加控制端直接连接当前级的置数端P，而第四锁存器34的所增加控制端外接控制信号LP。这样在特定的情况下，对应的锁存器的电流会被切断以节省功耗。
图4为传统的源耦合锁存器电路结构。采用一对工作在线性区的PMOS管作为负载电阻，与尾电流源一起决定锁存器的输出逻辑摆幅。可以通过调整电流源的大小和PMOS管的尺寸来适应不同的工作频率和实现功耗的优化。
图5为本发明的用于第三锁存器的源耦合结构。该电路结构与传统结构的区别在于，增加了一NMOS控制管控制尾电流源的通断，并且用作负载电阻的PMOS管采用与所增加NMOS管的反向控制信号控制。此外而外旁路了一PMOS管，并采用与所增加NMOS管相同的控制信号控制。此举是为了保证该锁存器的电流被关断后，仍然能够保持正确的逻辑电平输出。
图6是本发明的用于第四锁存器的源耦合结构。该电路结构与传统结构的区别在于，用作负载电阻的PMOS管采用一控制信号控制，以适时切断其电源电压，达到同样的消除功耗的目的。由于当该锁存器满足被关断的时候，其所连接的电路皆被关闭，因此其逻辑电平不影响电路工作。
图7为本发明的低功耗多模可编程分频器。系统结构上，在传统的级联方式上增加了或门网络，该或门网络的输出连接对应2/3单元的所增加的控制端。对于第一级2/3单元，其模式控制信号无需输出，因此当其置数信号为低时，内部第三锁存器和第四锁存器都可以关闭，所以所增加的控制端直接连接其分频比置数端。
图8为本发明的分频器所降低的功耗百分比与分频比的关系图。分频比的不同决定了被关断单元的多寡，及各单元所在的位置，此二者共同决定了所节省功耗的大小。利用MATLAB可以仿真出对应于不同分频比下的所节约功耗的百分比大小。从图中可以看出，可节约的功耗在0到50％之间。对应于不同的分频比，所能节省功耗的平均值在21％左右。
综上所述，本发明有如下技术效果：(1)电路结构简洁：只需增加少量或门，并部分采用带开关控制的锁存器电路结构；(2)低功耗：采用本发明的分频器最多可节约功耗50％，对应于不同的分频比，其平均节省功耗21％左右。
以上所述仅为本发明的一较佳实施例，凡根据本发明权利要求所做的均等变化与修饰，皆应属于本发明专利的涵盖范围。

Claims (4)

1、一种低功耗的多模可编程分频器，包括相互级联的2/3分频单元(11)和一或门(12)网络，其特征是第一级2/3分频单元的低功耗控制端LP0连接当前级的分频比控制端P0，其余2/3分频单元的低功耗控制端LP1～LPn-1连接或门(12)网络的对应输出端；分频比大小由各级2/3分频单元的分频比控制端P0～Pn-1实现；分频器的输入fin为压控振荡器的高频输出信号，分频器的输出信号从最后一级的输出端fout引出。
2、根据权利要求1所述的一种低功耗的多模可编程分频器，其特征还在于所述2/3分频单元内的第三锁存器(33)和第四锁存器(34)带有低功耗开关控制端LP，第三锁存器(33)的低功耗开关控制端(35)直接连接当前单元的分频比控制端P，第四锁存器(34)的低功耗开关控制端LP作为2/3分频单元的一输入端，连接或门(12)网络的对应输出端。
3、根据权利要求1所述的一种低功耗的多模可编程分频器，其特征还在于所述的第三锁存器(33)，采用的是带低功耗开关控制端LP的源耦合逻辑结构(40)；其中LP非(41)连接一对作负载的第一PMOS管(44)、第二PMOS管(45)的栅极控制该对作负载的PMOS管，LP分别控制第三PMOS管(42)和第一NMOS管(43)，用以切断锁存单元的工作电流，并使输出保持固定高电平。
4、根据权利要求2所述的一种低功耗的多模可编程分频器，其特征还在于所述的第四锁存器(34)采用的是带低功耗开关控制端LP非(51)的源耦合逻辑结构(50)，其中LP非(51)接一对用作负载的第四PMOS管(52)、第五PMOS管(53)的栅极，控制该对用作负载的PMOS管，以方便切断其电源电压来控制功耗。
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