CN202261235U - 双可编程减法分频器 - Google Patents

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Abstract

本实用新型涉及一种双可编程减法分频器。现有分频器电路的复杂度高、功耗大。本实用新型包括可预置减1计数器、逻辑比较器和两个寄存器。可预置减1计数器包括N（N≥3）级可预置T触发器和M（M=N-2）级与门，逻辑比较器包括N级异或门和一个或非门，第一寄存器的输入端连接第一外部预置数，第二寄存器的输入端连接第二外部预置数，逻辑比较器的输出端口作为双可编程减法分频器的输出端。本实用新型的双可编程减法分频器的分频比受两个输入分频预置数的控制，电路实现简单，分频比的可编程灵活度高。

Description

双可编程减法分频器
技术领域
本实用新型属于微电子学技术领域，涉及一种双可编程减法分频器。
背景技术
频率综合器是无线接收机中实现频率变换和信道选择的组件，而多模分频器是频率综合器中的关键模块。随着通信技术的不断发展，多模多频成为接收机发展的趋势。要实现多模多频接收机，锁相环中的多模分频器必须灵活可编程。另一方面，在一些特殊应用场合，如小数分频锁相环中，多模分频器的分频比受两个信号控制，一个信号控制整数分频，另一个信号为sigma-delta调制器的瞬态输出控制小数分频。因此实现灵活可编程的多模分频器非常重要。
分频器主要用于对所给的信号进行分频，即输入信号经过分频值为M的分频器后，输出信号频率是输入信号频率的M分之一。为了做到更好的灵活性和可重构性，分频器经常需要设计成可编程的结构，即分频值M在一定范围内可以进行设置。比如由N个触发器组成的N位分频器的分频值范围为[0,2N-1]，可编程分频器的分频值在此范围内可以更改。但上述的可编程分频器的分频比只受一个控制信号控制，如需提高编程的灵活度，需要两个或多个这种结构的多模分频器，如常用的P计数器加S计数器的结构。这种结构需要多个触发器来实现双可编程的目的，电路的复杂度和功耗大大增加。
发明内容
本实用新型的目的是针对现有技术的不足，提出一种简单结构的双可编程减法分频器，利用简单的电路结构实现灵活的可编程能力。
本实用新型包括可预置减1计数器、逻辑比较器和两个寄存器。
可预置减1计数器包括N（N≥3）级可预置T触发器和M级与门，M=N-2；
所述的可预置T触发器包括数据输入端口T、时钟输入端口CLK、使能信号输入端口SE、预置数输入端口SD、同相输出端口Q、反相输出端口QN；使能信号输入端口SE有效时，在时钟信号作用下，预置数输入端口SD的信号直接输出到同相输出端口Q；使能信号输入端口SE无效时，在时钟信号作用下，数据输入端口T的信号直接输出到同相输出端口Q；
所有的可预置T触发器的使能信号输入端口SE连接作为可预置减1计数器的使能信号输入端、时钟输入端口CLK接外部时钟信号、预置数输入端口SD按照顺序分别接第一寄存器输出的相应位，第n级可预置T触发器的预置数输入端口SD接第一寄存器输出的第n位，第n级可预置T触发器的同相输出端口Q作为可预置减1计数器输出的第n位，1≤n≤N；
第一级可预置T触发器的数据输入端口T接高电平，反相输出端口QN与第二级可预置T触发器的数据输入端口T以及各级与门的一个输入端口连接；
第二级可预置T触发器的反相输出端口QN与各级与门的另一个输入端口连接；
如N≥4，则第m（3≤m≤N-1）级可预置T触发器的数据输入端口T与第k（k=m-2）级与门的输出端口连接，反相输出端口QN与第j（j=k-1）级至第M级的与门的又一个输入端口连接；
所有中间级的可预置T触发器的反相输出端口QN分别与各级与门各输入端口连接；
最末级可预置T触发器的反相输出端口QN悬空。
所述的逻辑比较器包括N级异或门和一个或非门，各级异或门的输出端口与或非门的各个输入端口连接，或非门的输出端口作为逻辑比较器的输出端，并与可预置减1计数器的使能信号输入端连接，各级异或门的一个输入端口按照顺序分别接可预置减1计数器输出的相应位，各级异或门的另一个输入端口按照顺序分别接第二寄存器输出的相应位。
第一寄存器的输入端连接第一外部预置数，第二寄存器的输入端连接第二外部预置数，逻辑比较器的输出端口作为双可编程减法分频器的输出端。
N个可预置T触发器和M个与非门组成的减1计数器，对输入时钟信号CLK从预置数A[N]开始进行同步减1计数，时钟上升沿有效；预置数A[N]在预置使能信号SE有效时，初始化N位可预置减1计数器的输出，Q[N]=A[N]；
N位逻辑比较器主要包括N个异或门，一个或非门，用于对N位可预置减1计数器的计数值D[N]和输入预置分频值B[N]进行逻辑比较并输出相应结果；当D[N]和B[N]相等时，输出逻辑高电平；当D[N]和B[N]不等时，输出逻辑低电平；
该双可编程减法分频器的分频比为A[N]减B[N]，分频比受两个输入分频预置数的控制，电路实现简单，分频比的可编程灵活度高。
附图说明
图1为本实用新型的结构示意图；
图2为图1中可预置减1计数器的结构示意图；
图3为图1中逻辑比较器的结构示意图；
图4为本实用新型的双可编程减法分频器的实施方法流程图。
具体实施方式
如图1所示，一种双可编程减法分频器包括可预置减1计数器2、逻辑比较器3和两个寄存器1和4。
如图2所示，可预置减1计数器2包括五级可预置T触发器T-1～5和三级与门AND-1～3。
可预置T触发器T-1～5包括数据输入端口T、时钟输入端口CLK、使能信号输入端口SE、预置数输入端口SD、同相输出端口Q、反相输出端口QN；使能信号输入端口SE有效时，在时钟信号作用下，预置数输入端口SD的信号直接输出到同相输出端口Q；使能信号输入端口SE无效时，在时钟信号作用下，数据输入端口T的信号直接输出到同相输出端口Q。
五级的可预置T触发器T-1～5的使能信号输入端口SE连接作为可预置减1计数器2的使能信号输入端、时钟输入端口CLK接外部时钟信号。
第一级可预置T触发器T-1的数据输入端口T接高电平“1”，反相输出端口QN与第二级可预置T触发器T-2的数据输入端口T以及与门AND-1～3的第一输入端口连接，预置数输入端口SD[1]接第一寄存器1输出的第一位，同相输出端口Q作为可预置减1计数器2输出的第一位Q[1]；
第二级可预置T触发器T-2的数据输入端口T接第一级可预置T触发器T-1的反相输出端QN，反相输出端口QN连接与门AND-1～3的第二输入端口，预置数输入端口SD[2]接第一寄存器1输出的第二位，同相输出端口Q作为可预置减1计数器2输出的第二位Q[2]；
第三级可预置T触发器T-3的数据输入端口T接第一级与门AND-1的输出端，反相输出端口QN连接与门AND-2～3的第三输入端口，预置数输入端口SD[3]接第一寄存器1输出的第三位，同相输出端口Q作为可预置减1计数器2输出的第三位Q[3]；
第四级可预置T触发器T-4的数据输入端口T接第二级与门AND-2的输出端，反相输出端口QN连接与门AND-3第四输入端口，预置数输入端口SD[4]接第一寄存器1输出的第四位，同相输出端口Q作为可预置减1计数器2输出的第四位Q[4]；
第五级可预置T触发器T-5的数据输入端口T接第三级与门AND-3的输出端，预置数输入端口SD[5]接第一寄存器1输出的第五位，同相输出端口Q作为可预置减1计数器2输出的第五位Q[5]，反相输出端口QN悬空。
如图3所示，逻辑比较器3包括五级异或门XOR-1～5和一个或非门NOR，各级异或门XOR-1～5的输出端口与或非门NOR的各个输入端口连接，或非门NOR的输出端口作为逻辑比较器3的输出端，并与可预置减1计数器2的使能信号输入端SE连接；第一级异或门XOR-1的输入端口D[1]接可预置减1计数器2输出的第一位Q[1]，第二级异或门XOR-2的输入端口D[2]接可预置减1计数器2输出的第二位Q[2]，第三级异或门XOR-3的输入端口D[3]接可预置减1计数器2输出的第三位Q[3]，第四级异或门XOR-4的输入端口D[4]接可预置减1计数器2输出的第四位Q[4]，第五级异或门XOR-5的输入端口D[5]接可预置减1计数器2输出的第五位Q[5]；第一级异或门XOR-1的输入端口E[1]接第二寄存器输出的第一位，第二级异或门XOR-2的输入端口E[2]接第二寄存器输出的第二位，第三级异或门XOR-3的输入端口E[3]接第二寄存器输出的第三位，第四级异或门XOR-4的输入端口E[4]接第二寄存器输出的第四位，第五级异或门XOR-5的输入端口E[5]接第二寄存器输出的第五位。
如图1所示，第一寄存器1的输入端连接第一外部预置数A[N]，第二寄存器4的输入端连接第二外部预置数B[N]，逻辑比较器的输出端FOUT作为双可编程减法分频器的输出端。
如图4所示，该双可编程减法分频器的实施方法步骤如下：
步骤1：开始；
步骤2：存储分频值，即将分频预置数A[N]和B[N]分别送入N位锁存器，根据不同的需要可以采用并行或串行输入；
步骤3：计数器计数，减1计数器在时钟作用下从计数器的初始状态开始减1计数；
步骤4：逻辑判断，即判断D[n]是否等于预置数B[n]，如果两数不相等，输出逻辑低电平，直到两数相等，输出逻辑高电平；
步骤5：预置数：N位可预置减1计数器在使能信号SE作用下，初始化N位可预置减1计数器的输出为A[N]；
重复上述步骤3、步骤4及步骤5完成一个分频比为A[N]减B[N]的分频周期。

Claims (1)

1.双可编程减法分频器，包括可预置减1计数器、逻辑比较器和两个寄存器，其特征在于：所述的可预置减1计数器包括N级可预置T触发器和M级与门，N≥3、M=N-2；
所述的可预置T触发器包括数据输入端口、时钟输入端口、使能信号输入端口、预置数输入端口、同相输出端口、反相输出端口；使能信号输入端口有效时，在时钟信号作用下，预置数输入端口的信号直接输出到同相输出端口；使能信号输入端口无效时，在时钟信号作用下，数据输入端口的信号直接输出到同相输出端口；
所有的可预置T触发器的使能信号输入端口连接作为可预置减1计数器的使能信号输入端、时钟输入端口接外部时钟信号、预置数输入端口按照顺序分别接第一寄存器输出的相应位，第n级可预置T触发器的预置数输入端口接第一寄存器输出的第n位，第n级可预置T触发器的同相输出端口作为可预置减1计数器输出的第n位，1≤n≤N；
第一级可预置T触发器的数据输入端口接高电平，反相输出端口与第二级可预置T触发器的数据输入端口以及各级与门的一个输入端口连接；
第二级可预置T触发器的反相输出端口与各级与门的另一个输入端口连接；
如N≥4，则第m级可预置T触发器的数据输入端口与第k级与门的输出端口连接，反相输出端口与第j级至第M级的与门的又一个输入端口连接，   3≤m≤N-1、k=m-2、j=k-1；
所有中间级的可预置T触发器的反相输出端口分别与各级与门各输入端口连接；
最末级可预置T触发器的反相输出端口QN悬空；
所述的逻辑比较器包括N级异或门和一个或非门，各级异或门的输出端口与或非门的各个输入端口连接，或非门的输出端口作为逻辑比较器的输出端，并与可预置减1计数器的使能信号输入端连接，各级异或门的一个输入端口按照顺序分别接可预置减1计数器输出的相应位，各级异或门的另一个输入端口按照顺序分别接第二寄存器输出的相应位；
第一寄存器的输入端连接第一外部预置数，第二寄存器的输入端连接第二外部预置数，逻辑比较器的输出端口作为双可编程减法分频器的输出端。
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