KR20000019073A - 인접 비트라인간 누화 잡음을 개선한 반도체메모리장치 - Google Patents

인접 비트라인간 누화 잡음을 개선한 반도체메모리장치 Download PDF

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KR20000019073A
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Abstract

인접 비트 라인간 누화 잡음을 개선한 반도체 메모리 장치가 개시된다. 본 발명에 따른 인접 비트 라인간 누화 잡음을 개선한 반도체 메모리 장치는, 다수의 워드 라인 중 로우 어드레스 및 블럭 선택 정보에 상응하는 워드 라인을 인에이블하는 워드 라인 구동 회로, 제1비트 라인과 제1상보 비트 라인이 인접하여 병렬로 연결되고, 제1비트 라인 및 제1상보 비트 라인과 다수의 워드 라인 사이에 각각 연결되는 다수의 메모리 셀을 구비하는 메모리 셀 어레이부, 로우 어드레스/반전된 로우 어드레스와, 메모리 셀 어레이부의 블럭 선택 정보 및 메모리 셀 어레이부의 좌우 인접 블럭 선택 정보들에 응답하여 제1비트 라인 및 제1상보 비트 라인을 각각 프리차아지시키기 위한 제1, 제2프리차아지 제어 신호와, 제1비트 라인/제1상보 비트 라인을 동시에 프리차아지시키기 위한 제3프리차아지 제어 신호를 생성하는 비트 라인 프리차아지 제어 수단, 제1,제2비트 라인 프리차아지 제어 신호에 응답하여 제1비트 라인 및 제1상보 비트 라인을 독립적으로 프리차아지시키거나, 동시에 프리차아지시키는 비트 라인 프리차아지 수단 및 제3비트 라인 프리차아지 제어 신호에 응답하여 제1비트 라인/제1상보 비트 라인을 동시에 프리차아지시키고, 비트 라인 센싱 신호에 응답하여 제1비트 라인 및 제1상보 비트 라인의 전위를 센싱 증폭하는 비트 라인 센스 앰프 회로를 구비하는 것을 특징으로한다.

Description

인접 비트 라인간 누화 잡음을 개선한 반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 인접 비트 라인간 누화 잡음을 개선한 반도체 메모리 장치에 관한 것이다.
근래에 반도체 메모리 장치는 고집적화, 대용량화되어지는 추세이며, 그로 인해 인접 비트 라인 사이의 간격은 더욱 줄어들게 된다. 따라서, 비트 라인 간의 기생 커패시터는 더욱 증가하게 되고, 기생 커패시터의 크기가 증가함에 따라 인접 비트 라인 간의 누화 잡음(Crosstalk Noise)은 급격히 증가한다. 즉, 누화 잡음은 셀 데이타의 센싱(sensing) 동작 시에 정확한 데이타를 독출하는 것을 불가능하게 하는 등 데이타 독출 동작에 치명적인 영향을 끼치게 되어 반도체 메모리 장치가 오동작하는 원인이 된다. 특히, 최근에는 반도체 메모리 장치가 저전압화됨에 따라 낮은 전원 전압을 사용하고 있으며, 그에 따른 메모리 셀의 센싱 동작 마진은 더욱 줄어들고 있다. 즉, 이러한 인접 비트 라인 간의 기생 커패시터는 메모리 제품의 동작 마진 확보에 큰 문제점으로 대두되고 있다.
도 1은 종래의 반도체 메모리 장치의 메모리 어레이 회로를 설명하기 위한 회로도로서, 메모리 셀 어레이(10a, 10b), 비트 라인 프리차아지부(12a,12b) 및 비트 라인 센스 앰프 회로(13)를 포함한다. 여기에서, 메모리 셀 어레이(10a, 10b)는 서로 같은 구조를 갖고, 비트 라인 프리차아지부(12a, 12b)도 같은 구조를 갖는다.
도 1을 참조하면, 메모리 셀 어레이(10a)의 비트 라인(BL)과 워드 라인(WLi) 사이에는 셀 트랜지스터(Q11)와 셀 커패시터(C11)로 이루어진 하나의 셀이 연결되고, 비트 라인(BL)과 워드 라인(WLl) 사이에는 트랜지스터(Q12)와 커패시터(C12)로 이루어진 하나의 셀이 연결되며, 상보 비트 라인(BLB)과 워드 라인(WLj) 사이에는 트랜지스터(Q13)와 커패시터(C13)로 이루어진 셀이 연결되고 상보 비트 라인(BLB)과 워드 라인(WLk) 사이에는 트랜지스터(Q14)와 커패시터 (C14)로 이루어진 셀이 연결된다. 비트 라인 프리차아지부(12a)는 프리차아지 신호 라인(PEQ)와 게이트가 연결되고, 비트 라인(BL) 및 상보 비트 라인(BLB) 사이에 연결된 등화 트랜지스터들(Q15,Q16,Q17)을 포함하며, 프리차아지 제어 신호(PEQ)에 응답하여 비트 라인(BL) 및 상보 비트 라인(BLB)을 등화 전압(VBL)으로 프리차아지시킨다. 비트 라인 센스 앰프 회로(13)는 소자 분리 트랜지스터들(Q18, Q19, Q20, Q21), 센스 앰프(14) 및 입출력 라인 게이트(15)를 포함하며, 트랜지스터들(Q18, Q19)과 트랜지스터들(Q20, Q21)의 게이트는 소자 분리 영역(PISO)과 연결된다. 소자 분리 트랜지스터들(Q18~Q21)은 메모리 셀 어레이를 블럭 단위로 구분해준다.
도 2는 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도들로서, 각각 로우 어드레스 스트로브 신호(/RAS), 워드 라인 인에이블 신호(PWLE), 반전된 로우 어드레스(RAOB), 로우 어드레스(RAO), 블럭 선택 정보(BLSi), 승압 전압(PX), 워드 라인(WLi), 프리차아지 제어 신호(PEQ), 비트 라인 센싱 신호(PSE)가 도시된다.
도 1 및 도 2를 참조하여 종래의 반도체 메모리 장치의 동작을 설명하면 다음과 같다. 우선, 반도체 메모리 장치가 동작 모드에 진입하게 되면, 프리차아지 제어 신호 즉, 프리차아지 제어 신호(PEQ)가 하이 레벨에서 로우 레벨로 전환되며, 비트 라인 프리차아지 트랜지스터들(Q15, Q16, Q17)은 모두 오프된다. 이후에, 도 2에 도시된 로우 어드레스 스트로브 신호(/RAS)에 응답하여 워드 라인 인에이블 신호(PWLE)가 액티브되고, 선택된 워드 라인(WLi)이 인에이블되면 비트 라인 센싱 신호(PSE)는 로우 레벨에서 하이 레벨로 인에이블되어 센싱 동작이 이루어진다. 도 2를 참조하면, 워드 라인 구동 회로(미도시)에서 생성되는 블럭 선택 신호(BLSi)가 인에이블되는 시점에서 프리차아지 제어 신호(PEQ)가 로우 레벨로 전이됨을 알 수 있다. 이후에 센싱 동작이 완료되면, 비트 라인 센싱 신호(PSE)가 로우 레벨로 인액티브됨에 따라 프리차아지 제어 신호(PEQ)는 다시 하이 레벨이 된다.
즉, 메모리 칩이 동작 모드에 진입하게 되면, 워드 라인(WLi)이 인에이블되기 전에 비트 라인 프리차아지 트랜지스터들(Q15,Q16, Q17)이 동시에 오프되기 때문에, 비트 라인(BL)과 상보 비트 라인(BLB)은 모두 등화 전압(VBL)이 공급되지 않고 플로팅 상태가 된다. 따라서, 워드 라인(WLi)이 인에이블되면 셀 트랜지스터(Q11)가 턴온되고 셀 전위 즉, 데이타는 비트 라인(BL)에 전달되어 비트 라인(BL)의 전위를 변화시키다. 즉, 셀 데이타가 "1"일 경우에는 비트 라인(BL)이 하이 레벨이 되고 상보 비트 라인(BLB)이 로우 레벨이 되며, 셀 데이타가 "0"일 경우에는 비트 라인(BL)이 로우 레벨이 되고, 상보 비트 라인(BLB)이 하이 레벨이 된다. 이 때, 비트 라인 프리차아지 트랜지스터들(Q15, Q16, Q17)이 오프되어 있으므로 셀이 연결되지 않은 상보 비트 라인(BLB)의 전위는 기생 커패시터(Cbl)에 의해 영향을 받게 되므로 등화 전압(VBL) 즉, VCC/2의 레벨을 유지하지 못하고 누화 잡음을 발생시키게 된다. 즉, 비트 라인(BL)의 전위가 높아지면, 상보 비트 라인(BLB)의 전위도 높아지고, 비트 라인(BL)의 전위가 낮아지면 상보 비트 라인(BLB)의 전위도 낮아지게 되어 결국 비트 라인(BL)과 상보 비트 라인(BLB)의 전위차가 작아지게 됨으로써 비트 라인 센싱 시에 오동작을 일으키게 된다. 다시 말해서, 비트 라인(BL)과 상보 비트 라인(BLB) 간의 전위차가 작아지게 되면, 센스 앰프(14)에서 전압을 감지하는 시간이 오래 걸리게 될 뿐 아니라 극한 경우에는 데이타가 반전되는 현상이 발생할 수 있다는 문제점이 있다. 특히, 인접 비트 라인과의 거리가 짧을수록 기생 커패시터(Cbl)가 더 커지게 되어 상술한 오동작을 일으키는 심각한 원인이 된다는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 메모리 장치의 비트 라인 센싱 동작 시에 셀이 연결된 비트 라인의 전위가 셀 데이타에 의해 충분히 변화한 후 셀이 연결되지 않은 비트 라인을 프리차아지 동작에서 해제시킴으로써 기생 트랜지스터에 의해 발생되는 인접 비트 라인 간의 누화 잡음을 줄일 수 있는 인접 비트 라인간 누화 잡음을 개선한 반도체 메모리 장치를 제공하는데 있다.
도 1은 종래의 반도체 메모리 장치의 메모리 어레이 회로를 설명하기 위한 회로도이다.
도 2는 도 1에 도시된 회로의 동작을 설명하기 위한 파형도들이다.
도 3은 본 발명에 따른 인접 비트 라인간 누화 잡음을 개선한 반도체 메모리 장치를 설명하기 위한 개략적인 블럭도이다.
도 4는 도 3에 도시된 반도체 메모리 장치의 메모리 어레이 회로를 설명하기 위한 바람직한 실시예의 회로도이다.
도 5는 도 3에 도시된 반도체 메모리 장치의 워드 라인 구동 회로를 설명하기 위한 상세한 회로도이다.
도 6은 도 3에 도시된 반도체 메모리 장치의 비트 라인 프리차아지 제어 회로를 설명하기 위한 바람직한 실시예의 회로도이다.
도 7은 도 3에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 제1파형도이다.
도 8은 도 3에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 제2파형도이다.
도 9는 도 4에 도시된 메모리 어레이 회로의 레이아웃 구조를 설명하기 위한 도면이다.
상기 과제를 이루기위해, 본 발명에 따른 인접 비트 라인간 누화 잡음을 개선한 반도체 메모리 장치는, 로우 어드레스 스트로브 신호에 응답하여 로우 어드레스를 디코딩하고, 디코딩된 로우 어드레스 및 블럭 선택 정보를 출력하며, 다수의 워드 라인 중 로우 어드레스 및 블럭 선택 정보에 상응하는 워드 라인을 인에이블하는 워드 라인 구동 회로, 제1비트 라인과 제1상보 비트 라인이 인접하여 병렬로 연결되고, 제1비트 라인 및 제1상보 비트 라인과 다수의 워드 라인 사이에 각각 연결되는 다수의 메모리 셀을 구비하는 메모리 셀 어레이부, 로우 어드레스/반전된 로우 어드레스와, 메모리 셀 어레이부의 블럭 선택 정보 및 메모리 셀 어레이부의 좌우 인접 블럭 선택 정보들에 응답하여 제1비트 라인 및 제1상보 비트 라인을 각각 프리차아지시키기 위한 제1, 제2프리차아지 제어 신호와, 제1비트 라인/제1상보 비트 라인을 동시에 프리차아지시키기 위한 제3프리차아지 제어 신호를 생성하는 비트 라인 프리차아지 제어 수단, 제1,제2비트 라인 프리차아지 제어 신호에 응답하여 제1비트 라인 및 제1상보 비트 라인을 독립적으로 프리차아지시키거나, 동시에 프리차아지시키는 비트 라인 프리차아지 수단 및 제3비트 라인 프리차아지 제어 신호에 응답하여 제1비트 라인/제1상보 비트 라인을 동시에 프리차아지시키고, 비트 라인 센싱 신호에 응답하여 제1비트 라인 및 제1상보 비트 라인의 전위를 센싱 증폭하는 비트 라인 센스 앰프 회로로 구성되는 것이 바람직하다.
이하, 본 발명에 따른 인접 비트 라인간 누화 잡음을 개선한 반도체 메모리 장치에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 3은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 블럭도로서, 워드 라인 구동 회로(36a, 36b), 비트 라인 프리차아지 제어부(38a,38b) 및 메모리 어레이 회로(300)를 포함하고, 메모리 어레이 회로(300)는 메모리 셀 어레이 블럭(30a, 30b), 비트 라인 프리차아지부(32a, 32b) 및 비트 라인 센스 앰프 회로(34)를 포함한다. 여기에서, 반도체 메모리 장치는 폴디드 비트 라인(Folded Bit Line) 구조를 갖는다. 도 3에는 설명의 편의를 위해 반도체 메모리 장치의 일부 만을 도시하였으나, 실제로는 도 3에 도시된 것과 같은 블럭등이 다수 개 연결되어진다.
도 3에 도시된 워드 라인 구동 회로(36a, 36b)는 로우 어드레스 스트로브 신호(/RAS)에 응답하여 로우 어드레스를 디코딩하고, 디코딩된 결과를 블럭 선택 정보와 디코딩된 로우 어드레스로서 생성하며 생성된 로우 어드레스에 상응하는 메모리 셀 어레이의 워드 라인(WL1~WLn)을 구동한다.
메모리 셀 어레이(30a, 30b)는 워드 라인(WL1~WLn)과 비트 라인(BL1~BLm) 또는 상보 비트 라인(BLB1~BLBm) 사이에 연결되어 하나의 셀 트랜지스터와 셀 커패시터로 이루어진 복수 개의 메모리 셀들을 구비하고, 워드 라인 구동 회로(36a)에서 인에이블된 워드 라인과 연결된 셀의 데이타를 비트 라인 또는 상보 비트 라인을 통하여 출력하거나, 소정의 데이타를 상기 메모리 셀에 저장한다.
비트 라인 프리차아지 제어부(38a)는 로우 어드레스(RA0)와 반전된 로우 어드레스(RA0B) 및 블럭 선택 정보들(BLSh, BLSi, BLSj)에 응답하여 비트 라인 센싱 신호(PSE) 및 비트 라인 프리차아지 제어 신호들(PEQa1, PEQb1, PEQab1)을 생성하고, 비트 라인 프리차아지 제어부(38b)는 로우 어드레스(RA0), 반전된 로우 어드레스(RA0B) 및 블럭 선택 정보들(BLSi, BLSj, BLSk)에 응답하여 비트 라인 센싱 신호(PSE) 및 비트 라인 프리차아지 제어 신호들(PEQa2, PEQb2, PEQab2)을 생성한다. 여기에서, 프리차아지 제어 신호(PEQa1및 PEQa2)는 데이타 센싱 시에 비트 라인(BL)의 프리차아지를 제어하기 위한 신호이고, 프리차아지 제어 신호(PEQb1및 PEQb2)는 상보 비트 라인(BLB)의 프리차아지를 제어하기 위한 신호로서, 비트 라인(BL)과 비트 라인(BLB)는 분리된 프리차아지 제어 신호들에 의해 독립적으로 제어된다. 또한, 프리차아지 제어 신호(PEQab1및 PEQab2)는 비트 라인(BL)과 상보 비트 라인(BLB)의 프리차아지를 동시에 제어하기 위한 제어 신호로서, 서로 같은 경로를 통하여 비트 라인 센스 앰프 회로(34)로 인가되므로 메모리 셀 어레이(30a 및 30b)는 PEQab를 공유하게 된다. 여기에서, BLSi는 메모리 셀 어레이(30a)에 대한 블럭 선택 정보를 나타내고, BLSh와 BLSj는 각각 메모리 셀 어레이(30a)에 대한 좌우 인접 블럭들의 블럭 선택 정보를 나타낸다. 한편, BLSj는 메모리 셀 어레이(30b)에 대한 블럭 선택 정보를 나타내고, BLSi와 BLSk는 각각 메모리 셀 어레이(30b)에 대한 좌우 인접 블럭들의 블럭 선택 정보를 나타냄을 알 수 있다.
비트 라인 프리차아지부(32a, 32b)는 비트 라인 프리차아지 제어부(38a, 38b)에서 생성된 프리차아지 제어 신호들(PEQa1, PEQb1및 PEQa2, PEQb2)에 응답하여 비트 라인 및 상보 비트 라인을 각각 프리차아지시킨다. 즉, 메모리 칩의 프리차아지 동작 시에는 셀이 연결된 비트 라인과 셀이 연결되지 않은 비트 라인이 프리차아지 온되는 동작 시간이 같고, 메모리 칩의 동작 모드에서는 선택된 셀에 연결된 비트 라인의 프리차아지가 먼저 오프되고, 셀과 연결되지 않은 인접 비트 라인의 프리차아지는 소정 시간 지연되어 셀이 연결된 비트 라인의 전위가 셀 데이타에 의해 충분히 차아지 셰어링(Charge Sharing)된 후 오프된다는 특징이 있다.
비트 라인 센스 앰프 회로(34)는 비트 라인 및 상보 비트 라인을 센싱하여 데이타를 읽어내기 위한 센스 앰프와 I/O 게이트를 내부에 구비하며, 비트 라인 프리차아지 제어부(32a, 32b)에서 출력된 프리차아지 제어 신호(PEQab1또는 PEQab2)를 입력하여 메모리 칩의 프리차아징 동작 및 센싱 동작 시에 비트 라인 및 상보 비트 라인을 동시에 프리차아지시키고, 비트 라인 센싱 신호(PSE)에 응답하여 비트 라인의 전위를 셀 데이타에 의해 차아지 셰어링함으로써 비트 라인을 센싱한다. 여기에서, 메모리 셀 어레이(30a) 및 비트 라인 프리차아지 제어부(32a)가 동작할 때, 메모리 셀 어레이(30b)와 비트 라인 프리차아지부(32b)는 동작하지 않으므로 비트 라인 센스 앰프 회로(34)에 인가되는 프리차아지 제어 신호는 PEQab1또는 PEQab2중 하나가 되며 메모리 블럭 간에 서로 공유하는 것이 가능하다.
도 4는 도 3에 도시된 반도체 메모리 장치의 메모리 어레이 회로(300)를 설명하기 위한 바람직한 실시예의 회로도로서, 메모리 셀 어레이(30a, 30b), 비트 라인 프리차아지부(32a, 32b), 비트 라인 센스 앰프 회로(34)를 포함한다.
도 4를 참조하면, 메모리 셀 어레이(30a)에서 비트 라인(BL1)과 워드 라인(WLi)사이에는 셀 트랜지스터(Q41)와 셀 커패시터(C41)가 하나의 셀을 이루어 연결되고, 셀 트랜지스터(Q42)와 셀 커패시터(C42)가 하나의 셀을 이루어 비트 라인(BL1)과 워드 라인(WLl) 사이에 연결된다. 상보 비트 라인(BLB1)과 워드 라인(WLj) 사이에는 셀 트랜지스터(Q43)와 셀 커패시터(C43)가 연결되어 하나의 셀을 이루며, 상보 비트 라인(BLB1)과 워드 라인(WLk)사이에는 셀 트랜지스터(Q44)와 셀 커패시터(C44)가 연결되어 하나의 셀을 이룬다. 비트 라인(BL2)과 워드 라인(WLi) 사이에는 트랜지스터(Q45)와 셀 커패시터(C45)가 연결되어 하나의 셀을 이루고, 비트 라인(BL2)과 워드 라인(WLl) 사이에는 트랜지스터(Q46)와 커패시터(C46)가 연결되어 하나의 셀을 이룬다. 상보 비트 라인(BLB2)과 워드 라인(WLj)사이에는 트랜지스터(Q47)와 커패시터(C47)가 연결되어 하나의 셀을 이루고, 상보 비트 라인(BLB2)과 워드 라인(WLk) 사이에는 트랜지스터(Q48)과 커패시터들(C48)가 연결되어 하나의 셀을 이룬다. 메모리 셀 어레이(30b)도 같은 구조를 가지며, 간략한 도시를 위해 생략한다.
도 4를 참조하면, 비트 라인 프리차아지부(32a)에서 비트 라인(BL1)과 등화 전압(VBL) 사이에는 등화 트랜지스터(Q52)가 연결되고, 프리차아지 제어 신호(PEQa1)에 응답하여 비트 라인(BLB1)의 프리차아지를 제어한다. 또한, 상보 비트 라인(BLB1)과 등화 전압(VBL) 사이에는 등화 트랜지스터(Q53)가 연결되고, 프리차아지 제어 신호(PEQb1)에 응답하여 상보 비트 라인(BLB1)의 프리차아지를 제어한다. 비트 라인(BL1)과 비트 라인(BL2) 사이에는 등화 트랜지스터(Q51)가 연결되고, PEQa1에 응답하여 BL1과 BL2의 프리차아지를 제어한다. 상보 비트 라인(BLB1)과 상보 비트 라인(BLB2) 사이에는 등화 트랜지스터(Q54)가 연결되고, PEQb1에 응답하여 BLB1과 BLB2의 프리차아지를 제어한다. 비트 라인(BL2)과 등화 전압(VBL) 사이에는 트랜지스터(Q55)가 연결되고, PEQa1에 응답하여 비트 라인(BL2)의 프리차아지를 제어한다. 비트 라인(BL2)과 상보 비트 라인(BLB2) 사이에는 등화 전압(VBL)을 기준으로 트랜지스터들(Q55,Q56)이 연결되어 각각 PEQa1,PEQb1에 응답하여 BL2와 BLB2의 프리차아지를 제어한다. 도 4에 도시된 바와 같이, 본 발명에서는 비트 라인(BL)과 상보 비트 라인(BLB)의 프리차아지를 제어하는 제어 신호를 별도로 구현함으로써 등화 트랜지스터들을 각각 독립적으로 제어하는 것이 가능하다는 특징이 있다. 여기에서, 프리차아지 제어 신호들(PEQa1,PEQb1)은 선택될 워드 라인이 비트 라인(BL1, BL2) 또는 상보 비트 라인(BLB1, BLB2)에 연결될 것인지를 결정하는 로우 어드레스(RA0)에 의해 제어되며, 비트 라인/상보 비트 라인을 동시에 제어하는 프리차아지 제어 신호(PEQab1)는 블럭 선택 정보에 의해 제어된다. 비트 라인 프리차아지 제어 신호들(PEQa1, PEQb1,PEQab1)의 생성 과정에 의해서는 하기의 도 6을 참조하여 상세히 설명되어질 것이다.
도 4의 비트 라인 센스 앰프 회로(34)는 비트 라인(BL1)과 상보 비트 라인 (BLB1) 사이에 센스 앰프(45)와 I/O 게이트(46)가 연결되고, 게이트가 프리차아지 제어 신호(PEQab1)와 연결된 등화 트랜지스터(Q63)가 연결되어 비트 라인(BL1)과 상보 비트 라인(BLB1)의 프리차아지를 제어한다. 또한, 상보 비트 라인(BLB1)과 비트 라인(BL2) 사이에는 등화 트랜지스터(Q66)가 연결되고, 비트 라인(BL2)과 상보 비트 라인(BLB2) 사이에는 등화 트랜지스터(Q68)가 연결되며, PEQab1에 응답하여 각각 BLB1과 BL2, BL2와 BLB2의 프리차아지를 제어한다. 이 때, 인접 블럭과 구별하기 위해 센스 앰프 회로(34) 내부의 좌측에는 소자 분리 영역(PISO)을 게이트로 입력하는 소자 분리 트랜지스터들(Q61,Q64,Q67,Q69)이 각 비트 라인(BL1, BL2)들과 상보 비트 라인들(BLB1, BLB2)에 위치한다. 또한, 센스 앰프 회로(34) 우측에는 소자 분리 영역(PISO)을 게이트로 입력하는 트랜지스터들(Q65,Q66, Q70,Q71)이 각 비트 라인들에 위치한다. 여기에서, 소자 분리 영역(PISO)은 일반적으로 승압 전원(VPP)을 이용한다.
도 4를 참조하여 메모리 어레이 회로(300)의 동작을 설명하면 다음과 같다.
도 4에 도시된 실시예에서 인가되는 워드 라인을 각각 WLi, WLj, WLk, WLl,… 라 가정하면, 워드 라인은 순차적으로 배치되지 않고 각각 1, 0, 2, 3, 7, 6, 4, 5,… 등의 순으로 배치된다. 따라서, 워드 라인의 최하위 비트는 항상 1001로 변화하기 때문에, WLi, WLj, WLk, WLl은 각각 RA0, RAOB, RA0B, RA0가 된다. 예를 들어, 1, 0, 2, 3을 이진수로 나타내면, 각각 01, 00, 10, 11이 되며 여기에서, 하위 비트는 1 0 0 1이 됨을 알 수 있다. 또한, 7, 6, 4, 5 도 2진수로 나타내면, 0111, 0110, 0100, 0101이 되어 최하위 비트는 각각 1 0 0 1로 일정하게 변화됨을 알 수 있다.
본 발명에 따른 메모리 어레이 회로(300)의 동작은 메모리 칩이 동작 모드에 진입하는 경우와, 프리차아지 동작 모드에 진입하는 경우로 나누어 설명하며, 비트 라인 센스 앰프 회로(34)의 좌측에 위치한 블럭들을 예를 들어 설명한다.
우선, 메모리 칩이 동작 모드에 진입하면, 외부에서 인가되는 로우 어드레스에 의해 해당 워드 라인이 선택된다. 이 때, 선택된 워드 라인이 비트 라인에 연결되는지 또는 상보 비트 라인에 연결되는지는 로우 어드레스에 의해 결정된다. 예를 들어, 로우 어드레스(RA0)가 선택되면, RA0는 하이 레벨이 되고 RA0B는 로우 레벨이 되며, Q41과 C41로 이루어진 메모리 셀 및 Q42와 C42로 이루어진 메모리 셀은 비트 라인(BL1)에 연결된다. 비트 라인(BL2)와 연결된 셀의 경우에도 같은 방식으로 동작한다. 한편, 로우 어드레스(RA0B)가 선택되면 RA0B는 하이 레벨이 되고, RAO는 로우 레벨이 되므로 Q43과 C43으로 이루어진 메모리 셀 및 Q44와 C44로 이루어진 메모리 셀은 상보 비트 라인(BLB1)에 연결된다. 상보 비트 라인(BLB2)과 연결된 셀의 경우에도 같은 방식으로 동작한다. 즉, 상술한 바와 같이, 로우 어드레스(RA0)가 선택된 경우에는 RAO가 하이 레벨이 되므로 메모리 셀은 비트 라인(BL1)에 연결되고, 비트 라인 프리차아지 제어부(38a)에서 생성된 프리차아지 제어 신호(PEQa1및 PEQab1)가 먼저 로우 레벨이 되어 PEQa1과 연결된 등화 트랜지스터(Q52) 및 PEQab1와 연결된 등화 트랜지스터(Q63)가 빠른 시간에 턴오프된다. 이 때, 워드 라인(WLi)이 인에이블되어 비트 라인(BL1)의 전위가 셀 데이타에 의해 충분히 변화되면, 소정 시간 지연되어 로우 레벨이 되는 프리차아지 제어 신호(PEQb1)에 의해 등화 트랜지스터(Q53)가 턴오프된다. 따라서, 비트 라인(BL1)의 전위가 차아지 셰어링에 의해 변화하더라도, 상보 비트 라인(BLB1)은 트랜지스터(Q53)가 턴온되어 있으므로 소정 시간 동안은 계속 프리차아지 상태를 유지하게 되어 VCC/2의 등화 전압(VBL)을 유지하게 된다. 따라서, 비트 라인(BL1)과 상보 비트 라인(BLB1) 사이의 기생 커패시터(Cbl1)에 의해 발생하는 누화 잡음을 줄일 수 있게 된다. 이후에, 비트 라인(BL1)과 상보 비트 라인(BLB1)의 프리차아지 동작이 모두 오프되면, 비트 라인 센싱 신호(PSE)가 인에이블되며, I/O게이트(45) 및 센스 앰프(46)는 비트 라인(BL1)과 상보 비트 라인(BLB1)의 전위를 감지하여 차아지 셰어링된 전압과 기준 전압을 비교함으로써 셀 데이타가 하이 레벨인지 로우 레벨인지를 판별한다.
한편, 비트 라인의 센싱 동작이 완료되면, 비트 라인 센싱 신호(PSE)가 로우 레벨로 인액티브되며, 이 시점에서 프리차아지 제어 신호들(PEQa1, PEQb1, PEQab1)이 동시에 하이 레벨로 인에이블된다. 따라서, 프리차아지 제어 신호들을 게이트 입력으로하는 트랜지스터들(Q52, Q53 및 Q63)이 동시에 턴온됨으로써 비트 라인 및 상보 비트 라인은 등화 전압(VBL)로 프리차아지된다.
한편, 반전된 로우 어드레스(RAOB)가 선택된 경우에는 RAOB가 하이 레벨이 되며, 메모리 셀은 상보 비트 라인(BLB1)에 연결되고, 비트 라인 프리차아지 제어부(38a)에서 생성된 프리차아지 제어 신호(PEQb1및 PEQab1)가 먼저 로우 레벨이 됨으로써 PEQb1와 연결된 등화 트랜지스터(Q53)와 PEQab1와 연결된 등화 트랜지스터(Q63)가 먼저 턴오프된다. 이 때, 워드 라인(WLj)이 인에이블되어 상보 비트 라인(BLB1)의 전위가 셀 데이타에 의해 충분히 변화되면, 프리차아지 제어 신호(PEQa1)은 소정 시간 지연되어 로우 레벨이 되어 등화 트랜지스터(Q52)가 턴오프된다. 따라서, 상보 비트 라인(BLB1)의 전위가 차아지 셰어링에 의해 변화하더라도 비트 라인(BL1)은 소정 시간 동안은 프리차아지 상태를 유지하게 되어 기생 커패시터(Cbl1)에 의한 누화 잡음이 최소화될 수 있다.
도 4에 도시된 실시예의 회로도에서, 비트 라인 프리차아지부(32a)는 비트 라인(BL1)과 상보 비트 라인(BLB1) 사이에 등화 트랜지스터들(Q52, Q53)을 구비하는 것 외에도 비트 라인(BL1)과 비트 라인(BL2)을 프리차아지시키기 위한 트랜지스터(Q51)를 더 구비하고, 상보 비트 라인(BLB1)과 상보 비트 라인(BLB2)을 동시에 프리차아지시키기 위한 트랜지스터(Q54)를 더 구비한다는 특징이 있다. 따라서 비트 라인의 프리차아지 모드에서는 인접 비트 라인들 뿐 아니라, 인접하지 않은 비트 라인들의 전위를 함께 등화시킬 수 있다는 이점이 있다. 또한, 비트 라인 센스 앰프 회로(34)에는 상보 비트 라인(BLB1)과 비트 라인(BL2)를 동시에 등화시키기 위한 등화 트랜지스터(Q66)를 더 구비함으로써 프리차아지 모드에서 좀더 확실하게 비트 라인들을 등화시킬 수 있다는 이점이 있다.
도 5는 도 3에 도시된 반도체 메모리 장치의 워드 라인 구동 회로(36a)를 설명하기 위한 바람직한 일실시예의 회로도로서, 워드 라인 인에이블 신호 생성부(500), 로우 디코더(510), 워드 라인 구동부(520)를 포함한다. 여기에서, 워드 라인 인에이블 신호 생성부(500)는 직렬 연결된 인버터들(51~59), 노아 게이트(503) 및 인버터(505)를 포함한다. 로우 디코더(510)는 낸드 게이트들(512, 514, 516)과 인버터들(517,518,519)을 포함한다. 워드 라인 구동부(520)는 트랜지스터들(M58, M59), 로우 디코더(510)의 각 출력들을 게이트 입력으로하는 직렬 연결된 트랜지스터들(M51, M52, M53), 인버터(522), 트랜지스터(M54), 승압 회로(526), 트랜지스터들(M55, M56)로 구성된다. 도 5에 도시된 실시예의 회로에서 워드 라인 인에이블 신호 생성부(500)을 구현하는 인버터들의 수는 9개로 한정되어 있으나, 설계 방식에 따라 가변되어질 수 있다.
도 5에 도시된 워드 라인 인에이블 신호 생성부(500)는 로우 어드레스 스트로브 신호(/RAS)에 응답하여 워드 라인을 구동하기 위한 워드 라인 인에이블 신호(PWLE)를 생성한다. 로우 디코더(510)는 로우 어드레스들을 조합하여 디코딩하고, 디코딩된 결과를 블럭 선택 정보 및 디코딩된 어드레스 신호로서 출력한다. 워드 라인 구동부(520)는 워드 라인 인에이블 신호(PWLE), 블럭 선택 정보(BLSi) 및 디코딩된 로우 어드레스(DRAa, DRAb)에 응답하여 선택된 워드 라인에 승압 신호(PXi)를 전달함으로써 워드 라인(WL)을 구동한다.
도 5를 참조하여 본 발명에 따른 반도체 메모리 장치의 워드 라인 구동 회로의 동작에 관하여 상세히 설명하면 다음과 같다.
우선, 로우 어드레스 스트로브 신호(/RAS)가 로우 레벨로 인에이블되면, 인버터들(51~55)을 거쳐서 반전되어 제1노드(N1)의 전위는 하이 레벨이 되고 노아 게이트(503)의 출력은 소정 시간 지연되어 로우 레벨이 된다. 이 신호는 인버터(505)의 입력으로 인가되고, 인버터(505)에서 반전되어 하이 레벨의 워드 라인 인에이블 신호(PWLE)로서 생성된다. 로우 디코더(510)의 낸드 게이트(512)는 인가되는 로우 어드레스들(RA2, RA3, RA4)을 입력하여 반전 논리곱하고, 반전 논리곱된 결과를 인버터(512)에서 반전시켜 디코딩된 로우 어드레스(DRAa)로서 출력한다. 또한, 낸드 게이트(514)는 로우 어드레스들(RA5, RA6, RA7)을 입력하여 반전 논리곱하고, 반전 논리곱된 결과를 디코딩된 로우 어드레스(DRAb)로서 출력한다. 낸드 게이트(516)는 로우 어드레스들(RA8, RA9, RA10)를 입력하여 반전 논리곱하고, 반전 논리곱된 결과를 블럭 선택 정보(BLSi)로서 출력한다. 워드 라인 구동부(520)의 PMOS트랜지스터들(M58, M59)은 각각 워드 라인 인에이블 신호(PWLE)와 제2노드(N2)의 전압을 게이트로 입력하며 디코딩된 어드레스(DRAa, DRAb) 및 블럭 선택 정보(BLSi)가 하이 레벨로 인에이블되었을때 M58과 M59의 드레인 전압은 로우 레벨이 되어 트랜지스터(M56)를 오프시키고, 인버터(522)를 통하여 트랜지스터(M54)의 소스로 인가된다. 이 때, 워드 라인 구동부(520)의 승압 회로(526)는 로우 어드레스(RA0, RA1)를 디코딩하여 승압 신호(PXi)를 생성한다. 승압 신호(PXi)는 턴온된 트랜지스터(M55)를 통하여 워드 라인(WL)으로 전달되고, 선택된 워드 라인(WL)의 전위를 승압 레벨로 상승시킨다. 상술한 바와 같이, 로우 스트로브 신호(/RAS)가 인에이블되어 워드 라인 인에이블 신호(PWLE)가 액티브되면 해당되는 로우 어드레스와 블럭 선택 정보에 따라서 선택된 워드 라인(WL)이 인에이블된다.
도 6은 도 3에 도시된 반도체 메모리 장치의 비트 라인 프리차아지 제어부(38a)를 설명하기 위한 바람직한 실시예의 회로도로서, 비트 라인 센싱 신호 발생부(600), 제1프리차아지 제어 신호 발생부(620) 및 제2프리차아지 제어 신호 발생부(640)를 포함한다. 여기에서, 비트 라인 센싱 신호 발생부(600)는 직렬 연결된 인버터들(61~68)로 구성되고, 제1 프리차아지 제어 신호 발생부(620)는 앤드 게이트(622, 624), 노아 게이트들(626,628), 인버터들(630, 632), 노아 게이트들(634, 636)로 구성된다. 제2프리차아지 제어 신호 발생부(640)는 노아 게이트(642, 낸드 게이트(644), 인버터(646) 및 노아 게이트(648)로 구성된다.
도 6에 도시된 비트 라인 센싱 신호 발생부(600)는 워드 라인 구동 회로(36a)에서 인가되는 블럭 선택 정보(BLSi)를 소정 시간 지연시켜 비트 라인 센싱 신호(PSE)를 생성한다. 제1프리차아지 제어 신호 생성부(620)는 블럭 선택 정보(BLSi)와, 로우 어드레스(RA0) 및 반전된 로우 어드레스(RA0B)에 응답하여 프리차아지 제어 신호(PEQa1)와 프리차아지 제어 신호(PEQb1)을 생성한다. 제2프리차아지 제어 신호 발생부(640)는 블럭 선택 정보(BLSi), 비트 라인 센싱 신호(PSE) 및 인접 블럭 선택 정보들(BLSh, BLSj)을 논리 조합하여 비트라인(BL), 상보 비트 라인(BLB)을 동시에 제어하기 위한 제2프리차아지 제어 신호(PEQab1)를 생성한다.
만일, 도 3에 도시된 비트 라인 프리차아지 제어부(38b)에 대해서 도시하는 경우에는, 상기 블럭 선택 정보(BLSi) 대신에 BLSj가 인가되어야 하고, BLSh는 BLSi가 되어야 하고, BLSj는 BLSk가 되어야함을 알 수 있다. 이러한 경우에, 각각의 프리차아지 제어 신호들 PEQa1, PEQb1, PEQab1은 각각 PEQa2, PEQb2, PEQab2가 된다. 도 6을 참조하여 비트 라인 프리차아지 제어부(38a)의 동작에 관하여 상세히 설명하면 다음과 같다.
우선, 메모리 칩의 동작 모드에서 로우 어드레스(RAO)가 선택되는 경우의 동작을 설명하면 RAO는 하이 레벨이 되고, RAOB는 로우 레벨이 된다. 즉, 도 3에 도시된 메모리 셀 어레이 블럭(30a)이 선택되어 블럭 선택 정보(BLSi)가 하이 레벨로 인에이블되면, RAO와 RAOB는 각각 하이 레벨과 로우 레벨을 가지므로 앤드 게이트(622)의 출력은 하이 레벨이 되고, 인버터(630)의 출력이 하이 레벨이 되므로 노아 게이트(634)를 통하여 로우 레벨의 프리차아지 제어 신호(PEQa1)를 생성한다. 마찬가지로, 좌우측 인접 블럭들의 블럭 선택 정보(BLSh, BLSj)를 입력으로하는 노아 게이트(642)의 출력이 하이 레벨이 되기 때문에, 낸드 게이트(644)의 출력도 로우 레벨이 된다. 따라서, 프리차아지 제어 신호(PEQa1)와 동시에 프리차아지 제어 신호(PEQab1)도 로우 레벨이 된다. 이 때, 노아 게이트(628)는 블럭 선택 정보(BLSi)를 소정 시간 지연시켜 생성한, 지연된 프리차아지 제어 신호(PEQD)가 하이 레벨이 될 때 그 출력이 로우 레벨이 된다. 따라서, 비트 라인 센싱 신호(PSE)와 인버터(632)의 출력이 노아 게이트(636)에서 반전 논리합되어 로우 레벨의 프리차아지 제어 신호(PEQb1)를 생성한다. 즉, 로우 어드레스(RA0)가 선택되면, 프리차아지 제어 신호(PEQa1, PEQab1)가 먼저 로우 레벨이 되고, 소정 시간 지연된 후 프리차아지 제어 신호(PEQb1)가 로우 레벨이 된다. 이러한 상태에서 비트 라인 센싱이 이루어지며, 센싱이 완료되면 RA0와 블럭 선택 정보(BLSi)가 로우 레벨이 되며, 비트 라인 센싱 신호(PSE)가 로우 레벨이 되는 시점에서 프리차아지 제어 신호들(PEQa1,PEQb1, PEQab1)이 하이 레벨이 된다.
한편, 반전된 로우 어드레스(RA0B)가 선택되는 경우에도 블럭 선택 정보(BLSi)와 하이 레벨의 RA0B에 의해 노아 게이트(636)의 출력인 PEQb1와 PEQab1이 먼저 로우 레벨이 되고, 소정 시간 지연된 PEQD와 비트 라인 센싱 신호(PSE)에 의해 PEQa1이 로우 레벨이 된다.
도 7은 도 3에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 제1파형도로서, 비트 라인 센싱 시에 비트 라인(BL)에 연결된 셀이 선택되는 경우의 각 신호들을 나타낸다.
도 7을 참조하면, 로우 어드레스 스트로브 신호(/RAS)가 로우 레벨로 인에이블되면, 워드 라인 인에이블 신호(PWLE)가 하이 레벨로 인에이블된다. 이 때, 로우 어드레스(RA0)가 선택되어 하이 레벨이 되고, 디코딩된 어드레스에 의해 블럭 선택 정보(BLSi)가 하이 레벨이 되면, 선택된 워드 라인에는 승압 신호(PX)가 전달되어 워드 라인(WLi)이 인에이블된다. 즉, 인에이블된 블럭 선택 정보(BLSi)에 응답하여 프리차아지 제어 신호(PEQa1)가 로우 레벨이 되고, 동시에 블럭 선택 정보(BLSi)에 의해 PEQab1가 먼저 로우 레벨이 된다. 따라서, 셀이 연결된 비트 라인(BL)이 프리차아지 상태에서 먼저 오프되고, 차아지 셰어링이 이루어질 때까지, 셀이 연결되지 않은 상보 비트 라인(BLB)의 프리차아지는 계속 유지된 후 오프된다. 즉, 소정 시간 지연된 프리차아지 제어 신호(PEQD)에 의해 PEQb1가 로우 레벨이 된다. 도 7에 도시된 바와 같이, 센싱 동작이 완료되어 비트 라인 센싱 신호(PSE)가 로우 레벨로 디스에이블되면, 센싱 신호(PSE)에 응답하여 모든 프리차아지 제어 신호들(PEQa1, PEQb1, PEQab1)은 동시에 하이 레벨로 액티브된다.
도 8은 도 3에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 제2파형도로서, 비트 라인 센싱 시에 상보 비트 라인(BLB)에 연결된 셀이 선택되는 경우의 각 신호들을 나타낸다.
도 8을 참조하면, 상보 비트 라인(BLB)에 연결된 셀이 선택되는 경우에는 RA0B가 하이 레벨이며, 상보 비트 라인(BLB)의 프리차아지를 제어하기 위한 프리차아지 제어 신호(PEQb1) 및 BL과 BLB를 동시에 제어하기 위한 제어 신호(PEQab1)가 먼저 로우 레벨이 되고, 소정 시간 후에 프리차아지 제어 신호(PEQa1)가 로우 레벨이 된다는 특징이 있다. 나머지 과정에 대해서는 이미 언급하였으므로 상세한 설명을 생략한다.
따라서, 셀이 선택된 비트 라인과 셀이 선택되지 않은 비트 라인의 프리차아지가 오프되는 시간에 차이를 둠으로써 비트 라인 센싱 시에 인접 비트 라인 사이의 기생 커패시터에 의해 발생하는 누화 잡음을 최소화할 수 있고, 비트 라인과 상보 비트 라인 간의 전위차는 일정하게 유지될 수 있다.
도 9는 도 4에 도시된 메모리 어레이 회로의 레이아웃 구조를 설명하기 위한 바람직한 실시예의 도면이다.
도 9를 참조하면, 참조 부호 910은 센스 앰프/IO게이트를 나타내고, 900과 920, 920a, 920b, 920c는 N형 불순물 영역을 나타내고, 90a, 90b는 각각 비트 라인(BL1)과 상보 비트 라인(BLB1)을 나타내고, 91a, 91b는 각각 비트 라인(BL2)과 상보 비트 라인(BLB2)를 나타내고, 92a, 92b는 각각 비트 라인(BL3)과 상보 비트 라인(BLB3)을 나타낸다. 또한, 참조 부호 940a, 940b는 각각 좌측과 우측의 P형 불순물층인 소자 분리 영역을 나타내고, 902, 906은 각각 좌측 블럭에 위치하는 프리차아지 제어 신호들(PEQa1, PEQb1)를 나타내고, 904는 좌측 블럭에 위치하는 등화 전압(VBL) 라인을 나타낸다. 또한, 903a, 903b는 다이렉트 콘택(Direct Contact:DC)을 나타내고, 907a, 907b는 메탈 콘택(Metal Contact:MC)을 나타낸다. 참조 부호 930은 프리차아지 제어 신호(PEQab)를 나타내는 게이트 폴리실리콘이고, 여기에서, PEQab는 PEQab1또는 PEQab2가 될 수 있다. 또한, 참조 부호 922, 926은 각각 우측블럭에 위치하는 프리차아지 제어 신호들(PEQa2, PEQb2)를 나타내는 게이트 폴리실리콘이고, 924는 우측 블럭에 위치하는 등화 전압(VBL) 라인을 나타내는 메탈 영역이다.
도 4 및 도 9를 참조하면, 등화 전압(VBL)라인(940)의 좌우측에 등화 트랜지스터들(Q52, Q53)의 게이트(902, 906)를 구현하여 레이아웃 면적을 줄일 수 있다. 또한, 인접 비트 라인간 예를 들어, BL1과 BLB1, BLB1와 BLB2, BL1과 BL2 및 BLB1과 BL2를 각각 등화 트랜지스터들(Q51~Q56, Q63, Q66, Q68)을 이용하여 제어함으로써 각 비트 라인 사이를 분리시키거나 등화시키는 것이 가능하다. 또한, 본 발명에서는 도 9에 도시된 프리차아지 제어 신호(PEQab)를 비트 라인 센스 앰프 회로(34)에 위치하도록 구현함으로써 인접한 메모리 블럭과 공유하여 사용할 수 있다. 즉, 프리차아지 제어 신호(PEQab)는 소자 분리 영역(940a, 940b)을 이용하여 비트 라인 프리차아지부(32a)로부터 분리되고, 인접한 블럭과 공유하도록 비트 라인 센스 앰프 회로(34)에 구현되어 있다. 또한, 도 4에 도시된 소자 분리용 트랜지스터들(Q61, Q64, Q67, Q68)의 드레인은 등화 트랜지스터들(Q63, Q66, Q68)과 드레인을 공유하도록 구현함으로써 전체 회로 사이즈를 줄이면서 도 4에 도시된 메모리 어레이 회로를 효율적으로 구현할 수 있다.
본 발명에 따르면, 비트 라인과 상보 비트 라인의 프리차아지를 각각 제어하는 프리차아지 제어 신호 및 비트 라인과 상보 비트 라인의 프리차아지를 동시에 제어하는 제어 신호를 별도로 생성함으로써 비트 라인 및 상보 비트 라인의 프리차아지를 독립적으로 제어할 수 있으므로 비트 라인 센싱 시에 인접 비트 라인 간의 기생 커패시터에 의해 발생되는 누화 잡음을 최소화할 수 있다는 효과가 있다. 또한, 본 발명에 따른 반도체 메모리 장치의 레이아웃 구성 시에 비트 라인과 상보 비트 라인을 동시에 프리차아지시키는 제어 신호 및 제어 신호와 연결된 트랜지스터를 인접 블럭 간에 공유하도록 레이아웃함으로써 전체 회로 사이즈를 줄일 수 있다는 효과가 있다.

Claims (9)

  1. 로우 어드레스 스트로브 신호에 응답하여 로우 어드레스를 디코딩하고, 상기 디코딩된 로우 어드레스 및 블럭 선택 정보를 출력하며, 다수의 워드 라인 중 상기 디코딩된 로우 어드레스 및 상기 블럭 선택 정보에 상응하는 워드 라인을 인에이블하는 워드 라인 구동 회로;
    제1비트 라인과 제1상보 비트 라인이 인접하여 병렬로 연결되고, 상기 제1비트 라인 및 상기 제1상보 비트 라인과 상기 다수의 워드 라인 사이에 각각 연결되는 다수의 메모리 셀을 구비하는 메모리 셀 어레이부;
    로우 어드레스/반전된 로우 어드레스와, 상기 메모리 셀 어레이부의 블럭 선택 정보 및 상기 메모리 셀 어레이부의 좌우 인접 블럭 선택 정보들에 응답하여 상기 제1비트 라인 및 상기 제1상보 비트 라인을 각각 프리차아지시키기 위한 제1, 제2프리차아지 제어 신호와, 상기 제1비트 라인/제1상보 비트 라인을 동시에 프리차아지시키기 위한 제3프리차아지 제어 신호를 생성하는 비트 라인 프리차아지 제어 수단;
    상기 제1,제2비트 라인 프리차아지 제어 신호에 응답하여 상기 제1비트 라인 및 상기 제1상보 비트 라인을 독립적으로 프리차아지시키거나, 동시에 프리차아지시키는 비트 라인 프리차아지 수단; 및
    상기 제3비트 라인 프리차아지 제어 신호에 응답하여 상기 제1비트 라인/제1상보 비트 라인을 동시에 프리차아지시키고, 비트 라인 센싱 신호에 응답하여 상기 제1비트 라인 및 상기 제1상보 비트 라인의 전위를 센싱 증폭하는 비트 라인 센스 앰프 회로를 포함하는 것을 특징으로하는 인접 비트 라인 간 누화 잡음을 개선한 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 비트 라인 프리차아지 제어 수단은,
    상기 블럭 선택 정보를 소정 시간 지연시킴으로써 지연된 프리차아지 제어 신호를 생성하고, 상기 지연된 프리차아지 제어 신호를 지연시켜 상기 비트 라인 센싱 신호를 생성하는 비트 라인 센싱 신호 생성부;
    상기 블럭 선택 정보, 상기 로우 어드레스/반전된 로우 어드레스를 논리 조합하고, 상기 논리 조합된 결과를 상기 비트 라인 센싱 신호에 응답하여 상기 제1및 상기 제2프리차아지 제어 신호로서 생성하는 제1프리차아지 제어 신호 생성부; 및
    상기 블럭 선택 정보 및 상기 메모리 셀 어레이부의 상기 좌우 인접 블럭 선택 정보들을 입력하고, 상기 비트 라인 센싱 신호와 논리 조합하여 상기 제3프리차아지 제어 신호를 생성하는 제2프리차아지 제어 신호 생성부를 포함하는 것을 특징으로하는 인접 비트 라인 간 누화 잡음을 개선한 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 비트 라인 프리차아지 제어 수단은,
    상기 반도체 메모리 장치의 비트 라인 센싱 동작 시에 상기 제1비트 라인이 선택되면, 상기 제1프리차아지 제어 신호 및 상기 제3프리차아지 제어 신호가 먼저 디스에이블되고, 상기 제1비트 라인이 충분히 차아지 셰어링된 후 상기 제2프리차아지 제어 신호를 디스에이블하는 것을 특징으로하는 인접 비트 라인 간 누화 잡음을 개선한 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 비트 라인 프리차아지 수단은,
    상기 제1비트 라인/제1상보 비트 라인과 병렬로 제2비트 라인/제2상보 비트 라인이 연결되고,
    상기 제1비트 라인과 상기 등화 전압 사이에 연결되고, 상기 제1프리차아지 제어 신호에 응답하여 상기 제1비트 라인의 프리차아지를 제어하는 제1트랜지스터;
    상기 제1상보 비트 라인과 상기 등화 전압 사이에 연결되며, 상기 제2프리차아지 제어 신호에 응답하여 상기 제1상보 비트 라인의 프리차아지를 제어하는 제2트랜지스터;
    상기 제2비트라인과 상기 등화전압 사이에 연결되고, 상기 제1프리차아지 제어신호에 응답하여 상기 제2비트라인의 프리차아지를 제어하는 제3트랜지스터; 및
    상기 제2상보 비트 라인과 상기 등화 전압 사이에 연결되고, 상기 제2프리차아지 제어 신호에 응답하여 상기 제2상보 비트 라인의 프리차아지를 제어하는 제4트랜지스터를 구비하는 것을 특징으로하는 인접 비트 라인 간 누화 잡음을 개선한 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 비트 라인 프리차아지 수단은,
    상기 제1비트 라인과 상기 제2비트 라인 사이에 연결되고, 상기 제1프리차아지 제어 신호에 응답하여 상기 제1비트 라인과 상기 제2비트 라인의 프리차아지를 제어하는 제5트랜지스터; 및
    상기 제1상보 비트 라인과 상기 제2상보 비트 라인 사이에 연결되고, 상기제2프리차아지 제어 신호에 응답하여 상기 제1상보 비트 라인과 상기 제2상보 비트 라인의 프리차아지를 제어하는 제6트랜지스터를 더 포함하는 것을 특징으로하는 인접 비트 라인간 누화 잡음을 개선한 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 비트 라인 프리차아지 수단은,
    상기 등화 전압을 중심으로하여 상기 제1트랜지스터와 상기 제2트랜지스터가 각각 좌우에 배치되도록 레이아웃하는 것을 특징으로 하는 인접 비트 라인 간 누화 잡음을 개선한 반도체 메모리 장치.
  7. 제4항에 있어서, 상기 비트 라인 센스 앰프 회로는,
    상기 제1비트 라인과 상기 제1상보 비트 라인 사이에 연결되며, 상기 제3프리차아지 제어 신호에 응답하여 상기 제1비트 라인과 상기 제1상보 비트 라인의 프리차아지를 제어하는 제7트랜지스터;
    상기 제1상보 비트 라인 및 상기 제2비트 라인 사이에 연결되고, 상기 제3프리차아지 제어 신호에 응답하여 상기 제1상보 비트 라인과 상기 제2비트 라인의 프리차아지를 제어하는 제8트랜지스터;
    상기 제2비트 라인과 상기 제2상보 비트 라인 사이에 연결되며, 상기 제3프리차아지 제어 신호에 응답하여 상기 제2비트 라인과 상기 제2상보 비트 라인의 프리차아지를 제어하는 제9트랜지스터; 및
    상기 비트 라인 센싱 신호에 응답하여 상기 제1비트 라인 및 상기 제1상보 비트 라인의 전위차를 센싱 증폭하고, 상기 제2비트 라인 및 상기 제2상보 비트 라인의 전위차를 센싱 증폭하는 센스 앰프를 포함하고,
    상기 비트 라인 센스 앰프 회로는 소정의 소자 분리 영역과 연결된 소자 분리용 트랜지스터들을 이용하여 메모리 셀 어레이부를 블럭 단위로 구분하는 것을 특징으로하는 인접 비트 라인 간 누화 잡음을 개선한 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 비트 라인 센스 앰프 회로는,
    상기 제3프리차아지 제어 신호를 상기 메모리 셀 어레이부의 인접 블럭과 공유하고, 상기 제3프리차아지 제어 신호를 입력으로하는 상기 제7~제9트랜지스터들을 상기 인접 블럭들과 공유하도록 레이아웃하는 것을 특징으로하는 인접 비트 라인 간 누화 잡음을 개선한 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 비트 라인 센스 앰프 회로는,
    상기 소자 분리용 트랜지스터들의 드레인과, 상기 제7~ 제9트랜지스터들의 드레인을 공유하도록 레이아웃하는 것을 특징으로하는 인접 비트 라인 간 누화 잡음을 개선한 반도체 메모리 장치.
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