JPH10289581A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10289581A JPH10289581A JP9097680A JP9768097A JPH10289581A JP H10289581 A JPH10289581 A JP H10289581A JP 9097680 A JP9097680 A JP 9097680A JP 9768097 A JP9768097 A JP 9768097A JP H10289581 A JPH10289581 A JP H10289581A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】本発明は、チップ面積を増大させることなく、
データバスの本数を増やしてデータ伝送量を増加可能な
半導体記憶装置を提供することを目的とする。 【解決手段】半導体記憶装置は、メモリセルの配列を含
む少なくとも一つのセルブロックと、メモリセルのデー
タを一時的に保持する複数のセンスアンプと、複数のセ
ンスアンプに第１のゲートを介して共通に接続される第
１のデータバスと、第１のデータバスに直接に接続され
セルブロックの位置を通過するようセルブロックの位置
に重ねて配置される第２のデータバスを含むことを特徴
とする。
データバスの本数を増やしてデータ伝送量を増加可能な
半導体記憶装置を提供することを目的とする。 【解決手段】半導体記憶装置は、メモリセルの配列を含
む少なくとも一つのセルブロックと、メモリセルのデー
タを一時的に保持する複数のセンスアンプと、複数のセ
ンスアンプに第１のゲートを介して共通に接続される第
１のデータバスと、第１のデータバスに直接に接続され
セルブロックの位置を通過するようセルブロックの位置
に重ねて配置される第２のデータバスを含むことを特徴
とする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、詳しくは、セルアレイにデータを記憶するＤＲＡＭ
等の半導体記憶装置に関する。
し、詳しくは、セルアレイにデータを記憶するＤＲＡＭ
等の半導体記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ等の半導体記憶装置は、各々が
１ビットのデータを記憶可能なメモリセルがブロックに
纏められ、各ブロックのメモリセルアレイに対してデー
タを読み出し・書き込みする。図１０は、従来のＤＲＡ
Ｍのセルアレイ周辺のレイアウトを示す。
１ビットのデータを記憶可能なメモリセルがブロックに
纏められ、各ブロックのメモリセルアレイに対してデー
タを読み出し・書き込みする。図１０は、従来のＤＲＡ
Ｍのセルアレイ周辺のレイアウトを示す。
【０００３】図１０のＤＲＡＭは、コア回路２０１、及
びコア回路２０１に対してデータを読み出し・書き込み
するためのグローバルデータバス２０２を含む。コア回
路２０１は、セルアレイを含み縦横に配置されたセルブ
ロック２１０、セルブロック２１０の各行の上下に配置
されるセンスアンプ列領域２１１、セルブロック２１０
の各列の左右に配置されるサブワードデコーダ列領域２
１２、センスアンプ列領域２１１に重ねて配置されるロ
ーカルデータバス２１３、セルブロック２１０内の一行
のメモリセルを選択するワード選択線２１４、センスア
ンプ列領域２１１に配置される複数のセンスアンプ（図
示せず）の幾つかを選択するコラム選択線２１５、ロー
カルデータバス２１３をグローバルデータバス２０２に
接続するアンプスイッチ２１６を含む。
びコア回路２０１に対してデータを読み出し・書き込み
するためのグローバルデータバス２０２を含む。コア回
路２０１は、セルアレイを含み縦横に配置されたセルブ
ロック２１０、セルブロック２１０の各行の上下に配置
されるセンスアンプ列領域２１１、セルブロック２１０
の各列の左右に配置されるサブワードデコーダ列領域２
１２、センスアンプ列領域２１１に重ねて配置されるロ
ーカルデータバス２１３、セルブロック２１０内の一行
のメモリセルを選択するワード選択線２１４、センスア
ンプ列領域２１１に配置される複数のセンスアンプ（図
示せず）の幾つかを選択するコラム選択線２１５、ロー
カルデータバス２１３をグローバルデータバス２０２に
接続するアンプスイッチ２１６を含む。
【０００４】図１０のＤＲＡＭの動作を、データ読み出
しを例にとって以下に説明する。サブワードデコーダ列
領域２１２に配置されるワードデコーダ（図示せず）に
よって、図示されない複数のワード選択線から一本のワ
ード選択線２１４を選択する。このワード選択線２１４
を選択することによって、縦横に配置されるセルブロッ
ク２１０のうちの一行を選択すると共に、その一行のセ
ルブロック２１０に含まれるセルアレイから一行のメモ
リセルを選択する。選択されたメモリセルに記憶される
データが、図示されないビット線を介して、選択された
セルブロック２１０の上下に配置されるセンスアンプ列
領域２１１に読み出され、複数のセンスアンプに保持さ
れる。図示されない複数のコラム選択線から一本のコラ
ム選択線２１５を選択することによって、メモリセルか
らのデータを保持する複数のセンスアンプ列から幾つか
のセンスアンプを選択し、選択されたセンスアンプから
データをローカルデータバス２１３に読み出す。選択さ
れたメモリブロック２１０の上下に配置されるローカル
データバス２１３を、スイッチアンプ２１６を介してグ
ローバルデータバス２０２に接続することで、データを
グローバルデータバス２０２に読み出す。
しを例にとって以下に説明する。サブワードデコーダ列
領域２１２に配置されるワードデコーダ（図示せず）に
よって、図示されない複数のワード選択線から一本のワ
ード選択線２１４を選択する。このワード選択線２１４
を選択することによって、縦横に配置されるセルブロッ
ク２１０のうちの一行を選択すると共に、その一行のセ
ルブロック２１０に含まれるセルアレイから一行のメモ
リセルを選択する。選択されたメモリセルに記憶される
データが、図示されないビット線を介して、選択された
セルブロック２１０の上下に配置されるセンスアンプ列
領域２１１に読み出され、複数のセンスアンプに保持さ
れる。図示されない複数のコラム選択線から一本のコラ
ム選択線２１５を選択することによって、メモリセルか
らのデータを保持する複数のセンスアンプ列から幾つか
のセンスアンプを選択し、選択されたセンスアンプから
データをローカルデータバス２１３に読み出す。選択さ
れたメモリブロック２１０の上下に配置されるローカル
データバス２１３を、スイッチアンプ２１６を介してグ
ローバルデータバス２０２に接続することで、データを
グローバルデータバス２０２に読み出す。
【０００５】
【発明が解決しようとする課題】このようなレイアウト
を有する従来のＤＲＡＭに於ては、コア回路２０１の両
側に、グローバルデータバス２０２を配置する領域を設
ける必要がある。このような領域を設けることは、チッ
プ面積の増大につながり好ましくない。またグローバル
データバス２０２とローカルデータバス２１３とを接続
するスイッチアンプ２１６が、ある程度の抵抗値を有す
ることは避けられない。従ってこの抵抗値によって、デ
ータ転送速度が遅くなるという問題がある。
を有する従来のＤＲＡＭに於ては、コア回路２０１の両
側に、グローバルデータバス２０２を配置する領域を設
ける必要がある。このような領域を設けることは、チッ
プ面積の増大につながり好ましくない。またグローバル
データバス２０２とローカルデータバス２１３とを接続
するスイッチアンプ２１６が、ある程度の抵抗値を有す
ることは避けられない。従ってこの抵抗値によって、デ
ータ転送速度が遅くなるという問題がある。
【０００６】図１１は、従来のＤＲＡＭのセルアレイ周
辺の別のレイアウトを示す。図１１に於て、図１０と同
一の構成要素は同一の番号で参照され、その説明は省略
する。図１１のＤＲＡＭに於ては、グローバルデータバ
ス２０２Ａが、コア回路２０１Ａ内で縦横に配置される
セルブロック２１０に対して、セルブロック２１０の各
列の左右に配置されている。ローカルデータバス２１３
は、グローバルデータバス２０２Ａとの交差点に配置さ
れるスイッチ２１６Ａによって、グローバルデータバス
２０２Ａに接続される。
辺の別のレイアウトを示す。図１１に於て、図１０と同
一の構成要素は同一の番号で参照され、その説明は省略
する。図１１のＤＲＡＭに於ては、グローバルデータバ
ス２０２Ａが、コア回路２０１Ａ内で縦横に配置される
セルブロック２１０に対して、セルブロック２１０の各
列の左右に配置されている。ローカルデータバス２１３
は、グローバルデータバス２０２Ａとの交差点に配置さ
れるスイッチ２１６Ａによって、グローバルデータバス
２０２Ａに接続される。
【０００７】図１１のようなレイアウトに於ては、グロ
ーバルデータバス２０２Ａは、サブワードデコーダ列領
域２１２に重ねて配置されるので、図１０の場合のよう
にグローバルデータバス用の領域を特別に設ける必要は
ない。しかしながらグローバルデータバス２０２Ａ、ス
イッチ２１６Ａ、及びスイッチを駆動するための回路
（図示せず）を、サブワードデコーダ列領域２１２に重
ねて配置する必要があるために、レイアウトが複雑にな
るという問題がある。
ーバルデータバス２０２Ａは、サブワードデコーダ列領
域２１２に重ねて配置されるので、図１０の場合のよう
にグローバルデータバス用の領域を特別に設ける必要は
ない。しかしながらグローバルデータバス２０２Ａ、ス
イッチ２１６Ａ、及びスイッチを駆動するための回路
（図示せず）を、サブワードデコーダ列領域２１２に重
ねて配置する必要があるために、レイアウトが複雑にな
るという問題がある。
【０００８】また図１０及び図１１のレイアウトに共通
であり更に重要な問題点として、限られた狭い領域にグ
ローバルデータバス２０２或いは２０２Ａを配置するた
め、グローバルデータバスの本数が限られてしまうこと
が挙げられる。即ち、使用可能なチップ面積に限りがあ
るために、グローバルデータバスの本数を増やしてデー
タ転送量を増大させることは困難であった。
であり更に重要な問題点として、限られた狭い領域にグ
ローバルデータバス２０２或いは２０２Ａを配置するた
め、グローバルデータバスの本数が限られてしまうこと
が挙げられる。即ち、使用可能なチップ面積に限りがあ
るために、グローバルデータバスの本数を増やしてデー
タ転送量を増大させることは困難であった。
【０００９】従って本発明は、チップ面積を増大させる
ことなく、データバスの本数を増やしてデータ伝送量を
増加可能な半導体記憶装置を提供することを目的とす
る。
ことなく、データバスの本数を増やしてデータ伝送量を
増加可能な半導体記憶装置を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】請求項１の発明に於て
は、半導体記憶装置は、メモリセルの配列を含む少なく
とも一つのセルブロックと、該メモリセルのデータを一
時的に保持する複数のセンスアンプと、該複数のセンス
アンプに第１のゲートを介して共通に接続される第１の
データバスと、該第１のデータバスに直接に接続され該
セルブロックの位置を通過するよう該セルブロックの位
置に重ねて配置される第２のデータバスを含むことを特
徴とする。
は、半導体記憶装置は、メモリセルの配列を含む少なく
とも一つのセルブロックと、該メモリセルのデータを一
時的に保持する複数のセンスアンプと、該複数のセンス
アンプに第１のゲートを介して共通に接続される第１の
データバスと、該第１のデータバスに直接に接続され該
セルブロックの位置を通過するよう該セルブロックの位
置に重ねて配置される第２のデータバスを含むことを特
徴とする。
【００１１】上記発明に於ては、グローバルデータバス
である第２のデータバスをセルブロックの位置に配置す
るので、チップ面積を増大させることなく、グローバル
データバスの本数を増やしてデータ伝送量を増加させる
ことが出来る。請求項２の発明に於ては、請求項１記載
の半導体記憶装置に於て、前記第２のデータバスは、前
記第１のデータバスが配置される第１の伝導層とは異な
る第２の伝導層に配置され、コンタクトホール及びホー
ル埋め込み層の一方を介して該第１のデータバスと接続
されることを特徴とする。
である第２のデータバスをセルブロックの位置に配置す
るので、チップ面積を増大させることなく、グローバル
データバスの本数を増やしてデータ伝送量を増加させる
ことが出来る。請求項２の発明に於ては、請求項１記載
の半導体記憶装置に於て、前記第２のデータバスは、前
記第１のデータバスが配置される第１の伝導層とは異な
る第２の伝導層に配置され、コンタクトホール及びホー
ル埋め込み層の一方を介して該第１のデータバスと接続
されることを特徴とする。
【００１２】上記発明に於ては、第１のデータバスと第
２のデータバスとが異なる伝導層に配置されるので、両
データバスのレイアウトを互いに干渉することなく設定
することが出来る。請求項３の発明に於ては、請求項２
記載の半導体記憶装置に於て、前記メモリセルを選択的
に前記複数のセンスアンプに接続する第１の選択線を更
に含み、該第１の選択線は、前記第１の伝導層に配置さ
れ、前記第２の伝導層に配置される前記第２のデータバ
スと略直交することを特徴とする。
２のデータバスとが異なる伝導層に配置されるので、両
データバスのレイアウトを互いに干渉することなく設定
することが出来る。請求項３の発明に於ては、請求項２
記載の半導体記憶装置に於て、前記メモリセルを選択的
に前記複数のセンスアンプに接続する第１の選択線を更
に含み、該第１の選択線は、前記第１の伝導層に配置さ
れ、前記第２の伝導層に配置される前記第２のデータバ
スと略直交することを特徴とする。
【００１３】上記発明に於ては、ワード選択線である第
１の選択線は第１の伝導層に配置されるので、第２の伝
導層に配置される第２のデータバスと直交するように配
置することが出来る。請求項４の発明に於ては、請求項
３記載の半導体記憶装置に於て、前記複数の第１のゲー
トを選択的に導通させて前記複数のセンスアンプを選択
的に前記第１のデータバスに接続する第２の選択線を更
に含むことを特徴とする。
１の選択線は第１の伝導層に配置されるので、第２の伝
導層に配置される第２のデータバスと直交するように配
置することが出来る。請求項４の発明に於ては、請求項
３記載の半導体記憶装置に於て、前記複数の第１のゲー
トを選択的に導通させて前記複数のセンスアンプを選択
的に前記第１のデータバスに接続する第２の選択線を更
に含むことを特徴とする。
【００１４】上記発明に於ては、コラム選択線である第
２の選択線によって、複数のセンスアンプから少なくと
も一つを選択して第１のデータバスに接続することが出
来る。請求項５の発明に於ては、請求項１記載の半導体
記憶装置に於て、該メモリセルのデータを一時的に保持
する複数のセンスアンプ列を更に含み、前記第１のデー
タバスは該複数のセンスアンプ列に対応して複数本設け
られ、前記第２のデータバスは該複数の第１のデータバ
スに一対一に接続されるよう複数本設けられることを特
徴とする。
２の選択線によって、複数のセンスアンプから少なくと
も一つを選択して第１のデータバスに接続することが出
来る。請求項５の発明に於ては、請求項１記載の半導体
記憶装置に於て、該メモリセルのデータを一時的に保持
する複数のセンスアンプ列を更に含み、前記第１のデー
タバスは該複数のセンスアンプ列に対応して複数本設け
られ、前記第２のデータバスは該複数の第１のデータバ
スに一対一に接続されるよう複数本設けられることを特
徴とする。
【００１５】上記発明に於ては、ローカルデータバスで
ある第１のデータバスは、グローバルデータバスである
第２のデータバスに一対一に直接接続されるので、各々
のローカルデータバスに対しては、対応するグローバル
データバスを介してデータ読み出し／書き込みを行うこ
とが出来る。請求項６の発明に於ては、請求項１記載の
半導体記憶装置に於て、該メモリセルのデータを一時的
に保持する複数のセンスアンプ列を更に含み、前記第１
のデータバスは該複数のセンスアンプ列に対応して複数
本設けられ、該複数の第１のデータバスは前記第２のデ
ータバスに多対一に接続されることを特徴とする。
ある第１のデータバスは、グローバルデータバスである
第２のデータバスに一対一に直接接続されるので、各々
のローカルデータバスに対しては、対応するグローバル
データバスを介してデータ読み出し／書き込みを行うこ
とが出来る。請求項６の発明に於ては、請求項１記載の
半導体記憶装置に於て、該メモリセルのデータを一時的
に保持する複数のセンスアンプ列を更に含み、前記第１
のデータバスは該複数のセンスアンプ列に対応して複数
本設けられ、該複数の第１のデータバスは前記第２のデ
ータバスに多対一に接続されることを特徴とする。
【００１６】上記発明に於ては、ローカルデータバスで
ある第１のデータバスは、グローバルデータバスである
第２のデータバスに多対一に直接接続されるので、必要
なグローバルバスの本数を、一対一の直接接続の場合に
比較して少なくすることが出来る。請求項７の発明に於
ては、請求項４記載の半導体記憶装置に於て、該メモリ
セルのデータを一時的に保持する複数のセンスアンプ列
を更に含み、前記第１のデータバスは該複数のセンスア
ンプ列に対応して複数本設けられ、該複数の第１のデー
タバスは前記第２のデータバスに多対一に接続されるこ
とを特徴とする。
ある第１のデータバスは、グローバルデータバスである
第２のデータバスに多対一に直接接続されるので、必要
なグローバルバスの本数を、一対一の直接接続の場合に
比較して少なくすることが出来る。請求項７の発明に於
ては、請求項４記載の半導体記憶装置に於て、該メモリ
セルのデータを一時的に保持する複数のセンスアンプ列
を更に含み、前記第１のデータバスは該複数のセンスア
ンプ列に対応して複数本設けられ、該複数の第１のデー
タバスは前記第２のデータバスに多対一に接続されるこ
とを特徴とする。
【００１７】上記発明に於ては、ローカルデータバスで
ある第１のデータバスは、グローバルデータバスである
第２のデータバスに多対一に直接接続されるので、必要
なグローバルバスの本数を、一対一の直接接続の場合に
比較して少なくすることが出来る。請求項８の発明に於
ては、請求項７記載の半導体記憶装置に於て、該複数の
センスアンプ列から少なくとも一つのセンスアンプ列を
選択して、該少なくとも一つのセンスアンプ列と対応す
る第１のデータバスとの間のデータ転送を可能にする第
３の選択線を更に含むことを特徴とする。
ある第１のデータバスは、グローバルデータバスである
第２のデータバスに多対一に直接接続されるので、必要
なグローバルバスの本数を、一対一の直接接続の場合に
比較して少なくすることが出来る。請求項８の発明に於
ては、請求項７記載の半導体記憶装置に於て、該複数の
センスアンプ列から少なくとも一つのセンスアンプ列を
選択して、該少なくとも一つのセンスアンプ列と対応す
る第１のデータバスとの間のデータ転送を可能にする第
３の選択線を更に含むことを特徴とする。
【００１８】上記発明に於ては、ローカルデータバスで
ある第１のデータバスがグローバルデータバスである第
２のデータバスに多対一に直接接続される場合に、第１
のデータバスと接続するセンスアンプ列を複数のセンス
アンプ列から選択することによって、複数のローカルデ
ータバスからのデータがグローバルデータバスに於て衝
突しないように制御することが出来る。
ある第１のデータバスがグローバルデータバスである第
２のデータバスに多対一に直接接続される場合に、第１
のデータバスと接続するセンスアンプ列を複数のセンス
アンプ列から選択することによって、複数のローカルデ
ータバスからのデータがグローバルデータバスに於て衝
突しないように制御することが出来る。
【００１９】請求項９の発明に於ては、請求項８記載の
半導体記憶装置に於て、前記第３の選択線は前記第１の
伝導層に配置され、前記第２の選択線は前記第２の伝導
層に配置されることを特徴とする。上記発明に於ては、
コラム選択線である第２の選択線とセンスアンプ列選択
線である第３の選択線とは別の伝導層に配置されるの
で、両選択線を互いに干渉することなくレイアウトする
ことが出来る。
半導体記憶装置に於て、前記第３の選択線は前記第１の
伝導層に配置され、前記第２の選択線は前記第２の伝導
層に配置されることを特徴とする。上記発明に於ては、
コラム選択線である第２の選択線とセンスアンプ列選択
線である第３の選択線とは別の伝導層に配置されるの
で、両選択線を互いに干渉することなくレイアウトする
ことが出来る。
【００２０】請求項１０の発明に於ては、請求項８記載
の半導体記憶装置に於て、前記第３の選択線によって制
御される第２のゲートを更に含み、該第２のゲートは前
記複数のセンスアンプ列と対応する第１のデータバスと
の間で前記第２の選択線により制御される前記第１のゲ
ートと直列に接続されることを特徴とする。上記発明に
於ては、２つのゲートを直列に接続して第２の選択線と
第３の選択線により各ゲート制御することで、両選択線
が選択されたときのみ該当するセンスアンプが第１のデ
ータバスに接続されるような回路を、簡単に実現するこ
とが出来る。
の半導体記憶装置に於て、前記第３の選択線によって制
御される第２のゲートを更に含み、該第２のゲートは前
記複数のセンスアンプ列と対応する第１のデータバスと
の間で前記第２の選択線により制御される前記第１のゲ
ートと直列に接続されることを特徴とする。上記発明に
於ては、２つのゲートを直列に接続して第２の選択線と
第３の選択線により各ゲート制御することで、両選択線
が選択されたときのみ該当するセンスアンプが第１のデ
ータバスに接続されるような回路を、簡単に実現するこ
とが出来る。
【００２１】請求項１１の発明に於ては、請求項１０記
載の半導体装置に於て、前記複数の第１のデータバスの
各々は、データ読み出し用データバスとデータ書き込み
用データバスを含み、該データ書き込み用データバスに
対しては、前記第１のゲート及び前記第２のゲートは前
記第２の選択線及び前記第３の選択線を夫々ゲート入力
とするトランジスタであり、該データ読み出し用データ
バスに対しては、前記第２のゲートは前記第１のゲート
と前記第３の選択線との間に挿入され前記複数のセンス
アンプにより駆動されるトランジスタであり、前記第１
のゲートは前記第２の選択線をゲート入力とするトラン
ジスタであることを特徴とする。
載の半導体装置に於て、前記複数の第１のデータバスの
各々は、データ読み出し用データバスとデータ書き込み
用データバスを含み、該データ書き込み用データバスに
対しては、前記第１のゲート及び前記第２のゲートは前
記第２の選択線及び前記第３の選択線を夫々ゲート入力
とするトランジスタであり、該データ読み出し用データ
バスに対しては、前記第２のゲートは前記第１のゲート
と前記第３の選択線との間に挿入され前記複数のセンス
アンプにより駆動されるトランジスタであり、前記第１
のゲートは前記第２の選択線をゲート入力とするトラン
ジスタであることを特徴とする。
【００２２】上記発明に於ては、データ読み出しに関し
ては、ダイレクトセンスアンプ方式を応用することで、
信頼性のあるデータ読み出しを実現することが出来る。
請求項１２の発明に於ては、請求項７記載の半導体記憶
装置に於て、前記第１のゲートはＮＭＯＳトランジスタ
であり、前記第２の選択線が該第１のゲートを選択的に
導通させる際に有する電位は、略前記複数のセンスアン
プのプリチャージ電位以下であることを特徴とする。
ては、ダイレクトセンスアンプ方式を応用することで、
信頼性のあるデータ読み出しを実現することが出来る。
請求項１２の発明に於ては、請求項７記載の半導体記憶
装置に於て、前記第１のゲートはＮＭＯＳトランジスタ
であり、前記第２の選択線が該第１のゲートを選択的に
導通させる際に有する電位は、略前記複数のセンスアン
プのプリチャージ電位以下であることを特徴とする。
【００２３】上記発明に於ては、コラム選択線である第
２の選択線を選択する際の電位を略プリチャージ電位以
下にすることで、コラムゲートである第１のゲートが選
択されてもセンスアンプがプリチャージ電位のままであ
れば第１のゲートは導通されず、非活性のセンスアンプ
は第１のデータバスに接続されない。請求項１３の発明
に於ては、請求項７記載の半導体装置に於て、前記複数
の第１のデータバスは、データ読み出し用データバスと
データ書き込み用データバスを含み、該複数のセンスア
ンプ列から少なくとも一つのセンスアンプ列を選択し
て、該少なくとも一つのセンスアンプ列と対応するデー
タ書き込み用データバスとの間のデータ転送を可能にす
る第３の選択線と、グランド電位に接続されるソース端
と前記第１のゲートを介して該データ読み出し用データ
バスに接続されるドレイン端を有し、前記複数のセンス
アンプにより駆動されるＮＭＯＳトランジスタを含み、
該複数のセンスアンプのプリチャージ電位は略グランド
電位であることを特徴とする。
２の選択線を選択する際の電位を略プリチャージ電位以
下にすることで、コラムゲートである第１のゲートが選
択されてもセンスアンプがプリチャージ電位のままであ
れば第１のゲートは導通されず、非活性のセンスアンプ
は第１のデータバスに接続されない。請求項１３の発明
に於ては、請求項７記載の半導体装置に於て、前記複数
の第１のデータバスは、データ読み出し用データバスと
データ書き込み用データバスを含み、該複数のセンスア
ンプ列から少なくとも一つのセンスアンプ列を選択し
て、該少なくとも一つのセンスアンプ列と対応するデー
タ書き込み用データバスとの間のデータ転送を可能にす
る第３の選択線と、グランド電位に接続されるソース端
と前記第１のゲートを介して該データ読み出し用データ
バスに接続されるドレイン端を有し、前記複数のセンス
アンプにより駆動されるＮＭＯＳトランジスタを含み、
該複数のセンスアンプのプリチャージ電位は略グランド
電位であることを特徴とする。
【００２４】上記発明に於ては、データ読み出しに関し
ては、ダイレクトセンスアンプ方式を応用することで信
頼性のあるデータ読み出しを実現出来るとともに、セン
スアンプのプリチャージ電位を略グランド電位とするこ
とで、非活性のセンスアンプを自動的に第１のデータバ
スから分離することが出来る。請求項１４の発明に於て
は、半導体記憶装置は、メモリセルのデータを一時的に
格納する複数のセンスアンプを各々が含む複数のセンス
アンプ列と、該複数のセンスアンプ列に対応して設けら
れ、各々が該複数のセンスアンプに共通に接続される複
数の第１のデータバスと、該複数の第１のデータバスに
直接に接続され該メモリセルの位置を通過するよう該メ
モリセルの位置に重ねて配置される少なくとも一つの第
２のデータバスを含むことを特徴とする。
ては、ダイレクトセンスアンプ方式を応用することで信
頼性のあるデータ読み出しを実現出来るとともに、セン
スアンプのプリチャージ電位を略グランド電位とするこ
とで、非活性のセンスアンプを自動的に第１のデータバ
スから分離することが出来る。請求項１４の発明に於て
は、半導体記憶装置は、メモリセルのデータを一時的に
格納する複数のセンスアンプを各々が含む複数のセンス
アンプ列と、該複数のセンスアンプ列に対応して設けら
れ、各々が該複数のセンスアンプに共通に接続される複
数の第１のデータバスと、該複数の第１のデータバスに
直接に接続され該メモリセルの位置を通過するよう該メ
モリセルの位置に重ねて配置される少なくとも一つの第
２のデータバスを含むことを特徴とする。
【００２５】上記発明に於ては、グローバルデータバス
である第２のデータバスをセルブロックの位置に配置す
るので、チップ面積を増大させることなく、グローバル
データバスの本数を増やしてデータ伝送量を増加させる
ことが出来る。
である第２のデータバスをセルブロックの位置に配置す
るので、チップ面積を増大させることなく、グローバル
データバスの本数を増やしてデータ伝送量を増加させる
ことが出来る。
【００２６】
【発明の実施の形態】以下に本発明の原理と実施例を添
付の図面を用いて説明する。図１は、本発明の原理によ
るグローバルデータバスのレイアウトを示す図である。
図１のコア回路は、セルアレイを含み縦横に配置された
セルブロック１０、セルブロック１０の各行の上下に配
置されるセンスアンプ列領域１１、セルブロック１０の
各列の左右に配置されるサブワードデコーダ列領域１
２、センスアンプ列領域１１に重ねて配置されるローカ
ルデータバス１３、セルブロック１０内の一行のメモリ
セルを選択するワード選択線１４、センスアンプ列領域
１１に配置される複数のセンスアンプ（図示せず）の幾
つかを選択するコラム選択線１５、及びセルブロック１
０に対してデータを読み出し・書き込みするためのグロ
ーバルデータバス２０を含む。
付の図面を用いて説明する。図１は、本発明の原理によ
るグローバルデータバスのレイアウトを示す図である。
図１のコア回路は、セルアレイを含み縦横に配置された
セルブロック１０、セルブロック１０の各行の上下に配
置されるセンスアンプ列領域１１、セルブロック１０の
各列の左右に配置されるサブワードデコーダ列領域１
２、センスアンプ列領域１１に重ねて配置されるローカ
ルデータバス１３、セルブロック１０内の一行のメモリ
セルを選択するワード選択線１４、センスアンプ列領域
１１に配置される複数のセンスアンプ（図示せず）の幾
つかを選択するコラム選択線１５、及びセルブロック１
０に対してデータを読み出し・書き込みするためのグロ
ーバルデータバス２０を含む。
【００２７】図１のコア回路は、従来のＤＲＡＭのコア
回路周辺の構成と同様に多層構造の半導体装置となって
おり、ローカルデータバス１３及びセンスアンプ列領域
１１のセンスアンプ列は第１の伝導層に配置され、コラ
ム選択線１５は第２の伝導層に配置される。本発明に於
ては、更に、グローバルデータバス２０が第２の伝導層
内で、メモリセルを含むセルブロック１０の上或いは下
を通過するように配置される。この第２の伝導層のグロ
ーバルデータバス２０は、第１の伝導層のローカルデー
タバス１３と、コンタクトホール（或いはホール埋め込
み層）２１を介して直接に接続される。コンタクトホー
ル２１は、最上部のセンスアンプ列領域１１に於てのみ
図示されるが、グローバルデータバス２０とローカルデ
ータバス１３との接続は、全てコンタクトホール或いは
ホール埋め込み層を介して行われる。
回路周辺の構成と同様に多層構造の半導体装置となって
おり、ローカルデータバス１３及びセンスアンプ列領域
１１のセンスアンプ列は第１の伝導層に配置され、コラ
ム選択線１５は第２の伝導層に配置される。本発明に於
ては、更に、グローバルデータバス２０が第２の伝導層
内で、メモリセルを含むセルブロック１０の上或いは下
を通過するように配置される。この第２の伝導層のグロ
ーバルデータバス２０は、第１の伝導層のローカルデー
タバス１３と、コンタクトホール（或いはホール埋め込
み層）２１を介して直接に接続される。コンタクトホー
ル２１は、最上部のセンスアンプ列領域１１に於てのみ
図示されるが、グローバルデータバス２０とローカルデ
ータバス１３との接続は、全てコンタクトホール或いは
ホール埋め込み層を介して行われる。
【００２８】図１のコア回路の動作を、データ読み出し
を例にとって以下に説明する。サブワードデコーダ列領
域１２に配置されるワードデコーダ（図示せず）によっ
て、図示されない複数のワード選択線から一本のワード
選択線１４を選択する。このワード選択線１４を選択す
ることによって、縦横に配置されるセルブロック１０の
うちの一行を選択すると共に、その一行のセルブロック
１０に含まれるセルアレイから一行のメモリセルを選択
する。選択されたメモリセルに記憶されるデータが、図
示されないビット線を介して、選択されたセルブロック
１０の上下に配置されるセンスアンプ列領域１１に読み
出され、複数のセンスアンプに保持される。図示されな
い複数のコラム選択線から一本のコラム選択線１５を選
択することによって、メモリセルからのデータを保持す
る複数のセンスアンプ列から幾つかのセンスアンプを選
択し、選択されたセンスアンプからデータをローカルデ
ータバス１３に読み出す。選択されたメモリブロック１
０の上下に配置されるローカルデータバス１３に直接に
接続されたグローバルデータバス２０を介して、データ
が読み出される。
を例にとって以下に説明する。サブワードデコーダ列領
域１２に配置されるワードデコーダ（図示せず）によっ
て、図示されない複数のワード選択線から一本のワード
選択線１４を選択する。このワード選択線１４を選択す
ることによって、縦横に配置されるセルブロック１０の
うちの一行を選択すると共に、その一行のセルブロック
１０に含まれるセルアレイから一行のメモリセルを選択
する。選択されたメモリセルに記憶されるデータが、図
示されないビット線を介して、選択されたセルブロック
１０の上下に配置されるセンスアンプ列領域１１に読み
出され、複数のセンスアンプに保持される。図示されな
い複数のコラム選択線から一本のコラム選択線１５を選
択することによって、メモリセルからのデータを保持す
る複数のセンスアンプ列から幾つかのセンスアンプを選
択し、選択されたセンスアンプからデータをローカルデ
ータバス１３に読み出す。選択されたメモリブロック１
０の上下に配置されるローカルデータバス１３に直接に
接続されたグローバルデータバス２０を介して、データ
が読み出される。
【００２９】図１に示すように本発明に於ては、グロー
バルデータバス２０が、セルブロック１０のセルアレイ
の上部を通過するように配置される。このように本発明
のレイアウトによれば、グローバルデータバス２０を配
置するためのスペースが十分に与えられているので、メ
モリチップの面積を増大させることなく、グローバルデ
ータバスの本数を増やしてデータ転送量を増大させるこ
とが出来る。また各グローバルデータバス２０は、ロー
カルデータバス１３に直接に接続されるので、余計な抵
抗値が挿入されることなく高速なデータ転送を行うこと
が出来る。
バルデータバス２０が、セルブロック１０のセルアレイ
の上部を通過するように配置される。このように本発明
のレイアウトによれば、グローバルデータバス２０を配
置するためのスペースが十分に与えられているので、メ
モリチップの面積を増大させることなく、グローバルデ
ータバスの本数を増やしてデータ転送量を増大させるこ
とが出来る。また各グローバルデータバス２０は、ロー
カルデータバス１３に直接に接続されるので、余計な抵
抗値が挿入されることなく高速なデータ転送を行うこと
が出来る。
【００３０】図２は、本発明の原理によるグローバルデ
ータバスのレイアウトの変形例を示す図である。図２に
於て、図１と同一の要素は同一の番号によって参照さ
れ、その説明は省略する。図２のレイアウトに於ては、
グローバルデータバス２０Ａが、対応する各ローカルデ
ータバス１３と接続されている点が、図１のレイアウト
と異なる。図２に示す構成の場合、グローバルデータバ
ス２０Ａの各データ線は、複数のローカルデータバス１
３と接続されているので、複数のローカルデータバス１
３から一つだけを選択して活性化する機能を設ける必要
がある。この機能については後述の実施例に於て説明す
る。
ータバスのレイアウトの変形例を示す図である。図２に
於て、図１と同一の要素は同一の番号によって参照さ
れ、その説明は省略する。図２のレイアウトに於ては、
グローバルデータバス２０Ａが、対応する各ローカルデ
ータバス１３と接続されている点が、図１のレイアウト
と異なる。図２に示す構成の場合、グローバルデータバ
ス２０Ａの各データ線は、複数のローカルデータバス１
３と接続されているので、複数のローカルデータバス１
３から一つだけを選択して活性化する機能を設ける必要
がある。この機能については後述の実施例に於て説明す
る。
【００３１】図１のレイアウトに於ては、ローカルデー
タバス１３の各データ線に対してグローバルデータバス
２０のデータ線を一本設ける必要があり、データ線間の
関係は１対１の対応となっている。従ってローカルデー
タバス１３の総本数と同一本数のグローバルデータバス
１３を設ける必要がある。この場合、ローカルデータバ
ス１３の本数を増やして、グローバルデータバス１３の
本数を増やそうとしても、グローバルデータバス１３の
本数が当初から比較的多いために、チップスペースの制
限から望むほどグローバルデータバス１３の本数を増や
せない可能性がある。それに対して図２のレイアウトに
於ては、ローカルデータバス１３のデータ線とグローバ
ルデータバス２０Ａのデータ線とは多対１の対応となっ
ているため、ローカルデータバス１３の総本数よりもグ
ローバルデータバス１３の本数はかなり少なく構成でき
る。従ってグローバルデータバス１３の本数を増やすた
めに必要なチップスペースには十分な余裕があり、デー
タ転送量を大幅に増加することが可能である。
タバス１３の各データ線に対してグローバルデータバス
２０のデータ線を一本設ける必要があり、データ線間の
関係は１対１の対応となっている。従ってローカルデー
タバス１３の総本数と同一本数のグローバルデータバス
１３を設ける必要がある。この場合、ローカルデータバ
ス１３の本数を増やして、グローバルデータバス１３の
本数を増やそうとしても、グローバルデータバス１３の
本数が当初から比較的多いために、チップスペースの制
限から望むほどグローバルデータバス１３の本数を増や
せない可能性がある。それに対して図２のレイアウトに
於ては、ローカルデータバス１３のデータ線とグローバ
ルデータバス２０Ａのデータ線とは多対１の対応となっ
ているため、ローカルデータバス１３の総本数よりもグ
ローバルデータバス１３の本数はかなり少なく構成でき
る。従ってグローバルデータバス１３の本数を増やすた
めに必要なチップスペースには十分な余裕があり、デー
タ転送量を大幅に増加することが可能である。
【００３２】図３は、本発明のコア回路のレイアウトを
適用した一例としてＤＲＡＭの構成図を示す。図３のＤ
ＲＡＭ３０は、第１のクロック生成器３１、第２のクロ
ック生成器３２、書き込みクロック生成器３３、モード
制御器３４、アドレスバッファ／プリデコーダ３５、リ
フレッシュアドレスカウンター３６、データ入力バッフ
ァ３７、データ出力バッファ３８、論理回路３９、図１
或いは図２のレイアウトによるコア回路４０、コラムデ
コーダ４１、ローデコーダ４２、書き込みバッファ／読
み出しアンプ４３を含む。
適用した一例としてＤＲＡＭの構成図を示す。図３のＤ
ＲＡＭ３０は、第１のクロック生成器３１、第２のクロ
ック生成器３２、書き込みクロック生成器３３、モード
制御器３４、アドレスバッファ／プリデコーダ３５、リ
フレッシュアドレスカウンター３６、データ入力バッフ
ァ３７、データ出力バッファ３８、論理回路３９、図１
或いは図２のレイアウトによるコア回路４０、コラムデ
コーダ４１、ローデコーダ４２、書き込みバッファ／読
み出しアンプ４３を含む。
【００３３】図３の本発明によるＤＲＡＭは、基本的に
従来のＤＲＡＭとコア回路４０のレイアウトが異なるだ
けであり、全体的な動作は従来のＤＲＡＭと同様であ
る。以下に図３及び図１或いは図２を参照して、本発明
によるＤＲＡＭの動作について説明する。第１のクロッ
ク生成器３１には、／ＲＡＳ（row access strobe ）信
号及び／ＣＡＳ（column access strobe）信号が入力さ
れて、／ＲＡＳ信号がイネーブルの時に、コア回路４０
に対するローアクセスのための第１のクロック信号が生
成される。／ＣＡＳ信号がイネーブルのとき、第１のク
ロック生成器３１の生成した第１のクロック信号は論理
回路３９を介して第２のクロック生成器３２に入力され
る。第２のクロック生成器３２は、入力された第１のク
ロック信号を基に、コラムアクセスのための第２のクロ
ック信号を生成する。更に／ＣＡＳ信号と第１のクロッ
ク生成器３１が生成した第１のクロック信号とに基づい
て、モード制御器３４は、リフレッシュアドレスカウン
ター３６を制御する。これによりリフレッシュアドレス
カウンター３６は、アドレスバッファ／プリデコーダ３
５及びローデコーダ４２を介して、コア回路４０のメモ
リセルに対するリフレッシュ動作を実行する。
従来のＤＲＡＭとコア回路４０のレイアウトが異なるだ
けであり、全体的な動作は従来のＤＲＡＭと同様であ
る。以下に図３及び図１或いは図２を参照して、本発明
によるＤＲＡＭの動作について説明する。第１のクロッ
ク生成器３１には、／ＲＡＳ（row access strobe ）信
号及び／ＣＡＳ（column access strobe）信号が入力さ
れて、／ＲＡＳ信号がイネーブルの時に、コア回路４０
に対するローアクセスのための第１のクロック信号が生
成される。／ＣＡＳ信号がイネーブルのとき、第１のク
ロック生成器３１の生成した第１のクロック信号は論理
回路３９を介して第２のクロック生成器３２に入力され
る。第２のクロック生成器３２は、入力された第１のク
ロック信号を基に、コラムアクセスのための第２のクロ
ック信号を生成する。更に／ＣＡＳ信号と第１のクロッ
ク生成器３１が生成した第１のクロック信号とに基づい
て、モード制御器３４は、リフレッシュアドレスカウン
ター３６を制御する。これによりリフレッシュアドレス
カウンター３６は、アドレスバッファ／プリデコーダ３
５及びローデコーダ４２を介して、コア回路４０のメモ
リセルに対するリフレッシュ動作を実行する。
【００３４】データ読み出しの場合、Ａ０乃至Ａｉのア
ドレス信号が、アドレスバッファ／プリデコーダ３５に
入力される。アドレス信号はアドレスバッファ／プリデ
コーダ３５でプリデコードされ、プリデコードの結果が
ローデコーダ４２に入力される。第１のクロック生成器
３１からの第１のクロック信号に基づいて動作するロー
デコーダ４２は、プリデコードされた結果を更にデコー
ドして、ワード選択線１４（図１或いは図２）を選択す
る。これによりコア回路４０の選択されたロー（ワー
ド）がアクセスされる。選択されたローのデータは、コ
ア回路内のセンスアンプ（図示せず）に読み出される。
アドレスバッファ／プリデコーダ３５からのプリデコー
ド結果を受け取るコラムデコーダ４１は、第２のクロッ
ク生成器３２からの第２のクロック信号に基づいて、コ
ラム選択線１５（図１或いは図２）を選択する。これに
よって選択されたセンスアンプから、データが読み出さ
れる。読み出されたデータはグローバルデータバス２０
（図１）或いは２０Ａ（図２）を介して、書き込みバッ
ファ／読み出しアンプ４３に供給される。
ドレス信号が、アドレスバッファ／プリデコーダ３５に
入力される。アドレス信号はアドレスバッファ／プリデ
コーダ３５でプリデコードされ、プリデコードの結果が
ローデコーダ４２に入力される。第１のクロック生成器
３１からの第１のクロック信号に基づいて動作するロー
デコーダ４２は、プリデコードされた結果を更にデコー
ドして、ワード選択線１４（図１或いは図２）を選択す
る。これによりコア回路４０の選択されたロー（ワー
ド）がアクセスされる。選択されたローのデータは、コ
ア回路内のセンスアンプ（図示せず）に読み出される。
アドレスバッファ／プリデコーダ３５からのプリデコー
ド結果を受け取るコラムデコーダ４１は、第２のクロッ
ク生成器３２からの第２のクロック信号に基づいて、コ
ラム選択線１５（図１或いは図２）を選択する。これに
よって選択されたセンスアンプから、データが読み出さ
れる。読み出されたデータはグローバルデータバス２０
（図１）或いは２０Ａ（図２）を介して、書き込みバッ
ファ／読み出しアンプ４３に供給される。
【００３５】書き込みバッファ／読み出しアンプ４３
は、読み出したデータを増幅し、データ出力バッファ３
８に供給する。データ出力バッファ３８は、／ＯＥ（ou
tput enable ）信号と第２のクロック信号とに基づい
て、供給されたデータを外部にデータＤＱとして出力す
る。データ書き込みの場合、第２のクロック生成器３２
からの第２のクロック信号及び外部から入力される／Ｗ
Ｅ（write enable）信号に基づいて、書き込みクロック
生成器３３が入力クロック信号を生成する。外部から入
力されたデータＤＱは、この入力クロック信号に基づい
て、データ入力バッファ３７が一時的に格納する。デー
タ入力バッファ３７のデータは、書き込みバッファ／読
み出しアンプ４３に転送される。
は、読み出したデータを増幅し、データ出力バッファ３
８に供給する。データ出力バッファ３８は、／ＯＥ（ou
tput enable ）信号と第２のクロック信号とに基づい
て、供給されたデータを外部にデータＤＱとして出力す
る。データ書き込みの場合、第２のクロック生成器３２
からの第２のクロック信号及び外部から入力される／Ｗ
Ｅ（write enable）信号に基づいて、書き込みクロック
生成器３３が入力クロック信号を生成する。外部から入
力されたデータＤＱは、この入力クロック信号に基づい
て、データ入力バッファ３７が一時的に格納する。デー
タ入力バッファ３７のデータは、書き込みバッファ／読
み出しアンプ４３に転送される。
【００３６】またＡ０乃至Ａｉのアドレス信号が、アド
レスバッファ／プリデコーダ３５に入力される。アドレ
ス信号はアドレスバッファ／プリデコーダ３５でプリデ
コードされ、コラムデコーダ４１及びローデコーダ４２
に供給される。第２のクロック信号に基づいて動作する
コラムデコーダ４１は、アドレスバッファ／プリデコー
ダ３５からのプリデコード結果を受け取り、コラム選択
線１５（図１或いは図２）を選択することによってコア
回路４０内のセンスアンプを選択する。これによって書
き込みバッファ／読み出しアンプ４３のデータは、グロ
ーバルデータバス２０（図１）或いは２０Ａ（図２）を
介して、選択されたセンスアンプに転送される。更に第
１のクロック信号に基づいて動作するローデコーダ４２
が、プリデコード結果を更にデコードしてワード選択線
１４（図１或いは図２）を選択することで、センスアン
プのデータが選択されたメモリセルに格納される。
レスバッファ／プリデコーダ３５に入力される。アドレ
ス信号はアドレスバッファ／プリデコーダ３５でプリデ
コードされ、コラムデコーダ４１及びローデコーダ４２
に供給される。第２のクロック信号に基づいて動作する
コラムデコーダ４１は、アドレスバッファ／プリデコー
ダ３５からのプリデコード結果を受け取り、コラム選択
線１５（図１或いは図２）を選択することによってコア
回路４０内のセンスアンプを選択する。これによって書
き込みバッファ／読み出しアンプ４３のデータは、グロ
ーバルデータバス２０（図１）或いは２０Ａ（図２）を
介して、選択されたセンスアンプに転送される。更に第
１のクロック信号に基づいて動作するローデコーダ４２
が、プリデコード結果を更にデコードしてワード選択線
１４（図１或いは図２）を選択することで、センスアン
プのデータが選択されたメモリセルに格納される。
【００３７】図４は、コア回路４０内のセンスアンプ、
コラム選択線、ローカルデータバス、及びグローバルデ
ータバスの構成の第１の実施例を示す。図４の構成は、
図１のレイアウトに対応するものであり、グローバルデ
ータバスがローカルデータバスに１対１に対応する。図
４に於て、複数のセンスアンプ５１−１は一列のセンス
アンプ列を構成し、ローカルデータバス１３−１にＮＭ
ＯＳトランジスタ５２−１を介して接続される。同様に
複数のセンスアンプ５１−ｎ−１は一列のセンスアンプ
列を構成し、ローカルデータバス１３−ｎ−１にＮＭＯ
Ｓトランジスタ５２−ｎ−１を介して接続される。更に
一列のセンスアンプ列をなす複数のセンスアンプ５１−
ｎは、ローカルデータバス１３−ｎにＮＭＯＳトランジ
スタ５２−ｎを介して接続される。ＮＭＯＳトランジス
タ５２−１乃至５２−ｎのゲートには、コラム選択線１
５−１乃至１５−ｍが接続される。センスアンプ５１−
１乃至５１−ｎが構成するセンスアンプ列の各々は、図
１のセンスアンプ列領域１１に配置されるものであり、
セルブロック１０内のメモリセルとビット線及びセルゲ
ートトランジスタを介して接続される。
コラム選択線、ローカルデータバス、及びグローバルデ
ータバスの構成の第１の実施例を示す。図４の構成は、
図１のレイアウトに対応するものであり、グローバルデ
ータバスがローカルデータバスに１対１に対応する。図
４に於て、複数のセンスアンプ５１−１は一列のセンス
アンプ列を構成し、ローカルデータバス１３−１にＮＭ
ＯＳトランジスタ５２−１を介して接続される。同様に
複数のセンスアンプ５１−ｎ−１は一列のセンスアンプ
列を構成し、ローカルデータバス１３−ｎ−１にＮＭＯ
Ｓトランジスタ５２−ｎ−１を介して接続される。更に
一列のセンスアンプ列をなす複数のセンスアンプ５１−
ｎは、ローカルデータバス１３−ｎにＮＭＯＳトランジ
スタ５２−ｎを介して接続される。ＮＭＯＳトランジス
タ５２−１乃至５２−ｎのゲートには、コラム選択線１
５−１乃至１５−ｍが接続される。センスアンプ５１−
１乃至５１−ｎが構成するセンスアンプ列の各々は、図
１のセンスアンプ列領域１１に配置されるものであり、
セルブロック１０内のメモリセルとビット線及びセルゲ
ートトランジスタを介して接続される。
【００３８】複数のコラム選択線１５−１乃至１５−ｍ
の一本を選択することで、センスアンプ５１−１乃至５
１−ｎが構成するセンスアンプ列の各列に於て、一つの
センスアンプを選択して対応するローカルデータバス１
３−１乃至１３−ｎに接続することが出来る。ローカル
データバス１３−１乃至１３−ｎには各々、グローバル
データバス２０−１乃至２０−ｎが直接接続されてい
る。
の一本を選択することで、センスアンプ５１−１乃至５
１−ｎが構成するセンスアンプ列の各列に於て、一つの
センスアンプを選択して対応するローカルデータバス１
３−１乃至１３−ｎに接続することが出来る。ローカル
データバス１３−１乃至１３−ｎには各々、グローバル
データバス２０−１乃至２０−ｎが直接接続されてい
る。
【００３９】データ読み出しの場合、例えばセンスアン
プ５１−１が構成するセンスアンプ列に対応するセルブ
ロック１０（図１参照）が、ワード選択線１４（図１参
照）によって選択され、選択された１行のメモリセルの
データがセンスアンプ５１−１に格納される。次に複数
のコラム選択線１５−１乃至１５−ｍの一本を選択して
ＨＩＧＨにすることで、コラムゲートトランジスタであ
るＮＭＯＳトランジスタ５２−１を選択的に導通させ
る。導通されたＮＭＯＳトランジスタ５２−１を介し
て、選択されたセンスアンプ５１−１のデータがローカ
ルデータバス１３−１に読み出される。ローカルデータ
バス１３−１のデータは、直接に接続されるグローバル
データバス２０−１を介して、コア回路４０から読み出
される。
プ５１−１が構成するセンスアンプ列に対応するセルブ
ロック１０（図１参照）が、ワード選択線１４（図１参
照）によって選択され、選択された１行のメモリセルの
データがセンスアンプ５１−１に格納される。次に複数
のコラム選択線１５−１乃至１５−ｍの一本を選択して
ＨＩＧＨにすることで、コラムゲートトランジスタであ
るＮＭＯＳトランジスタ５２−１を選択的に導通させ
る。導通されたＮＭＯＳトランジスタ５２−１を介し
て、選択されたセンスアンプ５１−１のデータがローカ
ルデータバス１３−１に読み出される。ローカルデータ
バス１３−１のデータは、直接に接続されるグローバル
データバス２０−１を介して、コア回路４０から読み出
される。
【００４０】データ書き込みの場合、例えばグローバル
データバス２０−ｎを介して、データをローカルデータ
バス１３−ｎに供給する。複数のコラム選択線１５−１
乃至１５−ｍの一本を選択してＨＩＧＨにすることで、
コラムゲートトランジスタであるＮＭＯＳトランジスタ
５２−ｎを選択的に導通させる。導通されたＮＭＯＳト
ランジスタ５２−ｎを介して、ローカルデータバス１３
−ｎのデータが選択されたセンスアンプ５１−ｎに書き
込まれる。更に、ワード選択線１４（図１参照）によっ
て選択されたメモリセルに、選択されたセンスアンプ５
１−ｎのデータが格納される。
データバス２０−ｎを介して、データをローカルデータ
バス１３−ｎに供給する。複数のコラム選択線１５−１
乃至１５−ｍの一本を選択してＨＩＧＨにすることで、
コラムゲートトランジスタであるＮＭＯＳトランジスタ
５２−ｎを選択的に導通させる。導通されたＮＭＯＳト
ランジスタ５２−ｎを介して、ローカルデータバス１３
−ｎのデータが選択されたセンスアンプ５１−ｎに書き
込まれる。更に、ワード選択線１４（図１参照）によっ
て選択されたメモリセルに、選択されたセンスアンプ５
１−ｎのデータが格納される。
【００４１】図５は、コア回路４０内のセンスアンプ、
コラム選択線、ローカルデータバス、及びグローバルデ
ータバスの構成の第２の実施例を示す。図５の構成は、
図２のレイアウトに対応するものであり、グローバルデ
ータバスがローカルデータバスに１対多に対応する。図
５に於て図４と同一の要素は同一の番号で参照され、そ
の説明は省略する。
コラム選択線、ローカルデータバス、及びグローバルデ
ータバスの構成の第２の実施例を示す。図５の構成は、
図２のレイアウトに対応するものであり、グローバルデ
ータバスがローカルデータバスに１対多に対応する。図
５に於て図４と同一の要素は同一の番号で参照され、そ
の説明は省略する。
【００４２】図５に於て、グローバルデータバス２０Ａ
は、ローカルデータバス１３−１乃至１３−ｎの各々に
直接に接続される。複数のセンスアンプ５１−１は、Ｎ
ＭＯＳトランジスタ５２−１及び５３−１を介してロー
カルデータバス１３−１に接続される。同様に、複数の
センスアンプ５１−ｎ−１はＮＭＯＳトランジスタ５２
−ｎ−１及び５３−ｎ−１を介してローカルデータバス
１３−ｎ−１に接続され、複数のセンスアンプ５１−ｎ
はＮＭＯＳトランジスタ５２−ｎ及び５３−ｎを介して
ローカルデータバス１３−ｎに接続される。
は、ローカルデータバス１３−１乃至１３−ｎの各々に
直接に接続される。複数のセンスアンプ５１−１は、Ｎ
ＭＯＳトランジスタ５２−１及び５３−１を介してロー
カルデータバス１３−１に接続される。同様に、複数の
センスアンプ５１−ｎ−１はＮＭＯＳトランジスタ５２
−ｎ−１及び５３−ｎ−１を介してローカルデータバス
１３−ｎ−１に接続され、複数のセンスアンプ５１−ｎ
はＮＭＯＳトランジスタ５２−ｎ及び５３−ｎを介して
ローカルデータバス１３−ｎに接続される。
【００４３】図２の説明で述べたように、グローバルデ
ータバス２０Ａは複数のローカルデータバス１３に直接
接続されるので、複数のローカルデータバス１３から一
つを選択的に活性化する機能を設ける必要がある。図５
に於ては、ドライバ６２−１乃至６２−ｎとセンスアン
プ選択線６１−１乃至６１−ｎとを用いて、これを実現
する。
ータバス２０Ａは複数のローカルデータバス１３に直接
接続されるので、複数のローカルデータバス１３から一
つを選択的に活性化する機能を設ける必要がある。図５
に於ては、ドライバ６２−１乃至６２−ｎとセンスアン
プ選択線６１−１乃至６１−ｎとを用いて、これを実現
する。
【００４４】センスアンプ選択線６１−１乃至６１−ｎ
は、ＮＭＯＳトランジスタ５３−１乃至５３−ｎのゲー
トに接続される。ドライバ６２−１乃至６２−ｎが、対
応するセンスアンプ選択線６１−１乃至６１−ｎを駆動
する。ドライバ６２−１乃至６２−ｎは、図２に於て、
ワード選択線１４がセルブロック１０のある一行を選択
した場合に、この選択された一行に対応するその上下に
配置されたセンスアンプ列領域１１のセンスアンプ列を
選択するためものである。ドライバ６２−１乃至６２−
ｎは、図３に示されるローデコーダ４２によって制御さ
れ、選択するセンスアンプ列に対応するセンスアンプ選
択線６１−１乃至６１−ｎをＨＩＧＨにする。このロー
デコーダ４２によるドライバ６２−１乃至６２−ｎの選
択的な制御は、従来技術のＤＲＡＭに於て、例えば図１
０の回路でアンプスイッチ２１６を選択的に導通するよ
う制御する技術と同一であり、詳細な説明は省略する。
は、ＮＭＯＳトランジスタ５３−１乃至５３−ｎのゲー
トに接続される。ドライバ６２−１乃至６２−ｎが、対
応するセンスアンプ選択線６１−１乃至６１−ｎを駆動
する。ドライバ６２−１乃至６２−ｎは、図２に於て、
ワード選択線１４がセルブロック１０のある一行を選択
した場合に、この選択された一行に対応するその上下に
配置されたセンスアンプ列領域１１のセンスアンプ列を
選択するためものである。ドライバ６２−１乃至６２−
ｎは、図３に示されるローデコーダ４２によって制御さ
れ、選択するセンスアンプ列に対応するセンスアンプ選
択線６１−１乃至６１−ｎをＨＩＧＨにする。このロー
デコーダ４２によるドライバ６２−１乃至６２−ｎの選
択的な制御は、従来技術のＤＲＡＭに於て、例えば図１
０の回路でアンプスイッチ２１６を選択的に導通するよ
う制御する技術と同一であり、詳細な説明は省略する。
【００４５】データ読み出しの場合、例えばセンスアン
プ５１−１が構成するセンスアンプ列に対応するセルブ
ロック１０（図１参照）が、ワード選択線１４（図１参
照）によって選択され、選択された１行のメモリセルの
データがセンスアンプ５１−１に格納される。次にドラ
イバ６２−１がセンスアンプ選択線６１−１をＨＩＧＨ
にして、ＮＭＯＳトランジスタ５３−１を導通させる。
また複数のコラム選択線１５−１乃至１５−ｍの一本を
選択してＨＩＧＨにすることで、ＮＭＯＳトランジスタ
５２−１を選択的に導通させる。導通されたＮＭＯＳト
ランジスタ５２−１及び５３−１を介して、選択された
センスアンプ５１−１のデータがローカルデータバス１
３−１に読み出される。ローカルデータバス１３−１の
データは、直接に接続されるグローバルデータバス２０
Ａを介して、コア回路４０から読み出される。
プ５１−１が構成するセンスアンプ列に対応するセルブ
ロック１０（図１参照）が、ワード選択線１４（図１参
照）によって選択され、選択された１行のメモリセルの
データがセンスアンプ５１−１に格納される。次にドラ
イバ６２−１がセンスアンプ選択線６１−１をＨＩＧＨ
にして、ＮＭＯＳトランジスタ５３−１を導通させる。
また複数のコラム選択線１５−１乃至１５−ｍの一本を
選択してＨＩＧＨにすることで、ＮＭＯＳトランジスタ
５２−１を選択的に導通させる。導通されたＮＭＯＳト
ランジスタ５２−１及び５３−１を介して、選択された
センスアンプ５１−１のデータがローカルデータバス１
３−１に読み出される。ローカルデータバス１３−１の
データは、直接に接続されるグローバルデータバス２０
Ａを介して、コア回路４０から読み出される。
【００４６】データ書き込みの場合、グローバルデータ
バス２０Ａを介して、ローカルデータバス１３−１乃至
１３−ｎにデータを供給する。次に例えば、ドライバ６
２−ｎがセンスアンプ選択線６１−ｎをＨＩＧＨにし
て、ＮＭＯＳトランジスタ５３−ｎを導通させる。また
複数のコラム選択線１５−１乃至１５−ｍの一本を選択
してＨＩＧＨにすることで、ＮＭＯＳトランジスタ５２
−ｎを選択的に導通させる。導通されたＮＭＯＳトラン
ジスタ５２−ｎ及び５３−ｎを介して、ローカルデータ
バス１３−ｎのデータが選択されたセンスアンプ５１−
ｎに書き込まれる。更に、ワード選択線１４（図１参
照）によって選択されたメモリセルに、選択されたセン
スアンプ５１−ｎのデータが格納される。
バス２０Ａを介して、ローカルデータバス１３−１乃至
１３−ｎにデータを供給する。次に例えば、ドライバ６
２−ｎがセンスアンプ選択線６１−ｎをＨＩＧＨにし
て、ＮＭＯＳトランジスタ５３−ｎを導通させる。また
複数のコラム選択線１５−１乃至１５−ｍの一本を選択
してＨＩＧＨにすることで、ＮＭＯＳトランジスタ５２
−ｎを選択的に導通させる。導通されたＮＭＯＳトラン
ジスタ５２−ｎ及び５３−ｎを介して、ローカルデータ
バス１３−ｎのデータが選択されたセンスアンプ５１−
ｎに書き込まれる。更に、ワード選択線１４（図１参
照）によって選択されたメモリセルに、選択されたセン
スアンプ５１−ｎのデータが格納される。
【００４７】図６は、図５の構成に於てセンスアンプと
ビット線との関係を示す回路図である。図６に於ては、
図５のセンスアンプ５２−１の一つを例にとって、ビッ
ト線とこのセンスアンプ５２−１との回路構成を示す。
図６に於て図５と同一の要素は同一の番号で参照され、
その説明は省略する。図６に於て、センスアンプ５１−
１は、ＮＭＯＳトランジスタ７１及び７２とＰＭＯＳト
ランジスタ７３及び７４を含む。センスアンプ５１−１
は、センスアンプ駆動信号ＮＳＡ及びＰＳＡによって駆
動される。センスアンプ５１−１は、データ読み出し時
にはビット線ＢＬ及び／ＢＬに接続されるメモリセル
（図示せず）から読み出されたビット線ＢＬ及び／ＢＬ
上のデータ信号を増幅すると共に、データ書き込み時に
はローカルデータバス１３−１からビット線ＢＬ及び／
ＢＬに供給されたデータ信号を保持する。
ビット線との関係を示す回路図である。図６に於ては、
図５のセンスアンプ５２−１の一つを例にとって、ビッ
ト線とこのセンスアンプ５２−１との回路構成を示す。
図６に於て図５と同一の要素は同一の番号で参照され、
その説明は省略する。図６に於て、センスアンプ５１−
１は、ＮＭＯＳトランジスタ７１及び７２とＰＭＯＳト
ランジスタ７３及び７４を含む。センスアンプ５１−１
は、センスアンプ駆動信号ＮＳＡ及びＰＳＡによって駆
動される。センスアンプ５１−１は、データ読み出し時
にはビット線ＢＬ及び／ＢＬに接続されるメモリセル
（図示せず）から読み出されたビット線ＢＬ及び／ＢＬ
上のデータ信号を増幅すると共に、データ書き込み時に
はローカルデータバス１３−１からビット線ＢＬ及び／
ＢＬに供給されたデータ信号を保持する。
【００４８】ＮＭＯＳトランジスタ７５乃至７７は、ビ
ット線ＢＬ及び／ＢＬを互いに短絡して同電位にするた
めの回路を構成し、ショート信号ＳＳがＨＩＧＨの場合
にビット線ＢＬ及び／ＢＬを互いに短絡する。ＮＭＯＳ
トランジスタ７８乃至８１は、センスアンプ５１−１と
メモリセルとの間に介在するゲートであり、ビット線転
送信号ＢＬＴがＨＩＧＨの時に導通することによって、
センスアンプ５１−１とメモリセルとの間をビット線Ｂ
Ｌ及び／ＢＬを介して接続する。
ット線ＢＬ及び／ＢＬを互いに短絡して同電位にするた
めの回路を構成し、ショート信号ＳＳがＨＩＧＨの場合
にビット線ＢＬ及び／ＢＬを互いに短絡する。ＮＭＯＳ
トランジスタ７８乃至８１は、センスアンプ５１−１と
メモリセルとの間に介在するゲートであり、ビット線転
送信号ＢＬＴがＨＩＧＨの時に導通することによって、
センスアンプ５１−１とメモリセルとの間をビット線Ｂ
Ｌ及び／ＢＬを介して接続する。
【００４９】図６と同一の構成が、図５の各センスアン
プに対して設けられており、これによって、各センスア
ンプ及びメモリセル間のデータ転送がデータ読み出し時
及びデータ書き込み時に行われる。図７は、図５及び図
６に示される第２の実施例の変形例を示す。図７は、図
６に対応するものであり、同一の要素は同一の番号で参
照され、その説明は省略する。
プに対して設けられており、これによって、各センスア
ンプ及びメモリセル間のデータ転送がデータ読み出し時
及びデータ書き込み時に行われる。図７は、図５及び図
６に示される第２の実施例の変形例を示す。図７は、図
６に対応するものであり、同一の要素は同一の番号で参
照され、その説明は省略する。
【００５０】図７の回路は、図６に於けるＮＭＯＳトラ
ンジスタ５３−１及びセンスアンプ選択線６１−１が取
り除かれていることを除けば、図６の回路と同一であ
る。但し選択時にコラム選択線１５−１に供給する電位
を適当な電位に設定することによって、センスアンプ５
１−１が非活性の場合には、ビット線ＢＬ及び／ＢＬが
ローカルデータバス１３−１に接続されることを防ぐこ
とが出来る。
ンジスタ５３−１及びセンスアンプ選択線６１−１が取
り除かれていることを除けば、図６の回路と同一であ
る。但し選択時にコラム選択線１５−１に供給する電位
を適当な電位に設定することによって、センスアンプ５
１−１が非活性の場合には、ビット線ＢＬ及び／ＢＬが
ローカルデータバス１３−１に接続されることを防ぐこ
とが出来る。
【００５１】通常のＤＲＡＭと同様に、図７のビット線
ＢＬ及び／ＢＬとローカルデータバス１３−１とは、デ
ータ読み出し／書き込みの準備として、所定の電位ＶＰ
Ｐにプリチャージされる。プリチャージ電圧ＶＰＰは、
電源電位をＶＣＣとした場合、例えば１／２ＶＣＣであ
る。図７の変形例に於ては、コラム選択線１５−１が選
択された時に、コラム選択線１５−１に供給される電位
をプリチャージ電位ＶＰＰ以下の電位ＶＣＬに設定す
る。
ＢＬ及び／ＢＬとローカルデータバス１３−１とは、デ
ータ読み出し／書き込みの準備として、所定の電位ＶＰ
Ｐにプリチャージされる。プリチャージ電圧ＶＰＰは、
電源電位をＶＣＣとした場合、例えば１／２ＶＣＣであ
る。図７の変形例に於ては、コラム選択線１５−１が選
択された時に、コラム選択線１５−１に供給される電位
をプリチャージ電位ＶＰＰ以下の電位ＶＣＬに設定す
る。
【００５２】センスアンプ５１−１が非活性の場合、即
ちセンスアンプ５１−１にデータが保持されてなく、ビ
ット線ＢＬ及び／ＢＬがプリチャージ電位ＶＰＰのまま
である場合を考える。このときコラム選択線１５−１が
選択されても、コラム選択線１５−１の電位ＶＣＬはプ
リチャージ電位ＶＰＰ以下であるので、ＮＭＯＳトラン
ジスタ５２−１は導通されない。従って、ビット線ＢＬ
及び／ＢＬは、ローカルデータバス１３−１接続されな
い。
ちセンスアンプ５１−１にデータが保持されてなく、ビ
ット線ＢＬ及び／ＢＬがプリチャージ電位ＶＰＰのまま
である場合を考える。このときコラム選択線１５−１が
選択されても、コラム選択線１５−１の電位ＶＣＬはプ
リチャージ電位ＶＰＰ以下であるので、ＮＭＯＳトラン
ジスタ５２−１は導通されない。従って、ビット線ＢＬ
及び／ＢＬは、ローカルデータバス１３−１接続されな
い。
【００５３】次にセンスアンプ５１−１が活性化された
場合、即ちセンスアンプ５１−１にデータが保持されて
おり、ビット線ＢＬ及び／ＢＬの電位が例えば電源電位
ＶＣＣ及びグランド電位ＶＳＳにある場合を考える。こ
のときコラム選択線１５−１が選択されると、コラム選
択線１５−１の電位ＶＣＬはグランド電位ＶＳＳ以上で
あるので、ＮＭＯＳトランジスタ５２−１の一方は導通
される。従って、ビット線ＢＬ及び／ＢＬのデータが、
ローカルデータバス１３−１に現われることになる。
場合、即ちセンスアンプ５１−１にデータが保持されて
おり、ビット線ＢＬ及び／ＢＬの電位が例えば電源電位
ＶＣＣ及びグランド電位ＶＳＳにある場合を考える。こ
のときコラム選択線１５−１が選択されると、コラム選
択線１５−１の電位ＶＣＬはグランド電位ＶＳＳ以上で
あるので、ＮＭＯＳトランジスタ５２−１の一方は導通
される。従って、ビット線ＢＬ及び／ＢＬのデータが、
ローカルデータバス１３−１に現われることになる。
【００５４】このように図７の変形例に於ては、センス
アンプ選択線を設ける代わりにコラム選択線の選択時の
電位を適切な値に設定することによって、複数のローカ
ルデータバスがグローバルデータバスに接続されていて
も、非活性のセンスアンプ列をグローバルデータバスか
ら切断することが出来る。なお図７に於て選択時のコラ
ム選択線１５−１の電位ＶＣＬは、正確には、プリチャ
ージ電位ＶＰＰとＮＭＯＳトランジスタ５２−１のしき
い値電圧Ｖｔｈとの和（ＶＰＰ＋Ｖｔｈ）以下であれば
よい。
アンプ選択線を設ける代わりにコラム選択線の選択時の
電位を適切な値に設定することによって、複数のローカ
ルデータバスがグローバルデータバスに接続されていて
も、非活性のセンスアンプ列をグローバルデータバスか
ら切断することが出来る。なお図７に於て選択時のコラ
ム選択線１５−１の電位ＶＣＬは、正確には、プリチャ
ージ電位ＶＰＰとＮＭＯＳトランジスタ５２−１のしき
い値電圧Ｖｔｈとの和（ＶＰＰ＋Ｖｔｈ）以下であれば
よい。
【００５５】図８は、図３のコア回路４０内のセンスア
ンプ、コラム選択線、ローカルデータバスの構成の第３
の実施例を示す。図８の構成は、図２のレイアウトに対
応するものであり、グローバルデータバスがローカルデ
ータバスに１対多に対応する。また図８は、図６に対応
する回路部分を示すものであり、同一の要素は同一の番
号で参照され、その説明は省略する。
ンプ、コラム選択線、ローカルデータバスの構成の第３
の実施例を示す。図８の構成は、図２のレイアウトに対
応するものであり、グローバルデータバスがローカルデ
ータバスに１対多に対応する。また図８は、図６に対応
する回路部分を示すものであり、同一の要素は同一の番
号で参照され、その説明は省略する。
【００５６】図８の回路は、図６の回路とは、ＮＭＯＳ
トランジスタ９１乃至９４から構成されるデータ読み出
し用の回路が付加的に設けられている点のみが異なる。
図８の構成は、従来用いられるダイレクトセンスアンプ
方式を応用したものであり、ＮＭＯＳトランジスタ９１
及び９２のゲートが各々ビット線／ＢＬ及びＢＬに接続
される。またデータ読み出し用のローカルデータバス１
３−１Ａが、コラム選択線１５−１によって制御される
ＮＭＯＳトランジスタ９３及び９４を介して、ＮＭＯＳ
トランジスタ９１及び９２のドレインに接続される。ま
たＮＭＯＳトランジスタ９３及び９４のソースは、デー
タ読み出し用のセンスアンプ選択線６１−１Ａに接続さ
れる。
トランジスタ９１乃至９４から構成されるデータ読み出
し用の回路が付加的に設けられている点のみが異なる。
図８の構成は、従来用いられるダイレクトセンスアンプ
方式を応用したものであり、ＮＭＯＳトランジスタ９１
及び９２のゲートが各々ビット線／ＢＬ及びＢＬに接続
される。またデータ読み出し用のローカルデータバス１
３−１Ａが、コラム選択線１５−１によって制御される
ＮＭＯＳトランジスタ９３及び９４を介して、ＮＭＯＳ
トランジスタ９１及び９２のドレインに接続される。ま
たＮＭＯＳトランジスタ９３及び９４のソースは、デー
タ読み出し用のセンスアンプ選択線６１−１Ａに接続さ
れる。
【００５７】データ読み出し時には、センスアンプ選択
線６１−１Ａを選択してＬＯＷにする。コラム選択線１
５−１が選択されてＨＩＧＨになると、ＮＭＯＳトラン
ジスタ９３及び９４が導通して、ローカルデータバス１
３−１ＡがＮＭＯＳトランジスタ９１及び９２を介して
ビット線ＢＬ及び／ＢＬに電気的に接続される。この
時、ＮＭＯＳトランジスタ９１及び９２のソースはＬＯ
Ｗレベルである。従って例えばビット線ＢＬがＨＩＧＨ
である場合には、ＮＭＯＳトランジスタ９２が導通され
て、ＮＭＯＳトランジスタ９２に接続されるローカルデ
ータバス１３−１Ａから電流がＬＯＷレベルに引き込ま
れる。即ち、このローカルデータバス１３−１Ａの電位
はＬＯＷとなる。この時ビット線／ＢＬはＬＯＷであ
り、ＮＭＯＳトランジスタ９１は導通されない。従って
ＮＭＯＳトランジスタ９１に接続されるローカルデータ
バス１３−１Ａからは電流が引き込まれない。
線６１−１Ａを選択してＬＯＷにする。コラム選択線１
５−１が選択されてＨＩＧＨになると、ＮＭＯＳトラン
ジスタ９３及び９４が導通して、ローカルデータバス１
３−１ＡがＮＭＯＳトランジスタ９１及び９２を介して
ビット線ＢＬ及び／ＢＬに電気的に接続される。この
時、ＮＭＯＳトランジスタ９１及び９２のソースはＬＯ
Ｗレベルである。従って例えばビット線ＢＬがＨＩＧＨ
である場合には、ＮＭＯＳトランジスタ９２が導通され
て、ＮＭＯＳトランジスタ９２に接続されるローカルデ
ータバス１３−１Ａから電流がＬＯＷレベルに引き込ま
れる。即ち、このローカルデータバス１３−１Ａの電位
はＬＯＷとなる。この時ビット線／ＢＬはＬＯＷであ
り、ＮＭＯＳトランジスタ９１は導通されない。従って
ＮＭＯＳトランジスタ９１に接続されるローカルデータ
バス１３−１Ａからは電流が引き込まれない。
【００５８】このようにしてセンスアンプ５１−１が保
持するデータを、ローカルデータバス１３−１Ａに読み
だすことが出来る。このような構成に於ては、ビット線
ＢＬ及び／ＢＬは、ローカルデータバス１３−１Ａに直
接的に接続されるのではなく、ＮＭＯＳトランジスタ９
１及び９２の開閉を制御することで、ローカルデータバ
ス１３−１Ａを駆動してデータ転送を行う。従って、ロ
ーカルデータバス１３−１Ａの負荷が重い場合であって
も、ローカルデータバス１３−１Ａをビット線ＢＬ及び
／ＢＬに直接的に接続する構成と異なり、センスアンプ
５１−１の保持するデータがこの負荷によって影響を受
けることがない。これにより信頼性の高いデータ読み出
しを実現することが出来る。
持するデータを、ローカルデータバス１３−１Ａに読み
だすことが出来る。このような構成に於ては、ビット線
ＢＬ及び／ＢＬは、ローカルデータバス１３−１Ａに直
接的に接続されるのではなく、ＮＭＯＳトランジスタ９
１及び９２の開閉を制御することで、ローカルデータバ
ス１３−１Ａを駆動してデータ転送を行う。従って、ロ
ーカルデータバス１３−１Ａの負荷が重い場合であって
も、ローカルデータバス１３−１Ａをビット線ＢＬ及び
／ＢＬに直接的に接続する構成と異なり、センスアンプ
５１−１の保持するデータがこの負荷によって影響を受
けることがない。これにより信頼性の高いデータ読み出
しを実現することが出来る。
【００５９】なおセンスアンプ選択線６１−１Ａは、図
５のセンスアンプ選択線６１−１乃至６１−ｎと同様
に、センスアンプ５１−１が構成するセンスアンプ列か
らセンスアンプ５１−ｎが構成するセンスアンプ列ま
で、各センスアンプ列毎に設けられるものである。また
読み出し用のローカルデータバス１３−１Ａも、図５の
ローカルデータバス１３−１乃至１３−ｎと同様に、各
センスアンプ列毎に設けられるものである。
５のセンスアンプ選択線６１−１乃至６１−ｎと同様
に、センスアンプ５１−１が構成するセンスアンプ列か
らセンスアンプ５１−ｎが構成するセンスアンプ列ま
で、各センスアンプ列毎に設けられるものである。また
読み出し用のローカルデータバス１３−１Ａも、図５の
ローカルデータバス１３−１乃至１３−ｎと同様に、各
センスアンプ列毎に設けられるものである。
【００６０】図９は、図８の第３の実施例の変形例を示
す。図９に於て、図８と同一の要素は同一の番号で参照
され、その説明は省略する。図９の回路は、図８に於け
るセンスアンプ選択線６１−１Ａに対応する部分がグラ
ンド電位ＶＳＳに接続されていることを除けば、図８の
回路と同一である。但しビット線ＢＬ及び／ＢＬのプリ
チャージ電圧ＶＰＰをグランド電位ＶＳＳに設定するこ
とによって、センスアンプ５１−１が非活性な場合に
は、ビット線ＢＬ及び／ＢＬがローカルデータバス１３
−１Ａに接続されることを防ぐことが出来る。
す。図９に於て、図８と同一の要素は同一の番号で参照
され、その説明は省略する。図９の回路は、図８に於け
るセンスアンプ選択線６１−１Ａに対応する部分がグラ
ンド電位ＶＳＳに接続されていることを除けば、図８の
回路と同一である。但しビット線ＢＬ及び／ＢＬのプリ
チャージ電圧ＶＰＰをグランド電位ＶＳＳに設定するこ
とによって、センスアンプ５１−１が非活性な場合に
は、ビット線ＢＬ及び／ＢＬがローカルデータバス１３
−１Ａに接続されることを防ぐことが出来る。
【００６１】センスアンプ５１−１が非活性の場合、即
ちセンスアンプ５１−１にデータが保持されてなく、ビ
ット線ＢＬ及び／ＢＬがプリチャージ電位ＶＳＳのまま
である場合を考える。このときＮＭＯＳトランジスタ９
１及び９２のゲート電位とソース電位とが同一であるの
で、ＮＭＯＳトランジスタ９１及び９２は導通されな
い。従ってコラム選択線１５−１が選択されても、ビッ
ト線ＢＬ及び／ＢＬのデータはローカルデータバス１３
−１に現われない。
ちセンスアンプ５１−１にデータが保持されてなく、ビ
ット線ＢＬ及び／ＢＬがプリチャージ電位ＶＳＳのまま
である場合を考える。このときＮＭＯＳトランジスタ９
１及び９２のゲート電位とソース電位とが同一であるの
で、ＮＭＯＳトランジスタ９１及び９２は導通されな
い。従ってコラム選択線１５−１が選択されても、ビッ
ト線ＢＬ及び／ＢＬのデータはローカルデータバス１３
−１に現われない。
【００６２】次にセンスアンプ５１−１が活性化された
場合、即ちセンスアンプ５１−１にデータが保持されて
おり、ビット線ＢＬ及び／ＢＬの電位が例えば電源電位
ＶＣＣ及びグランド電位ＶＳＳにある場合を考える。こ
のときＮＭＯＳトランジスタ９２が導通される。従って
コラム選択線１５−１が選択されると、ビット線ＢＬ及
び／ＢＬのデータがローカルデータバス１３−１に現わ
れることになる。
場合、即ちセンスアンプ５１−１にデータが保持されて
おり、ビット線ＢＬ及び／ＢＬの電位が例えば電源電位
ＶＣＣ及びグランド電位ＶＳＳにある場合を考える。こ
のときＮＭＯＳトランジスタ９２が導通される。従って
コラム選択線１５−１が選択されると、ビット線ＢＬ及
び／ＢＬのデータがローカルデータバス１３−１に現わ
れることになる。
【００６３】このように図９の変形例に於ては、センス
アンプ選択線を設ける代わりにプリチャージ電位ＶＰＰ
を適切な値に設定することによって、複数のローカルデ
ータバスがグローバルデータバスに接続されていても、
非活性のセンスアンプ列をグローバルデータバスから切
断することが出来る。なおプリチャージ電圧ＶＰＰは、
正確には、グランド電位ＶＳＳとＮＭＯＳトランジスタ
９１及び９２のしきい値電圧Ｖｔｈとの和（ＶＳＳ＋Ｖ
ＰＰ）以下の電圧であればよい。
アンプ選択線を設ける代わりにプリチャージ電位ＶＰＰ
を適切な値に設定することによって、複数のローカルデ
ータバスがグローバルデータバスに接続されていても、
非活性のセンスアンプ列をグローバルデータバスから切
断することが出来る。なおプリチャージ電圧ＶＰＰは、
正確には、グランド電位ＶＳＳとＮＭＯＳトランジスタ
９１及び９２のしきい値電圧Ｖｔｈとの和（ＶＳＳ＋Ｖ
ＰＰ）以下の電圧であればよい。
【００６４】本発明は上記実施例に基づいて説明された
が、特定の実施例に限定されるものではなく、特許請求
の範囲に記載の範囲内に於て、様々な変形・変更が可能
である。
が、特定の実施例に限定されるものではなく、特許請求
の範囲に記載の範囲内に於て、様々な変形・変更が可能
である。
【００６５】
【発明の効果】請求項１の発明に於ては、グローバルデ
ータバスである第２のデータバスをセルブロックの位置
に配置するので、チップ面積を増大させることなく、グ
ローバルデータバスの本数を増やしてデータ伝送量を増
加させることが出来る。請求項２の発明に於ては、第１
のデータバスと第２のデータバスとが異なる伝導層に配
置されるので、両データバスのレイアウトを互いに干渉
することなく設定することが出来る。
ータバスである第２のデータバスをセルブロックの位置
に配置するので、チップ面積を増大させることなく、グ
ローバルデータバスの本数を増やしてデータ伝送量を増
加させることが出来る。請求項２の発明に於ては、第１
のデータバスと第２のデータバスとが異なる伝導層に配
置されるので、両データバスのレイアウトを互いに干渉
することなく設定することが出来る。
【００６６】請求項３の発明に於ては、ワード選択線で
ある第１の選択線は第１の伝導層に配置されるので、第
２の伝導層に配置される第２のデータバスと直交するよ
うに配置することが出来る。請求項４の発明に於ては、
コラム選択線である第２の選択線によって、複数のセン
スアンプから少なくとも一つを選択して第１のデータバ
スに接続することが出来る。
ある第１の選択線は第１の伝導層に配置されるので、第
２の伝導層に配置される第２のデータバスと直交するよ
うに配置することが出来る。請求項４の発明に於ては、
コラム選択線である第２の選択線によって、複数のセン
スアンプから少なくとも一つを選択して第１のデータバ
スに接続することが出来る。
【００６７】請求項５の発明に於ては、ローカルデータ
バスである第１のデータバスは、グローバルデータバス
である第２のデータバスに一対一に直接接続されるの
で、各々のローカルデータバスに対しては、対応するグ
ローバルデータバスを介してデータ読み出し／書き込み
を行うことが出来る。請求項６の発明に於ては、ローカ
ルデータバスである第１のデータバスは、グローバルデ
ータバスである第２のデータバスに多対一に直接接続さ
れるので、必要なグローバルバスの本数を、一対一の直
接接続の場合に比較して少なくすることが出来る。
バスである第１のデータバスは、グローバルデータバス
である第２のデータバスに一対一に直接接続されるの
で、各々のローカルデータバスに対しては、対応するグ
ローバルデータバスを介してデータ読み出し／書き込み
を行うことが出来る。請求項６の発明に於ては、ローカ
ルデータバスである第１のデータバスは、グローバルデ
ータバスである第２のデータバスに多対一に直接接続さ
れるので、必要なグローバルバスの本数を、一対一の直
接接続の場合に比較して少なくすることが出来る。
【００６８】請求項８の発明に於ては、ローカルデータ
バスである第１のデータバスがグローバルデータバスで
ある第２のデータバスに多対一に直接接続される場合
に、第１のデータバスと接続するセンスアンプ列を複数
のセンスアンプ列から選択することによって、複数のロ
ーカルデータバスからのデータがグローバルデータバス
に於て衝突しないように制御することが出来る。
バスである第１のデータバスがグローバルデータバスで
ある第２のデータバスに多対一に直接接続される場合
に、第１のデータバスと接続するセンスアンプ列を複数
のセンスアンプ列から選択することによって、複数のロ
ーカルデータバスからのデータがグローバルデータバス
に於て衝突しないように制御することが出来る。
【００６９】請求項９の発明に於ては、コラム選択線で
ある第２の選択線とセンスアンプ列選択線である第３の
選択線とは別の伝導層に配置されるので、両選択線を互
いに干渉することなくレイアウトすることが出来る。請
求項１０の発明に於ては、２つのゲートを直列に接続し
て第２の選択線と第３の選択線により各ゲート制御する
ことで、両選択線が選択されたときのみ該当するセンス
アンプが第１のデータバスに接続されるような回路を、
簡単に実現することが出来る。
ある第２の選択線とセンスアンプ列選択線である第３の
選択線とは別の伝導層に配置されるので、両選択線を互
いに干渉することなくレイアウトすることが出来る。請
求項１０の発明に於ては、２つのゲートを直列に接続し
て第２の選択線と第３の選択線により各ゲート制御する
ことで、両選択線が選択されたときのみ該当するセンス
アンプが第１のデータバスに接続されるような回路を、
簡単に実現することが出来る。
【００７０】請求項１１の発明に於ては、データ読み出
しに関しては、ダイレクトセンスアンプ方式を応用する
ことで、信頼性のあるデータ読み出しを実現することが
出来る。請求項１２の発明に於ては、コラム選択線であ
る第２の選択線を選択する際の電位を略プリチャージ電
位以下にすることで、コラムゲートである第１のゲート
が選択されてもセンスアンプがプリチャージ電位のまま
であれば第１のゲートは導通されず、非活性のセンスア
ンプは第１のデータバスに接続されない。
しに関しては、ダイレクトセンスアンプ方式を応用する
ことで、信頼性のあるデータ読み出しを実現することが
出来る。請求項１２の発明に於ては、コラム選択線であ
る第２の選択線を選択する際の電位を略プリチャージ電
位以下にすることで、コラムゲートである第１のゲート
が選択されてもセンスアンプがプリチャージ電位のまま
であれば第１のゲートは導通されず、非活性のセンスア
ンプは第１のデータバスに接続されない。
【００７１】請求項１３の発明に於ては、データ読み出
しに関しては、ダイレクトセンスアンプ方式を応用する
ことで信頼性のあるデータ読み出しを実現出来るととも
に、センスアンプのプリチャージ電位を略グランド電位
とすることで、非活性のセンスアンプを自動的に第１の
データバスから分離することが出来る。請求項１４の発
明に於ては、グローバルデータバスである第２のデータ
バスをセルブロックの位置に配置するので、チップ面積
を増大させることなく、グローバルデータバスの本数を
増やしてデータ伝送量を増加させることが出来る。
しに関しては、ダイレクトセンスアンプ方式を応用する
ことで信頼性のあるデータ読み出しを実現出来るととも
に、センスアンプのプリチャージ電位を略グランド電位
とすることで、非活性のセンスアンプを自動的に第１の
データバスから分離することが出来る。請求項１４の発
明に於ては、グローバルデータバスである第２のデータ
バスをセルブロックの位置に配置するので、チップ面積
を増大させることなく、グローバルデータバスの本数を
増やしてデータ伝送量を増加させることが出来る。
【図１】本発明の原理によるグローバルデータバスのレ
イアウトを示す図である。
イアウトを示す図である。
【図２】本発明の原理によるグローバルデータバスのレ
イアウトの変形例を示す図である。
イアウトの変形例を示す図である。
【図３】本発明のコア回路のレイアウトを適用したＤＲ
ＡＭの一例の構成図である。
ＡＭの一例の構成図である。
【図４】コア回路内のセンスアンプ、コラム選択線、ロ
ーカルデータバス、及びグローバルデータバスの構成の
第１の実施例を示す回路図である。
ーカルデータバス、及びグローバルデータバスの構成の
第１の実施例を示す回路図である。
【図５】コア回路４０内のセンスアンプ、コラム選択
線、ローカルデータバス、及びグローバルデータバスの
構成の第２の実施例を示す回路図である。
線、ローカルデータバス、及びグローバルデータバスの
構成の第２の実施例を示す回路図である。
【図６】図５の構成に於けるセンスアンプとビット線と
の関係を示す回路図である。
の関係を示す回路図である。
【図７】図５及び図６に示される第２の実施例の変形例
を示す回路図である。
を示す回路図である。
【図８】コア回路内のセンスアンプ、コラム選択線、ロ
ーカルデータバスの構成の第３の実施例を示す回路図で
ある。
ーカルデータバスの構成の第３の実施例を示す回路図で
ある。
【図９】図８の第３の実施例の変形例を示す回路図であ
る。
る。
【図１０】従来のＤＲＡＭのセルアレイ周辺のレイアウ
トの一例を示す図である。
トの一例を示す図である。
【図１１】従来のＤＲＡＭのセルアレイ周辺のレイアウ
トの別の例を示す図である。
トの別の例を示す図である。
１０ セルブロック １１ センスアンプ列領域 １２ サブワードデコーダ列領域 １３ ローカルデータバス１３ １４ ワード選択線１４ １５ コラム選択線 ２０、２０Ａ グローバルデータバス ２１ コンタクトホール ３０ ＤＲＡＭ ３１ 第１のクロック生成器 ３２ 第２のクロック生成器 ３３ 書き込みクロック生成器 ３４ モード制御器 ３５ アドレスバッファ／プリデコーダ ３６ リフレッシュアドレスカウンター ３７ データ入力バッファ ３８ データ出力バッファ ３９ 論理回路 ４０ コア回路 ４１ コラムデコーダ ４２ ローデコーダ ４３ 書き込みバッファ／読み出しアンプ ２０１、２０１Ａコア回路 ２０２、２０２Ａ グローバルデータバス ２１０ セルブロック ２１１ センスアンプ列領域 ２１２ サブワードデコーダ列領域 ２１３ ローカルデータバス ２１４ ワード選択線 ２１５ コラム選択線 ２１６ アンプスイッチ ２１６Ａ スイッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 江渡 聡 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 中村 俊和 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 瀧田 雅人 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 東保 充洋 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 古賀 徹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 加納 英樹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 北本 綾子 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 川畑 邦範 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (14)
- 【請求項１】メモリセルの配列を含む少なくとも一つの
セルブロックと、 該メモリセルのデータを一時的に保持する複数のセンス
アンプと、 該複数のセンスアンプに第１のゲートを介して共通に接
続される第１のデータバスと、 該第１のデータバスに直接に接続され該セルブロックの
位置を通過するよう該セルブロックの位置に重ねて配置
される第２のデータバスを含むことを特徴とする半導体
記憶装置。 - 【請求項２】前記第２のデータバスは、前記第１のデー
タバスが配置される第１の伝導層とは異なる第２の伝導
層に配置され、コンタクトホール及びホール埋め込み層
の一方を介して該第１のデータバスと接続されることを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】前記メモリセルを選択的に前記複数のセン
スアンプに接続する第１の選択線を更に含み、該第１の
選択線は、前記第１の伝導層に配置され、前記第２の伝
導層に配置される前記第２のデータバスと略直交するこ
とを特徴とする請求項２記載の半導体記憶装置。 - 【請求項４】前記複数の第１のゲートを選択的に導通さ
せて前記複数のセンスアンプを選択的に前記第１のデー
タバスに接続する第２の選択線を更に含むことを特徴と
する請求項３記載の半導体記憶装置。 - 【請求項５】該メモリセルのデータを一時的に保持する
複数のセンスアンプ列を更に含み、前記第１のデータバ
スは該複数のセンスアンプ列に対応して複数本設けら
れ、前記第２のデータバスは該複数の第１のデータバス
に一対一に接続されるよう複数本設けられることを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項６】該メモリセルのデータを一時的に保持する
複数のセンスアンプ列を更に含み、前記第１のデータバ
スは該複数のセンスアンプ列に対応して複数本設けら
れ、該複数の第１のデータバスは前記第２のデータバス
に多対一に接続されることを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項７】該メモリセルのデータを一時的に保持する
複数のセンスアンプ列を更に含み、前記第１のデータバ
スは該複数のセンスアンプ列に対応して複数本設けら
れ、該複数の第１のデータバスは前記第２のデータバス
に多対一に接続されることを特徴とする請求項４記載の
半導体記憶装置。 - 【請求項８】該複数のセンスアンプ列から少なくとも一
つのセンスアンプ列を選択して、該少なくとも一つのセ
ンスアンプ列と対応する第１のデータバスとの間のデー
タ転送を可能にする第３の選択線を更に含むことを特徴
とする請求項７記載の半導体記憶装置。 - 【請求項９】 前記第３の選択線は前記第１の伝導層に
配置され、前記第２の選択線は前記第２の伝導層に配置
されることを特徴とする請求項８記載の半導体記憶装
置。 - 【請求項１０】前記第３の選択線によって制御される第
２のゲートを更に含み、該第２のゲートは前記複数のセ
ンスアンプ列と対応する第１のデータバスとの間で前記
第２の選択線により制御される前記第１のゲートと直列
に接続されることを特徴とする請求項８記載の半導体記
憶装置。 - 【請求項１１】前記複数の第１のデータバスの各々は、
データ読み出し用データバスとデータ書き込み用データ
バスを含み、 該データ書き込み用データバスに対しては、前記第１の
ゲート及び前記第２のゲートは前記第２の選択線及び前
記第３の選択線を夫々ゲート入力とするトランジスタで
あり、 該データ読み出し用データバスに対しては、前記第２の
ゲートは前記第１のゲートと前記第３の選択線との間に
挿入され前記複数のセンスアンプにより駆動されるトラ
ンジスタであり、前記第１のゲートは前記第２の選択線
をゲート入力とするトランジスタであることを特徴とす
る請求項１０記載の半導体装置。 - 【請求項１２】前記第１のゲートはＮＭＯＳトランジス
タであり、前記第２の選択線が該第１のゲートを選択的
に導通させる際に有する電位は、略前記複数のセンスア
ンプのプリチャージ電位以下であることを特徴とする請
求項７記載の半導体記憶装置。 - 【請求項１３】前記複数の第１のデータバスは、データ
読み出し用データバスとデータ書き込み用データバスを
含み、 該複数のセンスアンプ列から少なくとも一つのセンスア
ンプ列を選択して、該少なくとも一つのセンスアンプ列
と対応するデータ書き込み用データバスとの間のデータ
転送を可能にする第３の選択線と、 グランド電位に接続されるソース端と前記第１のゲート
を介して該データ読み出し用データバスに接続されるド
レイン端を有し、前記複数のセンスアンプにより駆動さ
れるＮＭＯＳトランジスタを含み、該複数のセンスアン
プのプリチャージ電位は略グランド電位であることを特
徴とする請求項７記載の半導体装置。 - 【請求項１４】メモリセルのデータを一時的に格納する
複数のセンスアンプを各々が含む複数のセンスアンプ列
と、 該複数のセンスアンプ列に対応して設けられ、各々が該
複数のセンスアンプに共通に接続される複数の第１のデ
ータバスと、 該複数の第１のデータバスに直接に接続され該メモリセ
ルの位置を通過するよう該メモリセルの位置に重ねて配
置される少なくとも一つの第２のデータバスを含むこと
を特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09768097A JP3992781B2 (ja) | 1997-04-15 | 1997-04-15 | 半導体記憶装置 |
| US09/057,449 US5943253A (en) | 1997-04-15 | 1998-04-09 | Semiconductor memory device with efficient layout |
| KR1019980013037A KR100276009B1 (ko) | 1997-04-15 | 1998-04-13 | 효율적인 레이아웃을 갖는 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09768097A JP3992781B2 (ja) | 1997-04-15 | 1997-04-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10289581A true JPH10289581A (ja) | 1998-10-27 |
| JP3992781B2 JP3992781B2 (ja) | 2007-10-17 |
Family
ID=14198714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09768097A Expired - Lifetime JP3992781B2 (ja) | 1997-04-15 | 1997-04-15 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5943253A (ja) |
| JP (1) | JP3992781B2 (ja) |
| KR (1) | KR100276009B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6947308B2 (en) | 2000-05-26 | 2005-09-20 | Matsushita Electric Industrial Co., Ltd. | Embedded semiconductor memory with crossbar wirings and switches for high bandwidth |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000182390A (ja) * | 1998-12-11 | 2000-06-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3535766B2 (ja) * | 1999-04-13 | 2004-06-07 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| US6567289B1 (en) | 2000-08-23 | 2003-05-20 | Advanced Micro Devices, Inc. | Physical memory layout with various sized memory sectors |
| US6779156B2 (en) * | 2001-06-15 | 2004-08-17 | Science & Technology Corporation @ Unm | Digital circuits using universal logic gates |
| US6449202B1 (en) | 2001-08-14 | 2002-09-10 | International Business Machines Corporation | DRAM direct sensing scheme |
| US6738300B2 (en) * | 2002-08-26 | 2004-05-18 | International Business Machines Corporation | Direct read of DRAM cell using high transfer ratio |
| US20170323240A1 (en) | 2016-05-06 | 2017-11-09 | General Electric Company | Computing system to control the use of physical state attainment with inspection |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3060458B2 (ja) * | 1989-03-17 | 2000-07-10 | 富士通株式会社 | 半導体記憶装置 |
| JPH07130163A (ja) * | 1993-11-01 | 1995-05-19 | Matsushita Electron Corp | 半導体メモリ |
| US5546349A (en) * | 1995-03-13 | 1996-08-13 | Kabushiki Kaisha Toshiba | Exchangeable hierarchical data line structure |
| KR0164391B1 (ko) * | 1995-06-29 | 1999-02-18 | 김광호 | 고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치 |
| JP3291206B2 (ja) * | 1996-09-17 | 2002-06-10 | 富士通株式会社 | 半導体記憶装置 |
-
1997
- 1997-04-15 JP JP09768097A patent/JP3992781B2/ja not_active Expired - Lifetime
-
1998
- 1998-04-09 US US09/057,449 patent/US5943253A/en not_active Expired - Lifetime
- 1998-04-13 KR KR1019980013037A patent/KR100276009B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6947308B2 (en) | 2000-05-26 | 2005-09-20 | Matsushita Electric Industrial Co., Ltd. | Embedded semiconductor memory with crossbar wirings and switches for high bandwidth |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100276009B1 (ko) | 2000-12-15 |
| US5943253A (en) | 1999-08-24 |
| KR19980081342A (ko) | 1998-11-25 |
| JP3992781B2 (ja) | 2007-10-17 |
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