JPS6111992A - 半導体出力回路 - Google Patents
半導体出力回路Info
- Publication number
- JPS6111992A JPS6111992A JP59131462A JP13146284A JPS6111992A JP S6111992 A JPS6111992 A JP S6111992A JP 59131462 A JP59131462 A JP 59131462A JP 13146284 A JP13146284 A JP 13146284A JP S6111992 A JPS6111992 A JP S6111992A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- level
- output circuit
- charging
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体素子、特に絶縁ゲート型電界効果トラン
ジスタを用いて構成され、外部信号によって動作する同
期型の半導体出力回路に関する０なお、以下の説明は、
すべて絶縁ゲート型電界効果トランジスタのうち代表的
なＭＯＳ）ランジスタ（以下、ＭＯ８Ｔというｏ）ｔ−
用い、かつＮチャネルＭＯ８Ｔで行ない、高レベルが論
理１１ルベルであシ低レベルが論理１０＃レベルである
。
ジスタを用いて構成され、外部信号によって動作する同
期型の半導体出力回路に関する０なお、以下の説明は、
すべて絶縁ゲート型電界効果トランジスタのうち代表的
なＭＯＳ）ランジスタ（以下、ＭＯ８Ｔというｏ）ｔ−
用い、かつＮチャネルＭＯ８Ｔで行ない、高レベルが論
理１１ルベルであシ低レベルが論理１０＃レベルである
。
（従来の技術）
一般に回路の出力を外部回路に供給する場合、インター
フェースが異なったシ供給手段（接続線等）の負荷が重
いときに灯、両者の間でバッファーとして機能させるた
めに出力回路を設けることが多い。そして回路が集積回
路である場合には、出力回路も回路と同一の半導体素子
、例えばＭＯ８Ｔで構成され、同一の集積回路に組み込
まれる。
フェースが異なったシ供給手段（接続線等）の負荷が重
いときに灯、両者の間でバッファーとして機能させるた
めに出力回路を設けることが多い。そして回路が集積回
路である場合には、出力回路も回路と同一の半導体素子
、例えばＭＯ８Ｔで構成され、同一の集積回路に組み込
まれる。
第１図に従来使用されている代表的な半導体出力回路を
示す。同図に示した出力回路は、入力信号ＩＮ、ＩＮの
論理１１” ｍｏ”レベル全ラッチする７リツプフロツ
プ回路と、ラッチされた信号を外部に取シ出すため、電
源と接地電位との間に縦続接続された２つのＭｏ５ＴＱ
１．Ｑｚよシなるインバーターによシ構成されている。
示す。同図に示した出力回路は、入力信号ＩＮ、ＩＮの
論理１１” ｍｏ”レベル全ラッチする７リツプフロツ
プ回路と、ラッチされた信号を外部に取シ出すため、電
源と接地電位との間に縦続接続された２つのＭｏ５ＴＱ
１．Ｑｚよシなるインバーターによシ構成されている。
入力信号７Ｎ、ＴＶは、例えばメモリ回路において蝶、
マトリクス状に構成されたメモリセル群の情報（論理”
１”、“Ｏ＃）を外部に取り出すためレカバスラインに
のせられる搬送信号でおる。
マトリクス状に構成されたメモリセル群の情報（論理”
１”、“Ｏ＃）を外部に取り出すためレカバスラインに
のせられる搬送信号でおる。
７リツプ７０ツブ（以下、ＦＰとめう。）自体の構成及
び第２図に示す活性化信号ｐ１の発生回路は、公知であ
シ良く知られている。なお、第１図、第２図において％
ＱｘｗＱｘｅＱｘｏ′Ｑ１４ｅＱｚｏＡ′Ｑｚ４ｍＱ３
ｏ″Ｑ４１ ｔ；Ｊ： ＮＭＯＳ Ｔ、である。
び第２図に示す活性化信号ｐ１の発生回路は、公知であ
シ良く知られている。なお、第１図、第２図において％
ＱｘｗＱｘｅＱｘｏ′Ｑ１４ｅＱｚｏＡ′Ｑｚ４ｍＱ３
ｏ″Ｑ４１ ｔ；Ｊ： ＮＭＯＳ Ｔ、である。
第３丙にこの従来例を説明するための動作タイミングチ
ャート金示すＯＦＦＦＦ充電信号ＩＮＮは、メモリ・セ
ル情報ｔ−レθバスツインに伝えるための活性化信号ρ
によシ活性化される。活性化信号ρ゛は最初低レベル（
接地レベル）である。■は活性化信号の反転信号であシ
、ＦＦの接点Ｎ、、Ｎ４を電源電圧ＶＯＯからＭＯ８Ｔ
の閾値電圧Ｖｒ？引いたレベル（以下、ｖｏｏ”ｖ’ｒ
という０ンまでＭＯ８ＴＱｓｏｅ Ｑ２ｏを介して充
電し−ＭＯ８Ｔ Ｑｌｌ 、 Ｑｌｌｌ ｔ′導通状
態にしているＯＦＦの活性化信号ρ１は第２図に示す発
生回路によシ、ρの立ち上り時間よシある遅延時間をへ
て低レベル（接地レベル）から高レベル（電源レベル）
まで遷移する。
ャート金示すＯＦＦＦＦ充電信号ＩＮＮは、メモリ・セ
ル情報ｔ−レθバスツインに伝えるための活性化信号ρ
によシ活性化される。活性化信号ρ゛は最初低レベル（
接地レベル）である。■は活性化信号の反転信号であシ
、ＦＦの接点Ｎ、、Ｎ４を電源電圧ＶＯＯからＭＯ８Ｔ
の閾値電圧Ｖｒ？引いたレベル（以下、ｖｏｏ”ｖ’ｒ
という０ンまでＭＯ８ＴＱｓｏｅ Ｑ２ｏを介して充
電し−ＭＯ８Ｔ Ｑｌｌ 、 Ｑｌｌｌ ｔ′導通状
態にしているＯＦＦの活性化信号ρ１は第２図に示す発
生回路によシ、ρの立ち上り時間よシある遅延時間をへ
て低レベル（接地レベル）から高レベル（電源レベル）
まで遷移する。
仮に今、入力信号ＩＮ、ＴＶがそれぞれ論理１１”レベ
ル、１０”レベルとすると、ＦＦの接点１’ｈ。
ル、１０”レベルとすると、ＦＦの接点１’ｈ。
Ｎ２はそれぞれ高レベル、低レベルにラッチされる。
これによりＭＯ８Ｔ Ｑｌは導通状態に、Ｑ２は非導通
状態にな夛、外部出力信号α汀は論理”１２レベルを示
す。ＦＦ活性化信号ｐ１が高レベルから低レベルへ遷移
することによ夕、接点Ｎ１は低レベルとなシＭＯ８ＴＱ
１は非導通状態になり、外部出力信号ｏｏ’ｒ ｑ高イ
ンピーダンス状態になる。
状態にな夛、外部出力信号α汀は論理”１２レベルを示
す。ＦＦ活性化信号ｐ１が高レベルから低レベルへ遷移
することによ夕、接点Ｎ１は低レベルとなシＭＯ８ＴＱ
１は非導通状態になり、外部出力信号ｏｏ’ｒ ｑ高イ
ンピーダンス状態になる。
このように、外部出力α汀の出力有効幅はＰＦ活性化信
号ρ１の活性化期間によって決定される。
号ρ１の活性化期間によって決定される。
従来例において、ｙ３ｘの活性化期間は、第２図によ５
ＦＦ入力信号の活性化信号であるρの反転信号ρにより
決定されていることがわかる〇一般にダイナミック製メ
モリ回路では、電荷の充放電により回路を駆動すること
８より、信号系統は活性化信号と充電信号とに大別され
る０第３図においてρ、ρｌが活性化信号、マ°が充電
信号である。つまシ、活性化信号の活性化中にセル情報
の読み出しくまたは書き込み）が行なわれ、充電信号の
活性化中に次のサイクルにそなえての準備が行なわれる
。このため、従来例では外部出力信号の有効幅はサイク
ル時間ＴＯの手分以下になっている。さらには、ＦＦ活
性化信号ρ１の活性化幅がアクセスタイムと同じになる
ほどの最小幅の時には出力の有効幅はほとんどなくなる
Ｏ マイクロプロセッサの高速イしゃ、テレビ映像信号の記
憶素子としての、ダイナミック型メモリの応用などダイ
ナミック型メモリの高サイクルが望まれる今日、従来例
で述べたような出力形式では、必要な外部出力信号の有
効幅の確保が困難になってきているとｉう問題点がある
０ （発明の目的） 本発明の目的は、上記の問題点を解消することにより、
従来例に比べ外部出力信号の有効幅を大幅に増大し・た
ところの半導体出力回路を提供することにある０ （発明の構成） 本発明の半導体出力回路は、外部制御信号によって動作
する同期型半導体出力回路において、前記外部制御信号
の立ち下り点若しくは立ち上シ点のいずれか一方により
てのみ前記半導体出力回路のリセットヲ行い、リセット
の後ある一定の遅延時間後前起生導体出力回路の活性化
を行う制御手段を有することから構成される。
ＦＦ入力信号の活性化信号であるρの反転信号ρにより
決定されていることがわかる〇一般にダイナミック製メ
モリ回路では、電荷の充放電により回路を駆動すること
８より、信号系統は活性化信号と充電信号とに大別され
る０第３図においてρ、ρｌが活性化信号、マ°が充電
信号である。つまシ、活性化信号の活性化中にセル情報
の読み出しくまたは書き込み）が行なわれ、充電信号の
活性化中に次のサイクルにそなえての準備が行なわれる
。このため、従来例では外部出力信号の有効幅はサイク
ル時間ＴＯの手分以下になっている。さらには、ＦＦ活
性化信号ρ１の活性化幅がアクセスタイムと同じになる
ほどの最小幅の時には出力の有効幅はほとんどなくなる
Ｏ マイクロプロセッサの高速イしゃ、テレビ映像信号の記
憶素子としての、ダイナミック型メモリの応用などダイ
ナミック型メモリの高サイクルが望まれる今日、従来例
で述べたような出力形式では、必要な外部出力信号の有
効幅の確保が困難になってきているとｉう問題点がある
０ （発明の目的） 本発明の目的は、上記の問題点を解消することにより、
従来例に比べ外部出力信号の有効幅を大幅に増大し・た
ところの半導体出力回路を提供することにある０ （発明の構成） 本発明の半導体出力回路は、外部制御信号によって動作
する同期型半導体出力回路において、前記外部制御信号
の立ち下り点若しくは立ち上シ点のいずれか一方により
てのみ前記半導体出力回路のリセットヲ行い、リセット
の後ある一定の遅延時間後前起生導体出力回路の活性化
を行う制御手段を有することから構成される。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第４図は本発明の第１の実施例の要部を示す回路図、第
５図はその動作タイミングチャート、第６図、第７図は
そのＦＦ充電信号、活性化信号の発生回路図である。
５図はその動作タイミングチャート、第６図、第７図は
そのＦＦ充電信号、活性化信号の発生回路図である。
第４図によると、本発明の第１の実施例は、第１図に示
した従来例の回路において、入力信号ＩＮ。
した従来例の回路において、入力信号ＩＮ。
を接続すると共に、接点Ｎ、、Ｎ４の充電信号をρ４と
した仁とから構成される０ 第５図、第６図、第７図によると、本実施例におけるＦ
Ｆ充電信号、活性化信号は以下のようにして得られる。
した仁とから構成される０ 第５図、第６図、第７図によると、本実施例におけるＦ
Ｆ充電信号、活性化信号は以下のようにして得られる。
活性化信号ρ２は第２図に示した従来例でのＦＦ活性化
信号ｐｌの発生回路の多段縦続接続により得ることがで
きる。
信号ｐｌの発生回路の多段縦続接続により得ることがで
きる。
本実施例における充電信号５２１３は、第６図に示す発
生回路によシ得られる０基本的に扛第２図に示し九発生
回路と同様であるが、信号１２１２が低レベルから高レ
ベルへ遷移すると、信号ρ２がゲート入力信号であるＭ
Ｏ８ＴＱ４０．Ｑ４１ ｔ−通１．． ＭＯ８ＴＱｓａ
、Ｑａｓのゲート入力接点Ｎ３３と、・充電信号ｆ３ｓ
’を拳地電位にいたらしめる。
生回路によシ得られる０基本的に扛第２図に示し九発生
回路と同様であるが、信号１２１２が低レベルから高レ
ベルへ遷移すると、信号ρ２がゲート入力信号であるＭ
Ｏ８ＴＱ４０．Ｑ４１ ｔ−通１．． ＭＯ８ＴＱｓａ
、Ｑａｓのゲート入力接点Ｎ３３と、・充電信号ｆ３ｓ
’を拳地電位にいたらしめる。
本実施例におけるＦＦ活活性化信号域４、第７図に示す
ように第２図に示す発生回路とまったく同様で、信号白
９ペルから高レベルへの遷移によシ立ち上シ、信号１２
５３の低レベルから高レベルへの遷移によシ立ち下がる
０゛ このようにして作られたＦＰ充電信号ρ３とＦＦ活性化
信号ｐ２は図中の活性化信号ρの立ち上り時間Ｔｏによ
ってのみ一御され、立ち下夕点Ｔ１の干渉をうけない。
ように第２図に示す発生回路とまったく同様で、信号白
９ペルから高レベルへの遷移によシ立ち上シ、信号１２
５３の低レベルから高レベルへの遷移によシ立ち下がる
０゛ このようにして作られたＦＰ充電信号ρ３とＦＦ活性化
信号ｐ２は図中の活性化信号ρの立ち上り時間Ｔｏによ
ってのみ一御され、立ち下夕点Ｔ１の干渉をうけない。
次に、本実施例の動作につりで説明する。
まず、活性化信号φによって立ち上げられた充電信号φ
３によシＦＦの接点” ３ｅ Ｎ４が、ＭＯ８ＴＱ□。
３によシＦＦの接点” ３ｅ Ｎ４が、ＭＯ８ＴＱ□。
。
Ｑｚｏ ’ｆｔ−通して（ＶＯＯ−ＶＴ ）レベル！で
充電される。
充電される。
今、仮に、ＰＦ入力信号ＩＮ、ＩＮがそれぞれ論理＠Ｉ
Ｉｍ、＠Ｑ”レベルであるならば、Ｆ’Ｆ活性化信号ｐ
４の立ち上りによシ、ＦＰ接点Ｎｌ、Ｎ、は、それぞれ
高レベル、低レベルにラッチされる。これにより、ＭＯ
８ＴＱ１扛導通状態に、ＭＯ８’ｌ”Ｑ、は非導通状態
になり、外部出力信号α汀は論理＠１＃レベルを示す。
Ｉｍ、＠Ｑ”レベルであるならば、Ｆ’Ｆ活性化信号ｐ
４の立ち上りによシ、ＦＰ接点Ｎｌ、Ｎ、は、それぞれ
高レベル、低レベルにラッチされる。これにより、ＭＯ
８ＴＱ１扛導通状態に、ＭＯ８’ｌ”Ｑ、は非導通状態
になり、外部出力信号α汀は論理＠１＃レベルを示す。
メモリ回路系の活性化信号である信号ρがその後立ち下
がっても、ＦＰ活性化信号はその干渉を受けないため、
ＰＦＦ点Ｎ１． Ｎ２はデータを保持し続ける。この状
態は、次サイクルの活性化信号により立ち上げられたＦ
Ｆ充電信都３によシ、ＦＦ活性化信号φ４が立ち下げら
れるまで続く。
がっても、ＦＰ活性化信号はその干渉を受けないため、
ＰＦＦ点Ｎ１． Ｎ２はデータを保持し続ける。この状
態は、次サイクルの活性化信号により立ち上げられたＦ
Ｆ充電信都３によシ、ＦＦ活性化信号φ４が立ち下げら
れるまで続く。
以上の説明工ｐ、本実施例では、外部出力信号α庁の有
効＠は第５図に示すように、ＦＦＷ！鳶（。
効＠は第５図に示すように、ＦＦＷ！鳶（。
Ｎ４の充電時間をのぞき、サイクルＴｏのほぼ全域を保
障することができる。
障することができる。
−１、Ｔ、からＴｏの間、ＭＯ８ＴＱｒｚに縦続接続さ
れたＭＯ８ＴＱａ扛、ゲート入力信号ρが接地レベルと
なるため、非導通状態とな夕、ＭＯ８ＴＱ、１゜Ｑｌｚ
の電流径路によるＦＦ活活性化信号域４らの電流を遮断
する役割を果たすＯ ＰＦ入力信号ＩＮ、ＴＶがそれぞれ論理”θ″“１＃レ
ベルの場合もまた、ＭＯ８Ｔ Ｑｚｚに縦続接続された
ＭＯ８Ｔ Ｑｂがまったく同様の働きをする。
れたＭＯ８ＴＱａ扛、ゲート入力信号ρが接地レベルと
なるため、非導通状態とな夕、ＭＯ８ＴＱ、１゜Ｑｌｚ
の電流径路によるＦＦ活活性化信号域４らの電流を遮断
する役割を果たすＯ ＰＦ入力信号ＩＮ、ＴＶがそれぞれ論理”θ″“１＃レ
ベルの場合もまた、ＭＯ８Ｔ Ｑｚｚに縦続接続された
ＭＯ８Ｔ Ｑｂがまったく同様の働きをする。
又、ＦＦ入力信号ＩＮ、ＩＮが充電期間中Ｊ）８ＴＱａ
、Ｑｂのゲート入力信号１２５は接地レベルとなるので
ＭＯ８ＴＱａ、Ｑｂは非導通状態となシ、接点Ｎ、、Ｎ
。
、Ｑｂのゲート入力信号１２５は接地レベルとなるので
ＭＯ８ＴＱａ、Ｑｂは非導通状態となシ、接点Ｎ、、Ｎ
。
に２ツチされた入力信号ＩＮ、ＩＮの情報は保たれる。
第８図は本発明の、第２の実施例の要部を示す回路図、
第９図はその動作タイミングチャートである。
第９図はその動作タイミングチャートである。
本実施例は、第１図の従来例と異なる他の公知のＦＦ’
ｉｉ有する出力回路に本発明上適用したものでＩｈシ、
その特徴とするところは、入力信号ＩＮ。
ｉｉ有する出力回路に本発明上適用したものでＩｈシ、
その特徴とするところは、入力信号ＩＮ。
Ｑｔｏ ｔ−接続すると共に、ＦＦ充電信号として外部
活性化信号５２１を、ＰＦＦ性化信号として第２図の活
性化信号Φｘｔ−用いたものである０、なお、第８図に
おいて、Ｑｓｏ 〜Ｑｓｚ ｅ Ｑａｘ ＊ Ｑｂｔは
ＮＭＯ８’ｌ’。
活性化信号５２１を、ＰＦＦ性化信号として第２図の活
性化信号Φｘｔ−用いたものである０、なお、第８図に
おいて、Ｑｓｏ 〜Ｑｓｚ ｅ Ｑａｘ ＊ Ｑｂｔは
ＮＭＯ８’ｌ’。
ＣＩ、０２扛容量である。
次に、本実施例の動作について説明する。
今、仮にＦＦ入力信号ＩＮ、ｆｆがそれぞれ論理１１”
、＠０＃とする。まず、ＦＦ回路の充電信号であるρが
立ち上がると、ＭＯ８ＴＱｓｓ’を通して、接点Ｎ５０
がｖｏＯ−■テレベルまで充電される。
、＠０＃とする。まず、ＦＦ回路の充電信号であるρが
立ち上がると、ＭＯ８ＴＱｓｓ’を通して、接点Ｎ５０
がｖｏＯ−■テレベルまで充電される。
その後、ＰＦ回路活性化信号ｐ１（本実施例にお−て活
性化信号ρ１はメモ゛リセル情報ｔ−Ｉ１０パスライン
に伝えるための活性化信号としても使用される０）が立
ち上がることによシ、接点Ｎｌに高レベル接点Ｎ２に低
レベルがそれぞれ２ツチされる。仁れによって、ＭＯ８
ＴＱ、が導通状態となり外部出力信号ＯＵＴは論理＠１
ルベルを示す０時刻Ｔｌに充電信号ρが立ち下がること
によ５ ＭＯ８Ｔ Ｑｉｓ ｌ：通じて接点１’Ｊｓｏ
が接地レベルとなシ、ＭＯ８Ｔ Ｑｓｚ、 Ｑｓ＜が非
導通状態となり、ＦＦ回路と活性化信号９６１が切シ離
され、活性化信号ｐｌのレベルに関わりなく接点Ｎｌ、
Ｎ、の情報は保持される。又、ＭＯ８Ｔ Ｑａ１ 。
性化信号ρ１はメモ゛リセル情報ｔ−Ｉ１０パスライン
に伝えるための活性化信号としても使用される０）が立
ち上がることによシ、接点Ｎｌに高レベル接点Ｎ２に低
レベルがそれぞれ２ツチされる。仁れによって、ＭＯ８
ＴＱ、が導通状態となり外部出力信号ＯＵＴは論理＠１
ルベルを示す０時刻Ｔｌに充電信号ρが立ち下がること
によ５ ＭＯ８Ｔ Ｑｉｓ ｌ：通じて接点１’Ｊｓｏ
が接地レベルとなシ、ＭＯ８Ｔ Ｑｓｚ、 Ｑｓ＜が非
導通状態となり、ＦＦ回路と活性化信号９６１が切シ離
され、活性化信号ｐｌのレベルに関わりなく接点Ｎｌ、
Ｎ、の情報は保持される。又、ＭＯ８Ｔ Ｑａ１ 。
Ｑｓｚ Ｋ縦続接続され７’ｃＭＯ８ＴＱａｔ 、 Ｑ
ｂｘは第４図におけるＭＯ８Ｔ Ｑａ、 Ｑｂと同様の
役割を果たし、ＦＦ入力信号ｘＮ、ｒ”Ｆｒの充電期間
中の接点Ｎｌ、Ｎ２の情報を保障する〇 接点Ｎ１は次サイクルの時刻Ｔｏに充電信号ρが立ち上
がることにより、ＭＯ８Ｔ Ｑａ２ ｅ Ｑａ１ ？：
通じて接地レベルとなるまで入力信号ＩＮ、ＩＮの情報
を保持し続ける。又、充電信号ρが立ち上がると、ＭＯ
８ＴＱ１１．＠通じて接点ＮｓｏがＶＯＯ−Ｖ、レベル
に充電されることによシ、接点Ｎｓｘ 、 Ｎ５３はＭ
Ｑ８’ｌ’Ｑｓ４を通じて接地レベルとなり、ＭＯ８Ｔ
Ｑｌｌ、は非導通状態となる。これによりてＭＯ８Ｔ
Ｑｓｓ 、 Ｑｓｚ ＊Ｑ６１ｔ−介する電流径路を遮
断する。
ｂｘは第４図におけるＭＯ８Ｔ Ｑａ、 Ｑｂと同様の
役割を果たし、ＦＦ入力信号ｘＮ、ｒ”Ｆｒの充電期間
中の接点Ｎｌ、Ｎ２の情報を保障する〇 接点Ｎ１は次サイクルの時刻Ｔｏに充電信号ρが立ち上
がることにより、ＭＯ８Ｔ Ｑａ２ ｅ Ｑａ１ ？：
通じて接地レベルとなるまで入力信号ＩＮ、ＩＮの情報
を保持し続ける。又、充電信号ρが立ち上がると、ＭＯ
８ＴＱ１１．＠通じて接点ＮｓｏがＶＯＯ−Ｖ、レベル
に充電されることによシ、接点Ｎｓｘ 、 Ｎ５３はＭ
Ｑ８’ｌ’Ｑｓ４を通じて接地レベルとなり、ＭＯ８Ｔ
Ｑｌｌ、は非導通状態となる。これによりてＭＯ８Ｔ
Ｑｓｓ 、 Ｑｓｚ ＊Ｑ６１ｔ−介する電流径路を遮
断する。
以上の説明よｐ外部出力信号ＯＯ′Ｔの有効幅は、ＰＦ
回路活性化信号ρ１の立ち上が９点から次サイクルの充
電信号ρの立ち上がり点のほぼサイクルＴｏ全域にわた
ル保障され、本発明が本実施例にお−でも有効であるこ
とがわかる。
回路活性化信号ρ１の立ち上が９点から次サイクルの充
電信号ρの立ち上がり点のほぼサイクルＴｏ全域にわた
ル保障され、本発明が本実施例にお−でも有効であるこ
とがわかる。
（発明の効果）
以上、詳細説明したとおシ、本発明によれに、上記の構
成によル、外部出力信号の有効幅を大幅に増大したとこ
ろの半導体出力回路が得られる０
成によル、外部出力信号の有効幅を大幅に増大したとこ
ろの半導体出力回路が得られる０
第１図は従来の半導体出力回路の一例の要部を示す回路
図、第２図はそのＦＦ活性化信号発生回路図、第３図は
その動作タイミングチャート、第４図は本発明の第１の
実施例の要部を示す回路図、第５図はその動作タイミン
グチャート、第６図。 第７因はそＯＦＦ充電信号、活性化信号の発生口Ｃ１，
Ｃ，・・・容量、ＩＮ、ＩＮ・・・入力信号、Ｎ１→４
゜Ｎ３０ ””Ｒ１４＃ Ｎ５１ ”””Ｎｌ５４ ｅ
”’接点、ＯＵＴ 、、、外部出力信号−Ｑｔｗ Ｑ
ｚ−ＱＩＯ〜Ｑｘ４ｅＱｚｘゞＱｇ４＃ ＱｓｏゞＱ４
１゜Ｑｓｏ−Ｑｇ２ｅＱａ＊ Ｑａ１＊ Ｑｂ、 Ｑｂ
ｌ＋＋＋＋＋＋ＮチャネルＭＯＳト２ンジスタ、ＶＯＯ
・・・電源電圧、ｇ、 ’ｕ、ρ１〜φ４・・・・・・
信号。 名？図 劣３図 篤４図 ７に Ｚ５図 篤７図
図、第２図はそのＦＦ活性化信号発生回路図、第３図は
その動作タイミングチャート、第４図は本発明の第１の
実施例の要部を示す回路図、第５図はその動作タイミン
グチャート、第６図。 第７因はそＯＦＦ充電信号、活性化信号の発生口Ｃ１，
Ｃ，・・・容量、ＩＮ、ＩＮ・・・入力信号、Ｎ１→４
゜Ｎ３０ ””Ｒ１４＃ Ｎ５１ ”””Ｎｌ５４ ｅ
”’接点、ＯＵＴ 、、、外部出力信号−Ｑｔｗ Ｑ
ｚ−ＱＩＯ〜Ｑｘ４ｅＱｚｘゞＱｇ４＃ ＱｓｏゞＱ４
１゜Ｑｓｏ−Ｑｇ２ｅＱａ＊ Ｑａ１＊ Ｑｂ、 Ｑｂ
ｌ＋＋＋＋＋＋ＮチャネルＭＯＳト２ンジスタ、ＶＯＯ
・・・電源電圧、ｇ、 ’ｕ、ρ１〜φ４・・・・・・
信号。 名？図 劣３図 篤４図 ７に Ｚ５図 篤７図
Claims (1)
- 外部制御信号によって動作する同期型の半導体出力回
路において、前記外部制御信号の立ち下り点若しくは立
ち上り点のいずれか一方によってのみ前記半導体出力回
路のリセットを行い、リセットの後ある一定の遅延時間
後前記半導体出力回路の活性化を行う制御手段を有する
ことを特徴とする半導体出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131462A JPS6111992A (ja) | 1984-06-26 | 1984-06-26 | 半導体出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131462A JPS6111992A (ja) | 1984-06-26 | 1984-06-26 | 半導体出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6111992A true JPS6111992A (ja) | 1986-01-20 |
| JPH0516120B2 JPH0516120B2 (ja) | 1993-03-03 |
Family
ID=15058523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59131462A Granted JPS6111992A (ja) | 1984-06-26 | 1984-06-26 | 半導体出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6111992A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6366788A (ja) * | 1986-09-09 | 1988-03-25 | Nec Corp | バツフア回路 |
| KR100316718B1 (ko) * | 1999-12-13 | 2001-12-12 | 윤종용 | 데이터 스큐에 둔감한 데이터 수신기 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5850697A (ja) * | 1981-09-21 | 1983-03-25 | Hitachi Ltd | メモリ読出増幅器駆動信号発生回路 |
| JPS59207091A (ja) * | 1983-05-10 | 1984-11-24 | Toshiba Corp | ダイナミツクメモリのデ−タ出力回路 |
-
1984
- 1984-06-26 JP JP59131462A patent/JPS6111992A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5850697A (ja) * | 1981-09-21 | 1983-03-25 | Hitachi Ltd | メモリ読出増幅器駆動信号発生回路 |
| JPS59207091A (ja) * | 1983-05-10 | 1984-11-24 | Toshiba Corp | ダイナミツクメモリのデ−タ出力回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6366788A (ja) * | 1986-09-09 | 1988-03-25 | Nec Corp | バツフア回路 |
| KR100316718B1 (ko) * | 1999-12-13 | 2001-12-12 | 윤종용 | 데이터 스큐에 둔감한 데이터 수신기 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0516120B2 (ja) | 1993-03-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4185321A (en) | Semiconductor memory with pulse controlled column load circuit | |
| TW427065B (en) | Semiconductor integrated circuit device | |
| JPH0693608B2 (ja) | Ｃｍｏｓ ｄ形フリツプフロツプ回路 | |
| JPH0142167B2 (ja) | ||
| US4112296A (en) | Data latch | |
| US4218750A (en) | Incrementer with common precharge enable and carry-in signal | |
| US4749886A (en) | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate | |
| US4336465A (en) | Reset circuit | |
| US4894559A (en) | Buffer circuit operable with reduced power consumption | |
| US4622479A (en) | Bootstrapped driver circuit for high speed applications | |
| US4651029A (en) | Decoder circuit | |
| US4494018A (en) | Bootstrapped level shift interface circuit with fast rise and fall times | |
| US4716303A (en) | MOS IC pull-up circuit | |
| JPS6111992A (ja) | 半導体出力回路 | |
| RU2159472C2 (ru) | Устройство для умножения напряжения | |
| US3621291A (en) | Nodable field-effect transistor driver and receiver circuit | |
| EP0244587B1 (en) | Complementary input circuit | |
| JPH0510758B2 (ja) | ||
| JPS61157115A (ja) | 「シユートスルー」電流抑制手段を具備したｃｍｏｓ | |
| US5323063A (en) | Buffer circuit | |
| US11901804B2 (en) | Power supplying circuit and power supplying method | |
| US6300801B1 (en) | Or gate circuit and state machine using the same | |
| JPH02725B2 (ja) | ||
| SU1047314A1 (ru) | Адресный формирователь | |
| JPS63103512A (ja) | フリツプフロツプ回路 |