JPS5850697A - メモリ読出増幅器駆動信号発生回路 - Google Patents
メモリ読出増幅器駆動信号発生回路Info
- Publication number
- JPS5850697A JPS5850697A JP56147911A JP14791181A JPS5850697A JP S5850697 A JPS5850697 A JP S5850697A JP 56147911 A JP56147911 A JP 56147911A JP 14791181 A JP14791181 A JP 14791181A JP S5850697 A JPS5850697 A JP S5850697A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- mis
- power supply
- supply voltage
- generation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ続出増幅器駆動信号発生回路、とくにダ
イナミック型半導体記憶回路に使用する読出増幅器駆動
信号発生回路に関するものである。
イナミック型半導体記憶回路に使用する読出増幅器駆動
信号発生回路に関するものである。
このような駆動信号発生回路には、入力信号を受信して
遅延させる入力部遅延回路がラッチ形式となっているも
のがある。こ、の入力部遅延回路は！源電圧のある許容
範囲内の変動に対し、入力信号に応じた正常なラッチ動
作を行なうことができず、そのため入力部遅延回路の後
段に接続されている出力信号発生回路が正常に動作する
ことができず、読出増幅器駆動信号が発生しないことが
多かった。
遅延させる入力部遅延回路がラッチ形式となっているも
のがある。こ、の入力部遅延回路は！源電圧のある許容
範囲内の変動に対し、入力信号に応じた正常なラッチ動
作を行なうことができず、そのため入力部遅延回路の後
段に接続されている出力信号発生回路が正常に動作する
ことができず、読出増幅器駆動信号が発生しないことが
多かった。
第１図は従来の半導体記憶回路に使用する読出増幅器駆
動パルス発生回路を示す回路図である。
動パルス発生回路を示す回路図である。
ンジスタ（ＩＧＦＥＴ、ＭＩＳＦＥＴ）Ｑｌ〜Ｑ１３で
構成され、トランジスタＱ １−Ｑ ５でラッチ形式の
入力部遅延回路を構成し、トランジスタＱ６〜Ｑ１３で
前置増幅器駆動信号発生回路を構成する。
構成され、トランジスタＱ １−Ｑ ５でラッチ形式の
入力部遅延回路を構成し、トランジスタＱ６〜Ｑ１３で
前置増幅器駆動信号発生回路を構成する。
トランジスタＱ１は入力初段トランジスタであり、その
ゲート電極Ｇには、ダミーワード線としてのワード線抵
抗Ｒが接続され、ワード線駆動入力信号−８を受信する
ウ トランジスタＱ３およびＱ５でラッチを構成し、Ｑ
４は節点Ｂをプリチャージするプリチャージトランジス
タである。入力部遅延回路がラッチ形成となっているの
はワード線のレベルすなわちトランジスタＱ１のゲート
電極Ｇのレベルが十分に立ち上がるまで前置増幅器駆動
信号−の発生□を遅延させるためである。
ゲート電極Ｇには、ダミーワード線としてのワード線抵
抗Ｒが接続され、ワード線駆動入力信号−８を受信する
ウ トランジスタＱ３およびＱ５でラッチを構成し、Ｑ
４は節点Ｂをプリチャージするプリチャージトランジス
タである。入力部遅延回路がラッチ形成となっているの
はワード線のレベルすなわちトランジスタＱ１のゲート
電極Ｇのレベルが十分に立ち上がるまで前置増幅器駆動
信号−の発生□を遅延させるためである。
鮪２図のタイムチャートに示すように、まず高レベルの
プリチャージ信号φ、でトランジスタＱ２゜Ｑ４および
Ｑ９が付勢され、節点Ａが低レベルになりトランジスタ
Ｑ５が非導通、節点Ｂが高レベルになりトランジスタＱ
３が導通してこの状態にラッチし、またこれＫよってト
ランジスタＱｌｌおよびＱ１３が導通して容量Ｑ８の両
端が低レベルｋ、出力φ が低レベルトナル。
プリチャージ信号φ、でトランジスタＱ２゜Ｑ４および
Ｑ９が付勢され、節点Ａが低レベルになりトランジスタ
Ｑ５が非導通、節点Ｂが高レベルになりトランジスタＱ
３が導通してこの状態にラッチし、またこれＫよってト
ランジスタＱｌｌおよびＱ１３が導通して容量Ｑ８の両
端が低レベルｋ、出力φ が低レベルトナル。
次にプリチャージ信号φ が低レベルになり入力信号φ
８が高レベルになってトランジスタＱ１およびＱ５が導
通してトランジスタＱ３が非導通となる。これによって
節点Ａが高レベル、節点Ｂが低レベルになりこの状１１
にラッチする。入力信号φ８の立上りからこのラッチ動
作の時間遅れを見込んだ遅延時間の後、遅延入力信号φ
ｘｄが立ち上がり、トランジスタＱＩＯおよびＱ１２が
導通し、トランジスタＱｌｌおよびＱ１３が非導通とな
り出力信号φ が高レベルとなる。この出力信号φｐ
Ｊ１１が続出増幅器の前置増幅器の駆動に使用される。
８が高レベルになってトランジスタＱ１およびＱ５が導
通してトランジスタＱ３が非導通となる。これによって
節点Ａが高レベル、節点Ｂが低レベルになりこの状１１
にラッチする。入力信号φ８の立上りからこのラッチ動
作の時間遅れを見込んだ遅延時間の後、遅延入力信号φ
ｘｄが立ち上がり、トランジスタＱＩＯおよびＱ１２が
導通し、トランジスタＱｌｌおよびＱ１３が非導通とな
り出力信号φ が高レベルとなる。この出力信号φｐ
Ｊ１１が続出増幅器の前置増幅器の駆動に使用される。
ところでこのようなパルス発生回路は電源電圧のある許
容範囲内の変動に対し正常に動作讐るよ５に設計せねば
ならない。その動作電圧の下限をたとえば、メモリ選択
時はＶ −４，５ボルト、メモリ非選択時はＶ −
Ｓ、Ｓボルトとし、トランジスタＱｌおよびＱ４の閾値
電圧が１ボルトであると仮定する。メモリ非選択時は節
点Ｂが導通したトランジス゛りＱ４によってプリチャー
ジされるが、そのレベルは電源電圧ｖｃｃからトランジ
スタＱ４の閾値電圧ｖｔｈｉだけ下がった値であるから
、最悪状態（非選択時ＶｃＣ＝Ｓ、Ｓボルト）でも４．
５ボルトある。ところがメモリ選択時には最悪状態（選
択時Ｖ ＝４．５ボルト）でトランジスタＱ１のゲー
ト電極Ｇｋ加わるワード線電圧は４．５ボルトとなり、
節点Ａの電圧はたかだかこれからトランジスタＱ１の閾
値電圧■ｔｈ、だけ下がった３、５ボルトにしかならな
い。この状態では節点Ｂの電位が節点Ａの電位より高く
、トランジスタＱ３のチャネルが形成され節点Ａの蓄積
電荷がこれを通して地気へ放電されてしまう。そこでト
ランジスタＱ５が導通せず、以降の前置増幅器駆動信号
発生回路は出力信号φ、□を低レベルに保りたままとな
る。すなわちメモリ選択時の電源電圧の下限では正常な
メモリ動作を保証できない。これは節点Ａのレベルが電
源電圧の変動（バンプ）に追随しないためである。
容範囲内の変動に対し正常に動作讐るよ５に設計せねば
ならない。その動作電圧の下限をたとえば、メモリ選択
時はＶ −４，５ボルト、メモリ非選択時はＶ −
Ｓ、Ｓボルトとし、トランジスタＱｌおよびＱ４の閾値
電圧が１ボルトであると仮定する。メモリ非選択時は節
点Ｂが導通したトランジス゛りＱ４によってプリチャー
ジされるが、そのレベルは電源電圧ｖｃｃからトランジ
スタＱ４の閾値電圧ｖｔｈｉだけ下がった値であるから
、最悪状態（非選択時ＶｃＣ＝Ｓ、Ｓボルト）でも４．
５ボルトある。ところがメモリ選択時には最悪状態（選
択時Ｖ ＝４．５ボルト）でトランジスタＱ１のゲー
ト電極Ｇｋ加わるワード線電圧は４．５ボルトとなり、
節点Ａの電圧はたかだかこれからトランジスタＱ１の閾
値電圧■ｔｈ、だけ下がった３、５ボルトにしかならな
い。この状態では節点Ｂの電位が節点Ａの電位より高く
、トランジスタＱ３のチャネルが形成され節点Ａの蓄積
電荷がこれを通して地気へ放電されてしまう。そこでト
ランジスタＱ５が導通せず、以降の前置増幅器駆動信号
発生回路は出力信号φ、□を低レベルに保りたままとな
る。すなわちメモリ選択時の電源電圧の下限では正常な
メモリ動作を保証できない。これは節点Ａのレベルが電
源電圧の変動（バンプ）に追随しないためである。
本発明はこのような従来技術の欠点を解消し、電源電圧
が変動しても確実に前置増幅器駆動信号を発生すること
のできるメモリ読出増幅器駆動パルス発生回路を提供す
ることを目的とする。
が変動しても確実に前置増幅器駆動信号を発生すること
のできるメモリ読出増幅器駆動パルス発生回路を提供す
ることを目的とする。
この目的は本発明によればメモリ読出増幅器駆動パルス
発生回路の入力部遅延回路に電源電圧依存性をもたせる
ととｋよって達成される。
発生回路の入力部遅延回路に電源電圧依存性をもたせる
ととｋよって達成される。
本発明によるメモリ読出増幅器駆動パルス発生回路の実
施例を第３図に示すが、第１図め回路と同じ要素には同
じ参照符号が付され、その説明の詳細には言及しない。
施例を第３図に示すが、第１図め回路と同じ要素には同
じ参照符号が付され、その説明の詳細には言及しない。
この回路では入力部遅延回路のトランジスタＱ３と節点
人との間に同様のＭＩｓ）ランジスタＱ１４０ソース・
ドレーン路を接続し、そのゲート電極を電源■ｃａＫ接
続する。
人との間に同様のＭＩｓ）ランジスタＱ１４０ソース・
ドレーン路を接続し、そのゲート電極を電源■ｃａＫ接
続する。
その場合、トランジスタＱ３に対するトランジスタＱ１
４の相互コンダクタンスｑ 比を大きく、たとえば１０
対１に設計して、トランジスタＱ１４とトランジスタＱ
３との接続点Ｃの電位を高く保つようにすることが重要
である。これはトランジスタＱ１４に比べてトランジス
タＱ３のチャネル幅対チャネル長の比Ｗ／Ｌを大きくと
ることＫよって達成される。
４の相互コンダクタンスｑ 比を大きく、たとえば１０
対１に設計して、トランジスタＱ１４とトランジスタＱ
３との接続点Ｃの電位を高く保つようにすることが重要
である。これはトランジスタＱ１４に比べてトランジス
タＱ３のチャネル幅対チャネル長の比Ｗ／Ｌを大きくと
ることＫよって達成される。
電源電圧Ｖ が下限状態にある場合を考える。
メモリ非選択時において節点Ａが４．５ポル）＆Ｃプリ
チャージされている状態でメモリが選択されワード線駆
動入力信号φ８が４．５ポル）Ｋ立ち上がると、トラン
ジスタＱ１．Ｑ１４およびＱ３のチャネルが形成される
が、トランジスタＱ１４の相互コンダクタンスが十分低
いので、節点Ａのレベルは入力信号φ８の立上りに従っ
て上昇することができる。そこでトランジスタＱ５が導
通し、後段の前置増幅器駆動信号発生回路は出力信号φ
を高レベルにすることができる。したがってこのような
電源電圧の最悪条件′量でも正常にメそりの読出増幅器
駆動パルスを発生することができる。
チャージされている状態でメモリが選択されワード線駆
動入力信号φ８が４．５ポル）Ｋ立ち上がると、トラン
ジスタＱ１．Ｑ１４およびＱ３のチャネルが形成される
が、トランジスタＱ１４の相互コンダクタンスが十分低
いので、節点Ａのレベルは入力信号φ８の立上りに従っ
て上昇することができる。そこでトランジスタＱ５が導
通し、後段の前置増幅器駆動信号発生回路は出力信号φ
を高レベルにすることができる。したがってこのような
電源電圧の最悪条件′量でも正常にメそりの読出増幅器
駆動パルスを発生することができる。
なおトランジスタＱ１４は節点ＡからトランジスタＱ３
を通って地気に到る経路で節点人のレベルを入力信号φ
８の立上りとともに十分に上昇させる機能を果している
が、これを節点人とトランジスタＱ３の間に接続する代
りにトランジスタＱ３と接地点との間に同様に接続して
もこの機能を実現できることは明らかである。
を通って地気に到る経路で節点人のレベルを入力信号φ
８の立上りとともに十分に上昇させる機能を果している
が、これを節点人とトランジスタＱ３の間に接続する代
りにトランジスタＱ３と接地点との間に同様に接続して
もこの機能を実現できることは明らかである。
本発明はこのようにλ力部遅蔦回路に電源電圧依存性を
もたせることによってメモリ読出増幅器駆動パルス発生
回路のバンプ特性を有効に改善することができる。
もたせることによってメモリ読出増幅器駆動パルス発生
回路のバンプ特性を有効に改善することができる。
今後、さらＫＭＯ８）ランジスタの７１−トチャネル化
が進行してメモリがますます高密度集積化する傾向にあ
るが、それに伴って電源電圧はさらに低電圧に設計され
るので電源電圧に占める雑音すなわちバンプの割合が大
きくなる。したがって本発明によるバンプ特性の改善は
低電圧高密度集積回路にとくに有効である。
が進行してメモリがますます高密度集積化する傾向にあ
るが、それに伴って電源電圧はさらに低電圧に設計され
るので電源電圧に占める雑音すなわちバンプの割合が大
きくなる。したがって本発明によるバンプ特性の改善は
低電圧高密度集積回路にとくに有効である。
第１図は従来のメモリ読出増幅器駆動信号発生回路を示
す回路図、第２図は第１図に示す回路の各部に現れる信
号波形を示す波形図、第３図は本発明によるメモリ読出
増幅器駆動信号発生回路の実施例を示す回路図である。 Ｑｌ・・・初段Ｍｉｓ）ランジスタ、Ｑ３・・・第２の
ＭＩＳ）ランジスタ、Ｑ５・・・第１のＭＩＳ）ランジ
スタ、Ｑ１４・・・第３のＭＩＳ）ランジスタ、φ８・
・・ワード線駆動入力信号、φ ・・・プリチャージ信
号、φｐａｌ ・・・前置増幅器駆動信号。 第 １ 図 第 ２ 図
す回路図、第２図は第１図に示す回路の各部に現れる信
号波形を示す波形図、第３図は本発明によるメモリ読出
増幅器駆動信号発生回路の実施例を示す回路図である。 Ｑｌ・・・初段Ｍｉｓ）ランジスタ、Ｑ３・・・第２の
ＭＩＳ）ランジスタ、Ｑ５・・・第１のＭＩＳ）ランジ
スタ、Ｑ１４・・・第３のＭＩＳ）ランジスタ、φ８・
・・ワード線駆動入力信号、φ ・・・プリチャージ信
号、φｐａｌ ・・・前置増幅器駆動信号。 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、入力信号に応動する第１のＭｉｓ）ランジスタおよ
び第１のＭＩＳ）ランジスタと相補動作する第２のＭＩ
Ｓ）ランジスタを有する入力部遅延回路と、咳入力部遅
延回路に応動してメモリ読出増幅器を駆動する出力信号
を発生する出力信号発生回路とを含むメモリ読出増幅器
駆動信号発生回路において、 前記入力部遅延回路は、ソース・ドレーン路が第２のＭ
ＩＤ）ランジスタのソース・ドレーン路と直列に接続さ
れ制御端子が電源電圧に接続された第３のＭＩＳ）ラン
ジスタを含み、第３のＭＩＳトランジスタの相互コンダ
クタンスは第２のＭＩｓ）ランジスタの相互コンダクタ
ンスに対して十分低く、これによって電源電圧が低下し
ても入力信号に従って第１のＭＩＳ）ランジスタを確実
に付勢することを％徴とするメモリ続出増幅器駆動信号
発生回路。 ２、特許請求の範囲第１項記載の駆動信号発生回路にお
いて、該駆動信号発生回路は入力信号を受信する初段Ｍ
ＩＳ）ランジスタを含み、第３のＭＩｓ）ランジスタは
該初段ＭＩＳ）う、ンジスタと第２のＭｉｓ）ランジス
タとに直列に接続されていることを特徴とするメモリ読
出増幅器駆動信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147911A JPS5850697A (ja) | 1981-09-21 | 1981-09-21 | メモリ読出増幅器駆動信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147911A JPS5850697A (ja) | 1981-09-21 | 1981-09-21 | メモリ読出増幅器駆動信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5850697A true JPS5850697A (ja) | 1983-03-25 |
Family
ID=15440893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56147911A Pending JPS5850697A (ja) | 1981-09-21 | 1981-09-21 | メモリ読出増幅器駆動信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850697A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6111992A (ja) * | 1984-06-26 | 1986-01-20 | Nec Corp | 半導体出力回路 |
| US7037672B2 (en) | 1998-05-29 | 2006-05-02 | Kyowa Hakko Kogyo Co., Ltd. | Process for producing a bran pickles flavoring solution |
-
1981
- 1981-09-21 JP JP56147911A patent/JPS5850697A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6111992A (ja) * | 1984-06-26 | 1986-01-20 | Nec Corp | 半導体出力回路 |
| JPH0516120B2 (ja) * | 1984-06-26 | 1993-03-03 | Nippon Electric Co | |
| US7037672B2 (en) | 1998-05-29 | 2006-05-02 | Kyowa Hakko Kogyo Co., Ltd. | Process for producing a bran pickles flavoring solution |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5243573A (en) | Sense amplifier for nonvolatile semiconductor storage devices | |
| US5220221A (en) | Sense amplifier pulldown circuit for minimizing ground noise at high power supply voltages | |
| EP0434090B1 (en) | C-MOS differential sense amplifier | |
| JPH0583998B2 (ja) | ||
| US4000413A (en) | Mos-ram | |
| US5537066A (en) | Flip-flop type amplifier circuit | |
| US4733112A (en) | Sense amplifier for a semiconductor memory device | |
| US4825110A (en) | Differential amplifier circuit | |
| US5517142A (en) | Output buffer with a reduced transient bouncing phenomenon | |
| EP0271067A2 (en) | Method of sensing data at high speed, and dynamic semiconductor memory apparatus for realizing the method | |
| US4860257A (en) | Level shifter for an input/output bus in a CMOS dynamic ram | |
| US4893029A (en) | Power supply noise protection circuit | |
| US6292418B1 (en) | Semiconductor memory device | |
| KR950005171B1 (ko) | 전류 미러 증폭회로 및 그의 구동 방법 | |
| US5815450A (en) | Semiconductor memory device | |
| JP3805802B2 (ja) | 半導体メモリ装置のデータ出力回路 | |
| US4606012A (en) | Sense amplifier | |
| US5089726A (en) | Fast cycle time clocked amplifier | |
| EP0458213B1 (en) | Control circuit for controlling an operation mode in a pseudo-static RAM | |
| JPS5850697A (ja) | メモリ読出増幅器駆動信号発生回路 | |
| JP3167323B2 (ja) | ダイナミック半導体メモリ | |
| JP2680939B2 (ja) | 半導体記憶装置 | |
| JPS5817997B2 (ja) | メモリシステム | |
| JP2000090683A (ja) | センスアンプ回路 | |
| JPS62165787A (ja) | 半導体記憶装置 |