JPH027524B2 - - Google Patents
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- Publication number
- JPH027524B2 JPH027524B2 JP56053583A JP5358381A JPH027524B2 JP H027524 B2 JPH027524 B2 JP H027524B2 JP 56053583 A JP56053583 A JP 56053583A JP 5358381 A JP5358381 A JP 5358381A JP H027524 B2 JPH027524 B2 JP H027524B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output terminal
- switch
- voltage
- circuit node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000008878 coupling Effects 0.000 claims description 12
- 238000010168 coupling process Methods 0.000 claims description 12
- 238000005859 coupling reaction Methods 0.000 claims description 12
- 239000003990 capacitor Substances 0.000 claims description 10
- 230000003321 amplification Effects 0.000 claims description 2
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 2
Landscapes
- Amplifiers (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は集積化されたMOS増幅回路のなかで
特にインバータ型のMOS増幅回路に関するもの
である。
特にインバータ型のMOS増幅回路に関するもの
である。
従来、この種のMOS増幅回路では基本回路と
してインバータ回路が使用されており、入力端子
とインバータ回路のドライバートランジスタのゲ
ートとの間に結合容量が接続されており、更に待
機時において閉じ動作時に開くスイツチが出力端
子とドライバトランジスタのゲートとの間に入つ
ている。こうした従来の回路は、入力動作点電圧
を比較的利得の大きい点に設定でき、かつ動作点
電圧を結合容量に記憶できる利点をもつ。しかし
ながらこうした従来回路は待機時にも動作時と同
程度の電圧を消費するという欠点をもつている。
このことは並列型Ａ／Ｄコンバータのコンパレー
タとして用いる場合のように多量に用いる必要の
ある用途では、特にこれは大きな欠点になる。
してインバータ回路が使用されており、入力端子
とインバータ回路のドライバートランジスタのゲ
ートとの間に結合容量が接続されており、更に待
機時において閉じ動作時に開くスイツチが出力端
子とドライバトランジスタのゲートとの間に入つ
ている。こうした従来の回路は、入力動作点電圧
を比較的利得の大きい点に設定でき、かつ動作点
電圧を結合容量に記憶できる利点をもつ。しかし
ながらこうした従来回路は待機時にも動作時と同
程度の電圧を消費するという欠点をもつている。
このことは並列型Ａ／Ｄコンバータのコンパレー
タとして用いる場合のように多量に用いる必要の
ある用途では、特にこれは大きな欠点になる。
本発明の目的は待機時において消費する電力を
極力低減したインバータ型のMOS増幅回路を提
供することにある。
極力低減したインバータ型のMOS増幅回路を提
供することにある。
本発明によれば、第１の電源と、一端が前記第
１の電源に接続され他端が出力端子に接続された
負荷素子と、入力端子と回路接点１との間に接続
された結合容量と、前記回路節点１と前記出力端
子との間に接続され第１の制御信号で開閉する第
１のスイツチと、ドレイン電極が前記出力端子に
接続されゲート電極が前記回路節点１に接続され
たソース電極が回路節点２に接続されたMOSト
ランジスタと、第２の電源と、前記回路節点２と
前記第２の電源との間に接続され第２の制御信号
で開閉する第２のスイツチと、前記第１及び第２
の制御信号を与える手段と、を含むMOS増幅回
路を得ることができる。
１の電源に接続され他端が出力端子に接続された
負荷素子と、入力端子と回路接点１との間に接続
された結合容量と、前記回路節点１と前記出力端
子との間に接続され第１の制御信号で開閉する第
１のスイツチと、ドレイン電極が前記出力端子に
接続されゲート電極が前記回路節点１に接続され
たソース電極が回路節点２に接続されたMOSト
ランジスタと、第２の電源と、前記回路節点２と
前記第２の電源との間に接続され第２の制御信号
で開閉する第２のスイツチと、前記第１及び第２
の制御信号を与える手段と、を含むMOS増幅回
路を得ることができる。
次に図によつて本発明を実施の一例に基づいて
説明する。
説明する。
第１図は従来のMOS増幅回路の実施例である。
電源線１に接続された負荷素子２及びMOSトラ
ンジスタ４がインバータ回路を構成している。待
機時においてスイツチ５は閉じているので出力端
子７とMOSトランジスタ４のゲート電極は同電
位になる。これは入出力電圧伝達特性のほぼ線形
部分の入出力電圧を与える。この電圧は結合容量
３に充電される（何故ならば、入力端子６は信号
源のインピーダンスによつて接地されている）。
この電圧は動作時においてゲート・バイアス電圧
になる。動作状態に入るとスイツチ５は開くので
ゲート電極と出力端子７は開放され、この時に入
力端子６に入力された信号は増幅されて出力端子
７より出力される。信号を増幅する際、インバー
タは線形領域にバイアスされているので増幅度を
大きくとることができる利点をもつ。しかしなが
ら、待機時においても、この増幅回路は動作時と
同程度の電力を消費となり、多量にこの増幅回路
が用いられる場合には大きな欠点となる。
電源線１に接続された負荷素子２及びMOSトラ
ンジスタ４がインバータ回路を構成している。待
機時においてスイツチ５は閉じているので出力端
子７とMOSトランジスタ４のゲート電極は同電
位になる。これは入出力電圧伝達特性のほぼ線形
部分の入出力電圧を与える。この電圧は結合容量
３に充電される（何故ならば、入力端子６は信号
源のインピーダンスによつて接地されている）。
この電圧は動作時においてゲート・バイアス電圧
になる。動作状態に入るとスイツチ５は開くので
ゲート電極と出力端子７は開放され、この時に入
力端子６に入力された信号は増幅されて出力端子
７より出力される。信号を増幅する際、インバー
タは線形領域にバイアスされているので増幅度を
大きくとることができる利点をもつ。しかしなが
ら、待機時においても、この増幅回路は動作時と
同程度の電力を消費となり、多量にこの増幅回路
が用いられる場合には大きな欠点となる。
第２図は本発明によるMOS増幅回路の一般的
な実施例を示したものである。本回路の場合には
負荷素子２の一端は第１の電源１０に接続されて
おり、MOSトランジスタ４のソース電極はスイ
ツチ１５を通して第２の電源１１に接続されてい
る。本回路では、第１の待機時においてスイツチ
５は閉じた状態にあり、スイツチ１５は開いた状
態にある。第２の待機時においてスイツチ１５を
閉じる。この状態でバイアス電圧（又は動作点電
圧）が決まるので、この電圧を結合容量３に充電
した後にスイツチ５を開くと本回路は動作状態に
なり、入力端子６に入力信号電圧を印加すると増
幅されて出力端子７より得ることができる。本回
路では第２の待機時間を結合容量３のほぼ充電時
間とすることができるので、第１の待機時間に較
べて短くすることができ従つて待機時の消費電力
を著しく低減することができる。
な実施例を示したものである。本回路の場合には
負荷素子２の一端は第１の電源１０に接続されて
おり、MOSトランジスタ４のソース電極はスイ
ツチ１５を通して第２の電源１１に接続されてい
る。本回路では、第１の待機時においてスイツチ
５は閉じた状態にあり、スイツチ１５は開いた状
態にある。第２の待機時においてスイツチ１５を
閉じる。この状態でバイアス電圧（又は動作点電
圧）が決まるので、この電圧を結合容量３に充電
した後にスイツチ５を開くと本回路は動作状態に
なり、入力端子６に入力信号電圧を印加すると増
幅されて出力端子７より得ることができる。本回
路では第２の待機時間を結合容量３のほぼ充電時
間とすることができるので、第１の待機時間に較
べて短くすることができ従つて待機時の消費電力
を著しく低減することができる。
第３図は本発明の更に具体的な第１の実施例で
ある。第１の電源として電源線２０から正の直流
電圧を加えており、第２の電源は零値、即ち接地
レベルを用いている。使用しているトランジスタ
は説明の便宜上仮に全てがＮチヤンネル型MOS
トランジスタであるものとして以下考える。第２
図の負荷素子に対するものとしてはデプリーシヨ
ン型MOSトランジスタ２１が、スイツチ５に対
するものとしてはエンハンスメント型MOSトラ
ンジスタ２４が、スイツチ１５に対するものとし
てはエンハンスメント型MOSトランジスタ２３
が用いられている。第５図には端子２３に印加さ
れる制御信号φ1と端子２２に印加される制御信
号φ2を時間軸に対する電圧レベルとして示して
いる。領域ではφ1が高レベルに、またφ2が低
レベルにあるから、トランジスタ２３はオフ・ト
ランジスタ２４はオンであるから回路は待機状態
であり、電力は消費されない。領域ではφ1，
φ2共に高レベルになるがなお待機状態であり、
トランジスタ２１，４によつてなるインバータ回
路の動作点が決まる。この電圧は結合容量３に充
電される。領域はφ1が低レベル、φ2が高レベ
ルになるので回路は動作状態になり、入力端子６
より入力された信号は増幅されて出力端子７より
出力される。ここで、領域の時間幅は結合容量
のほぼ充電時間でよく領域に較べて短かくする
ことができる。従つて、領域及びの時間幅の
和によつてなる待機時における消費電力を低減す
ることができる。
ある。第１の電源として電源線２０から正の直流
電圧を加えており、第２の電源は零値、即ち接地
レベルを用いている。使用しているトランジスタ
は説明の便宜上仮に全てがＮチヤンネル型MOS
トランジスタであるものとして以下考える。第２
図の負荷素子に対するものとしてはデプリーシヨ
ン型MOSトランジスタ２１が、スイツチ５に対
するものとしてはエンハンスメント型MOSトラ
ンジスタ２４が、スイツチ１５に対するものとし
てはエンハンスメント型MOSトランジスタ２３
が用いられている。第５図には端子２３に印加さ
れる制御信号φ1と端子２２に印加される制御信
号φ2を時間軸に対する電圧レベルとして示して
いる。領域ではφ1が高レベルに、またφ2が低
レベルにあるから、トランジスタ２３はオフ・ト
ランジスタ２４はオンであるから回路は待機状態
であり、電力は消費されない。領域ではφ1，
φ2共に高レベルになるがなお待機状態であり、
トランジスタ２１，４によつてなるインバータ回
路の動作点が決まる。この電圧は結合容量３に充
電される。領域はφ1が低レベル、φ2が高レベ
ルになるので回路は動作状態になり、入力端子６
より入力された信号は増幅されて出力端子７より
出力される。ここで、領域の時間幅は結合容量
のほぼ充電時間でよく領域に較べて短かくする
ことができる。従つて、領域及びの時間幅の
和によつてなる待機時における消費電力を低減す
ることができる。
第４図は本発明による増幅回路の具体的な第２
の実施例である。この実施例では、CMOS構成
のインバータを用いた例である。Ｐチヤンネル
MOSトランジスタ３６及びＮチヤンネルMOSト
ランジスタ３７によつてインバータが構成されて
いる。第２図のスイツチ５に対してはＰ及びＮチ
ヤンネルMOSトランジスタ３９，４０が使われ
ており、スイツチ１５に対してはＮチヤンネル
MOSトランジスタ３８が使用されている。第６
図には制御信号φ1，1及びφ2が示されており、
φ1は端子３４に、1は端子３５に、φ2は端子３
２に印加される。回路は領域とでは待機状態
にあり、領域では動作状態にある。第３図の回
路と同様に領域を短かくすることができるので
待機時の消費電力を低減することができる。
の実施例である。この実施例では、CMOS構成
のインバータを用いた例である。Ｐチヤンネル
MOSトランジスタ３６及びＮチヤンネルMOSト
ランジスタ３７によつてインバータが構成されて
いる。第２図のスイツチ５に対してはＰ及びＮチ
ヤンネルMOSトランジスタ３９，４０が使われ
ており、スイツチ１５に対してはＮチヤンネル
MOSトランジスタ３８が使用されている。第６
図には制御信号φ1，1及びφ2が示されており、
φ1は端子３４に、1は端子３５に、φ2は端子３
２に印加される。回路は領域とでは待機状態
にあり、領域では動作状態にある。第３図の回
路と同様に領域を短かくすることができるので
待機時の消費電力を低減することができる。
第１図は従来のMOS増幅回路の実施例であり
１は電源線、２は負荷素子、３は結合容量、４は
ドライバトランジスタ、５はスイツチ、６は入力
端子、７は出力端子である。 第２図は本発明によるMOS増幅回路の一般的
な実施例であり、１０は第１の電源であり、１１
は第２の電源であり、１５は第２のスイツチであ
る。 第３図は本発明によるMOS増幅回路の具体的
な第１の実施例である。２０は電源線であり、２
１はデプリーシヨン型ＮチヤネルMOSトランジ
スタであり、２３，２４はエンハンスメント型Ｎ
チヤンネルMOSトランジスタであり、２２及び
２３は制御信号φ2及びφ1の入力端子である。 第４図は本発明によるMOS増幅回路の具体的
な第２の実施例である。３６，３９はエンハンス
メント型ＰチヤンネルMOSトランジスタであり
３７，３８及び４０はエンハンスメント型Ｎチヤ
ンネルMOSトランジスタである。３２，３４，
３５は制御信号の入力端子である。 第５図は第３図に示された回路に用いられる制
御信号φ1，φ2の電圧波形である。第６図は第４
図に示された回路に用いられた制御信号φ1，1，
φ2の電圧波形である。
１は電源線、２は負荷素子、３は結合容量、４は
ドライバトランジスタ、５はスイツチ、６は入力
端子、７は出力端子である。 第２図は本発明によるMOS増幅回路の一般的
な実施例であり、１０は第１の電源であり、１１
は第２の電源であり、１５は第２のスイツチであ
る。 第３図は本発明によるMOS増幅回路の具体的
な第１の実施例である。２０は電源線であり、２
１はデプリーシヨン型ＮチヤネルMOSトランジ
スタであり、２３，２４はエンハンスメント型Ｎ
チヤンネルMOSトランジスタであり、２２及び
２３は制御信号φ2及びφ1の入力端子である。 第４図は本発明によるMOS増幅回路の具体的
な第２の実施例である。３６，３９はエンハンス
メント型ＰチヤンネルMOSトランジスタであり
３７，３８及び４０はエンハンスメント型Ｎチヤ
ンネルMOSトランジスタである。３２，３４，
３５は制御信号の入力端子である。 第５図は第３図に示された回路に用いられる制
御信号φ1，φ2の電圧波形である。第６図は第４
図に示された回路に用いられた制御信号φ1，1，
φ2の電圧波形である。
Claims (1)
- １ 第１の電源と、一端が前記第１の電源に接続
され他端が出力端子に接続された負荷素子と、入
力端子と回路節点１との間に接続された結合容量
と前記回路節点１と前記出力端子との間に接続さ
れ第１の制御信号で開閉する第１のスイツチと、
ドレイン電極が前記出力端子に接続されゲート電
極が前記回路節点１に接続されソース電極が回路
節点２に接続されたMOSトランジスタと、第２
の電源と、前記回路節点２と前記第２の電源との
間に接続され第２の制御信号で開閉する第２のス
イツチと、前記第１及び第２の制御信号を与える
手段とを含むMOS増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56053583A JPS57168510A (en) | 1981-04-09 | 1981-04-09 | Mos amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56053583A JPS57168510A (en) | 1981-04-09 | 1981-04-09 | Mos amplifying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57168510A JPS57168510A (en) | 1982-10-16 |
| JPH027524B2 true JPH027524B2 (ja) | 1990-02-19 |
Family
ID=12946863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56053583A Granted JPS57168510A (en) | 1981-04-09 | 1981-04-09 | Mos amplifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57168510A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2199467B1 (de) * | 2008-12-16 | 2011-07-13 | Joseph Vögele AG | Einbaubohle und Verfahren zum Herstellen eines Fahrbahnbelages |
-
1981
- 1981-04-09 JP JP56053583A patent/JPS57168510A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57168510A (en) | 1982-10-16 |
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