JPH0268793A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0268793A JPH0268793A JP63220766A JP22076688A JPH0268793A JP H0268793 A JPH0268793 A JP H0268793A JP 63220766 A JP63220766 A JP 63220766A JP 22076688 A JP22076688 A JP 22076688A JP H0268793 A JPH0268793 A JP H0268793A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- potential
- constant current
- transistor
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 230000002093 peripheral effect Effects 0.000 claims abstract description 13
- 230000015654 memory Effects 0.000 claims description 12
- 238000005265 energy consumption Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体メモリに関し、特に、待機状態におい
て周辺回路におけるＥＣＬ （Ｅｍｉ ｔｔｅｒ Ｃ
ｏｕｐｌｅｄ Ｌｏｇｉｃ＞回路の消費電力を極小に
することのできる半導体メモリに関する。
て周辺回路におけるＥＣＬ （Ｅｍｉ ｔｔｅｒ Ｃ
ｏｕｐｌｅｄ Ｌｏｇｉｃ＞回路の消費電力を極小に
することのできる半導体メモリに関する。
［従来の技術］
従来、この種メモリにおいては、通常使用状態における
電源電圧を下げて、待機状態での消費電力の低減化を図
ってきた。しかし、メモリセルにおいては、記憶内容を
保持するために一定の電流は必要であるとはいえ、周辺
回路は、待機状態では電力の供給を必要としないのであ
るから、待機状態において周辺回路は、無駄な電力を消
費していることになる。しかも、周辺回路は、待機状態
において、メモリセルアレイが２ｍＷ程度の電力消費で
あるのに対し、０．ＩＷ程度の相当大きな電力を消費し
ていた。この事情を図を用いて説明する。第５図は、周
辺回路の一例で、ＥＣＬ回路（図示なし）に対する定電
流回路とそのための電源回路とを示す、この回路では、
トランジスタＱ１のベースを、抵抗を介して最高電位■
ｃ０に接続し、かつ、トランジスタと２本のダイオード
との直列回路を介して最低電位ＶＥＥに接続して、電源
回路のＱ＋のベース電位を定電位化し、定電流回路のト
ランジスタＱ２のベース電位ＶＤを一定に保ち、トラン
ジスタＱ２が定電流を供給できるようにしている。この
回路は、通常使用状態では、最低電位ＶＥＲが−４，５
■となされて正常動作を行う。即ち、この状態において
情報の読み出しと書き込みが可能である。
電源電圧を下げて、待機状態での消費電力の低減化を図
ってきた。しかし、メモリセルにおいては、記憶内容を
保持するために一定の電流は必要であるとはいえ、周辺
回路は、待機状態では電力の供給を必要としないのであ
るから、待機状態において周辺回路は、無駄な電力を消
費していることになる。しかも、周辺回路は、待機状態
において、メモリセルアレイが２ｍＷ程度の電力消費で
あるのに対し、０．ＩＷ程度の相当大きな電力を消費し
ていた。この事情を図を用いて説明する。第５図は、周
辺回路の一例で、ＥＣＬ回路（図示なし）に対する定電
流回路とそのための電源回路とを示す、この回路では、
トランジスタＱ１のベースを、抵抗を介して最高電位■
ｃ０に接続し、かつ、トランジスタと２本のダイオード
との直列回路を介して最低電位ＶＥＥに接続して、電源
回路のＱ＋のベース電位を定電位化し、定電流回路のト
ランジスタＱ２のベース電位ＶＤを一定に保ち、トラン
ジスタＱ２が定電流を供給できるようにしている。この
回路は、通常使用状態では、最低電位ＶＥＲが−４，５
■となされて正常動作を行う。即ち、この状態において
情報の読み出しと書き込みが可能である。
次に、ＶＨが一２Ｖになった待機状態の場合について考
える。この状態では情報の読み出し、書き込み動作は不
可能になるが、メモリセルの記憶内容は保持される。こ
のとき周辺回路では、第５図に示す電源回路において、
電源回路の出力電位ＶＯは、最高電位Ｖ。０からトラン
ジスタＱ１の飽和領域におけるＶ。８程度低い電位とな
る。■ｏＥは０．８Ｖ程度であるのでＱ２のベース電位
ＶＤとＶＢ２の電位差は、約１．２Ｖとなり、この値は
、１−ランジスタＱ２のしきい値電圧より約０．４Ｖ高
い。従って、図の定電流回路は動作して、電流が流れる
。このように、周辺回路には、通常動作状態にあるか待
機状態にあるかにがかわらず、電流が流れ、そこで一定
の電力が消費される。
える。この状態では情報の読み出し、書き込み動作は不
可能になるが、メモリセルの記憶内容は保持される。こ
のとき周辺回路では、第５図に示す電源回路において、
電源回路の出力電位ＶＯは、最高電位Ｖ。０からトラン
ジスタＱ１の飽和領域におけるＶ。８程度低い電位とな
る。■ｏＥは０．８Ｖ程度であるのでＱ２のベース電位
ＶＤとＶＢ２の電位差は、約１．２Ｖとなり、この値は
、１−ランジスタＱ２のしきい値電圧より約０．４Ｖ高
い。従って、図の定電流回路は動作して、電流が流れる
。このように、周辺回路には、通常動作状態にあるか待
機状態にあるかにがかわらず、電流が流れ、そこで一定
の電力が消費される。
第６図は、この種の半導体メモリの電圧−電流特性を示
すグラフである。このグラフが示すように、通常動作を
行う■。ｇ−４，５Ｖ時には、約２００ｍＡの電流が流
れ、約０．９Ｗの電力を消費し、待機状態であるＶＢ！
＝ ２．ＯＶの場合には、電流は約５０ｍＡ流れ、消
費電力は約０．ＩＷとなる。
すグラフである。このグラフが示すように、通常動作を
行う■。ｇ−４，５Ｖ時には、約２００ｍＡの電流が流
れ、約０．９Ｗの電力を消費し、待機状態であるＶＢ！
＝ ２．ＯＶの場合には、電流は約５０ｍＡ流れ、消
費電力は約０．ＩＷとなる。
［発明が解決しようとする問題点］
通常メモリ装置においては、読み出し、書き込みを行う
動作状態の時間と、記憶内容を保持するのみでよい待機
状態の時間とを比較すると、後者の方が圧倒的に長い。
動作状態の時間と、記憶内容を保持するのみでよい待機
状態の時間とを比較すると、後者の方が圧倒的に長い。
従って、全体の消費電力を低くおさえるには、待機時に
おける消費電力を減少させることが肝要である。しかる
に、上述した従来の半導体メモリにおいては、待機状態
では電源電圧を下げて消費電力が低減化されてはいるも
のの、一定の無駄な電力を消費しているので、全体の消
費電力を下げることができなかった。従って、従来のＥ
ＣＬ回路を周辺回路に用いた半導体メモリではバッテリ
バックアップのものとすることが困難であった。
おける消費電力を減少させることが肝要である。しかる
に、上述した従来の半導体メモリにおいては、待機状態
では電源電圧を下げて消費電力が低減化されてはいるも
のの、一定の無駄な電力を消費しているので、全体の消
費電力を下げることができなかった。従って、従来のＥ
ＣＬ回路を周辺回路に用いた半導体メモリではバッテリ
バックアップのものとすることが困難であった。
そこで、本発明の目的とするところは、第１に待機時に
おいて半導体メモリの周辺回路における消費電力を極小
化することであり、第２にバッテリバックアップ可能な
バイポーラ型ＳＲＡＭを提供することである。
おいて半導体メモリの周辺回路における消費電力を極小
化することであり、第２にバッテリバックアップ可能な
バイポーラ型ＳＲＡＭを提供することである。
［問題点を解決するための手段」
本発明の半導体メモリは、一対のトランジスタで構成さ
れるフリップフロップを記憶単位としたメモリセルアレ
イと、ＥＣＬ回路およびこれに定電流を供給する定電流
回路を有する周辺回路とによって構成されており、そし
て、半導体メモリに供゛賀する電源の電源電圧が一定の
値以下となった場合には、前記定電流回路がＥＣＩＪ回
路に電流を供給しないようになされている。
れるフリップフロップを記憶単位としたメモリセルアレ
イと、ＥＣＬ回路およびこれに定電流を供給する定電流
回路を有する周辺回路とによって構成されており、そし
て、半導体メモリに供゛賀する電源の電源電圧が一定の
値以下となった場合には、前記定電流回路がＥＣＩＪ回
路に電流を供給しないようになされている。
［実施例コ
次に、図面を参照して本発明の実施例について説明する
。
。
第１図は、本発明の一実施例を示す回路図であって、こ
の実施例において、電源回路と定電流回路とは、第５図
に示した従来例と同様な構成を有する。しかし、この実
施例の電源回路のトランジスタＱ１のベースには、以下
に説明する制御回路が接続されている。即ち、第１図に
示すように、制御回路は、トランジスタＱＡとトランジ
スタＱ３との差動回路によって構成され、制御回路の出
力端子であるトランジスタＱＡのコレクタは、電源回路
のトランジスタＱｌのベースに接続されている。そして
、トランジスタＱＡのベースは、抵抗ＲＡＩを介して最
高電位Ｖｃｏに接続され、かつ、ダイオードＤＡと抵抗
ＲＡ２との直列回路を介して最低電位■■に接続されて
いる。ＱＡのエミッタは、抵抗Ｒｅを介して最低電位Ｖ
Ｅεに接続され、さらにトランジスタＱｅのエミッタに
接続されている。トランジスタＱａのコレクタは、抵抗
ＲＢ。
の実施例において、電源回路と定電流回路とは、第５図
に示した従来例と同様な構成を有する。しかし、この実
施例の電源回路のトランジスタＱ１のベースには、以下
に説明する制御回路が接続されている。即ち、第１図に
示すように、制御回路は、トランジスタＱＡとトランジ
スタＱ３との差動回路によって構成され、制御回路の出
力端子であるトランジスタＱＡのコレクタは、電源回路
のトランジスタＱｌのベースに接続されている。そして
、トランジスタＱＡのベースは、抵抗ＲＡＩを介して最
高電位Ｖｃｏに接続され、かつ、ダイオードＤＡと抵抗
ＲＡ２との直列回路を介して最低電位■■に接続されて
いる。ＱＡのエミッタは、抵抗Ｒｅを介して最低電位Ｖ
Ｅεに接続され、さらにトランジスタＱｅのエミッタに
接続されている。トランジスタＱａのコレクタは、抵抗
ＲＢ。
を介してＶｃｃに接続され、Ｑａのベースは、抵抗ＲＢ
１とダイオードＤＢとの直列回路を介してＶＣＣに接続
され、かつ抵抗ＲＢ２を介して最低電位ＶＥＲに接続さ
れてる。
１とダイオードＤＢとの直列回路を介してＶＣＣに接続
され、かつ抵抗ＲＢ２を介して最低電位ＶＥＲに接続さ
れてる。
この回路においては、電源電圧ｖＥＥの絶対値がある一
定の電圧Ｖ。（例えば２ｙ）より小さくなると、ＱＡの
ベース電位ＶＡが、Ｑａのベース電位ＶＢより高くなり
、■、の絶対値がＶｏより大きいときには、ＱＡのベー
ス電位ＶＡは、Ｑａのベース電位Ｖ［Ｉより低くなるよ
うに、抵抗ＲＡＩ、Ｒ＾２、ＲＢｏ、Ｒ，□が選定され
ている。
定の電圧Ｖ。（例えば２ｙ）より小さくなると、ＱＡの
ベース電位ＶＡが、Ｑａのベース電位ＶＢより高くなり
、■、の絶対値がＶｏより大きいときには、ＱＡのベー
ス電位ＶＡは、Ｑａのベース電位Ｖ［Ｉより低くなるよ
うに、抵抗ＲＡＩ、Ｒ＾２、ＲＢｏ、Ｒ，□が選定され
ている。
第４図は、このＶＡ、ＶＢのＶＥＲに対する変化の様子
を示したものである。上記のように抵抗を選定しておく
と、ＶＥＥが−４，５■であるときにはトランジスタＱ
Ａには、電流が流れず、この制御回路が、電源回路に影
響を及ぼすことはない。
を示したものである。上記のように抵抗を選定しておく
と、ＶＥＥが−４，５■であるときにはトランジスタＱ
Ａには、電流が流れず、この制御回路が、電源回路に影
響を及ぼすことはない。
しかし、ＶＥＥの絶対値が、Ｖｏより小さくなると、ト
ランジスタＱＡに電流が流れ、その結果抵抗Ｒｏに電位
降下■、が生じる。このとき電源回路が定電流回路に与
える電位ｖｏは、ｖｎ −−ｖＸ ＶＦＩで表わされ
る。ここにＶＦＩはトランジスタＱ＋の順方向電圧であ
る。Ｖ、と最低電位間の電位差はＶＲＥ Ｖｏ ＝Ｖ
ａａ＋Ｖｘ ＋ｖｐｉで与えられるが、こ＼で、Ｒｃと
ＲＤの値を適当に選択して、ｌ ＶＥＥＩ ＜ＶＯの時
、ｌ ＶＥＥ Ｖｏ ｌがトランジスタＱ２のしきい
値電圧Ｖｐ２より小さくなるようにしておくと、１■。
ランジスタＱＡに電流が流れ、その結果抵抗Ｒｏに電位
降下■、が生じる。このとき電源回路が定電流回路に与
える電位ｖｏは、ｖｎ −−ｖＸ ＶＦＩで表わされ
る。ここにＶＦＩはトランジスタＱ＋の順方向電圧であ
る。Ｖ、と最低電位間の電位差はＶＲＥ Ｖｏ ＝Ｖ
ａａ＋Ｖｘ ＋ｖｐｉで与えられるが、こ＼で、Ｒｃと
ＲＤの値を適当に選択して、ｌ ＶＥＥＩ ＜ＶＯの時
、ｌ ＶＥＥ Ｖｏ ｌがトランジスタＱ２のしきい
値電圧Ｖｐ２より小さくなるようにしておくと、１■。
ａｔ＜Ｖ。の時、１■６８Ｖｏ ｌ ＜ＶＢ２となって
、第１図の定電流回路には、電流が流れなくなる。
、第１図の定電流回路には、電流が流れなくなる。
第３図は、電源回路の発生する電位ＶＤと最低電位間と
の電位差ｖＥＥ−ＶＤと、ＶＩＩ［１の間の特性を示し
たもので、実線が本発明の回路の場合であり、破線が従
来回路の場合であって、点線は、定電流回路のトランジ
スタＱ２のしきい値電圧ＶＦ□を示す。
の電位差ｖＥＥ−ＶＤと、ＶＩＩ［１の間の特性を示し
たもので、実線が本発明の回路の場合であり、破線が従
来回路の場合であって、点線は、定電流回路のトランジ
スタＱ２のしきい値電圧ＶＦ□を示す。
第２図は、本発明の半導体メモリの電源電圧■■と電源
電流の特性を示したものであるが、上述のようにするこ
とで、定電流回路の一部又は全部を動作させなくするこ
とができるので、本発明による半導体メモリは、ｌ Ｖ
ＥＥＩ ＜ｖｏで、消費電流が急激に小さくなるという
特性を有するようになる。
電流の特性を示したものであるが、上述のようにするこ
とで、定電流回路の一部又は全部を動作させなくするこ
とができるので、本発明による半導体メモリは、ｌ Ｖ
ＥＥＩ ＜ｖｏで、消費電流が急激に小さくなるという
特性を有するようになる。
［発明の効果コ
以上説明したように本発明は、電源電圧ＩＶＥＥが、あ
る一定の電圧Ｖｏより小さくなると、発生する電位が、
最低電位から最低電位よりトランジタのしきい値電圧の
程度高い電位の範囲内の値になるという特性を持つ電源
回路を用い、この電位を定電流回路のトランジスタのベ
ースに供給することにより、ｊＶεεｌ ＜ Ｖ ｏの
時、半導体メモリの周辺回路の消費電流をきわめて小さ
なものとすることができる。一方、記憶内容の保持に保
持電流が必要なメモリセルにおいては、保持電流に接続
する電源回路を従来の回路のままにしておくと、ＩＶＥ
εＩを２■程度におとしても記憶内容の保持に必要な保
持電流は流すことができ、その場合、メモリセルには１
ｍＡ程度の保持電流が流れるだけである。従って、ＶＥ
Ｒを一２ｖ程度とすれば、全体の消費電力を２ｍＷ程度
に抑えることができるようになり、この程度であればバ
イポーラ型メモリをバッテリバックアップすることも可
能となる。
る一定の電圧Ｖｏより小さくなると、発生する電位が、
最低電位から最低電位よりトランジタのしきい値電圧の
程度高い電位の範囲内の値になるという特性を持つ電源
回路を用い、この電位を定電流回路のトランジスタのベ
ースに供給することにより、ｊＶεεｌ ＜ Ｖ ｏの
時、半導体メモリの周辺回路の消費電流をきわめて小さ
なものとすることができる。一方、記憶内容の保持に保
持電流が必要なメモリセルにおいては、保持電流に接続
する電源回路を従来の回路のままにしておくと、ＩＶＥ
εＩを２■程度におとしても記憶内容の保持に必要な保
持電流は流すことができ、その場合、メモリセルには１
ｍＡ程度の保持電流が流れるだけである。従って、ＶＥ
Ｒを一２ｖ程度とすれば、全体の消費電力を２ｍＷ程度
に抑えることができるようになり、この程度であればバ
イポーラ型メモリをバッテリバックアップすることも可
能となる。
第１図は、本発明の実施例を示す回路図、第２図、第３
図および第４図は、それぞれ本発明の実施例の動作特性
を示すグラフ、第５図は、従来例の回路図、第６図は、
従来例の動作特性を示すグラフである。
図および第４図は、それぞれ本発明の実施例の動作特性
を示すグラフ、第５図は、従来例の回路図、第６図は、
従来例の動作特性を示すグラフである。
ＤＡ、ＤＢ・・・ダイオード、 ＱＡ、ＱＢ 、Ｑ＋、
Ｑ２・・・トランジスタ、 ＲＡｌ、ＲＡ２、ＲＢＯｌ
Ｒｏｌ、ＲＢ□、Ｒｃ 、Ｒｐ−抵抗。
Ｑ２・・・トランジスタ、 ＲＡｌ、ＲＡ２、ＲＢＯｌ
Ｒｏｌ、ＲＢ□、Ｒｃ 、Ｒｐ−抵抗。
Claims (1)
- 一対のトランジタで構成されるフリップフロップを記
憶単位とするメモリセルアレイと、ＥＣＬ回路および該
ＥＣＬ回路に電流を供給する定電流回路を有する周辺回
路とを具備する半導体メモリにおいて、該半導体メモリ
に印加される電源の電圧が一定値以下になると、前記定
電流回路は、前記ＥＣＬ回路に電流を供給しなくなるこ
とを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220766A JPH0268793A (ja) | 1988-09-03 | 1988-09-03 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220766A JPH0268793A (ja) | 1988-09-03 | 1988-09-03 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0268793A true JPH0268793A (ja) | 1990-03-08 |
Family
ID=16756220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63220766A Pending JPH0268793A (ja) | 1988-09-03 | 1988-09-03 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0268793A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146684A (en) * | 1991-07-29 | 1992-09-15 | Buck Knives, Inc. | Molded knife sheath |
| US6173875B1 (en) * | 1998-07-02 | 2001-01-16 | Sandvik Ab | Sheath for secateurs |
-
1988
- 1988-09-03 JP JP63220766A patent/JPH0268793A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146684A (en) * | 1991-07-29 | 1992-09-15 | Buck Knives, Inc. | Molded knife sheath |
| US6173875B1 (en) * | 1998-07-02 | 2001-01-16 | Sandvik Ab | Sheath for secateurs |
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