KR101833330B1 - 집적 회로를 위한 리텐션 전압 - Google Patents

집적 회로를 위한 리텐션 전압 Download PDF

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Abstract

여기에 기술된 다양한 실시예는 집적 회로를 위한 리텐션 전압에 관한 것이다. 하나의 실시예에서, 집적 회로는 데이터 비트를 저장하도록 구성된 기능 회로를 포함할 수 있고, 또한 상기 기능 회로에 결합되어 상기 기능 회로에 복수의 리텐션 전압을 제공하는 리텐션 모드 회로를 포함할 수 있고, 상기 리텐션 모드 회로는 상기 기능 회로에 제1 리텐션 전압을 제공하도록 구성된 제1 회로를 포함할 수 있다. 상기 제1 회로는 제1 다이오드 디바이스, 및 제1 트랜지스터 디바이스, 제2 다이오드 디바이스, 또는 이들의 조합을 포함할 수 있다. 상기 리텐션 모드 회로는 또한 상기 기능 회로에 제2 리텐션 전압을 제공하도록 구성된 제2 회로를 포함할 수 있는데, 상기 제2 회로는 복수의 제2 트랜지스터 디바이스를 포함한다. 또한, 상기 기능 회로는 상기 제1 리텐션 전압 또는 상기 제2 리텐션 전압이 상기 기능 회로에 제공될 때 데이터 리텐션 모드에서 유지되도록 구성될 수 있다.

Description

집적 회로를 위한 리텐션 전압{RETENTION VOLTAGES FOR INTEGRATED CIRCUITS}
본 섹션은 여기에 기술된 다양한 기술을 이해하는 것과 관련된 정보를 제공하기 위한 것이다. 본 섹션의 제목이 암시하는 바와 같이, 이것은 종래기술이 아닌 관련 분야에 대한 것이다. 일반적으로, 관련 분야는 종래기술로 여겨지거나 여겨지지 않을 수 있다. 따라서, 본 섹션의 임의의 언급은 이러한 관점에서 읽어야 하고 종래기술의 임의의 허용으로 읽어서는 안된다는 것을 이해해야 한다.
집적 회로(IC)는 하나 이상의 입출력 디바이스, 표준 디바이스, 메모리 디바이스 등의 배치에 의해 형성될 수 있다. 하나의 시나리오에서, 메모리 디바이스는 메모리 셀에 데이터를 기록하고 이러한 메모리 셀로부터 데이터를 판독하도록 메모리 셀과 연관된 회로로 배치된 메모리 어레이를 포함할 수 있다. 특히, 랜덤 액세스 메모리(RAM) 어레이와 같은 메모리 어레이의 메모리 셀은 행과 열로 구성될 수 있다. 이러한 개별적인 메모리 셀의 로직 래치는 논리 "1" 또는 "0"를 나타내는 데이터 비트를 저장하는데 사용될 수 있다. 또한 이러한 메모리 셀은 워드라인(WL) 및 상보형 비트라인(BL)의 쌍들에 의해 상호접속될 수 있다.
집적 회로의 리텐션 전압은 집적 회로의 구성요소를 데이터 리텐션 상태로 유지하는데 사용될 수 있다. 예를 들어, 메모리 장치는 가능한 많이 파워 다운될 수 있는데, 메모리 장치의 메모리 셀에 인가된 리텐션 전압은 안에 저장된 정보가 유지될 수 있는 레벨로 감소될 수 있고, 이러한 리텐션 전압은 전류 누설을 통한 전력 소비을 피하기 위해 가능한 낮게 유지될 수 있다. 이러한 디바이스의 전력 소비량이 인가된 전압에 대수적일 수 있다고 하면, 집적 회로는 메모리 디바이스에 가능한 낮은 리텐션 전압을 제공하도록 구성될 수 있다.
다양한 기술의 실시예가 첨부된 도면을 참조하여 여기에 기술되어 있다. 그러나, 첨부된 도면은 여기에 기술된 다양한 실시예만을 설명하고 있고 여기에 기술된 다양한 기술의 범위를 제한하는 것을 이해해야 한다.
도 1은 여기에 기술된 다양한 실시예에 따른 집적 회로의 블록도이다.
도 2는 여기에 기술된 다양한 실시예에 따른 기준 전압 회로의 도면이다.
도 3은 여기에 기술된 다양한 실시예에 따른 리텐션 모드 회로의 도면이다.
도 4 내지 도 6은 여기에 기술된 다양한 실시예에 따른 제1 회로의 도면이다.
도 7은 여기에 기술된 다양한 실시예에 따른 제2 회로의 도면이다.
도 8은 여기에 기술된 다양한 실시예에 따른 리텐션 모드 회로의 도면이다.
도 9 내지 도 13은 여기에 기술된 다양한 실시예에 따른 기준 전압 회로의 도면이다.
여기에 기술된 다양한 실시예는 집적 회로를 위한 리텐션 전압에 관한 것이다. 예를 들어, 하나의 실시예에서, 집적 회로는 하나 이상의 데이터 비트를 저장하도록 구성된 기능 회로를 포함할 수 있다. 이러한 집적 회로는 또한 상기 기능 회로에 결합되어 있고, 상기 기능 회로에 복수의 리텐션 전압을 제공하도록 구성된 리텐션 모드 회로를 포함하고, 상기 리텐션 모드 회로는 상기 기능 회로에 제1 리텐션 전압을 제공하도록 구성된 제1 회로를 포함할 수 있다. 상기 제1 회로는 제1 다이오드 디바이스, 및 제1 트랜지스터 디바이스, 제2 다이오드 디바이스, 또는 이들의 조합을 포함할 수 있다. 상기 리텐션 모드 회로는 또한 상기 기능 회로에 제2 리텐션 전압을 제공하도록 구성된 제2 회로를 포함할 수 있는데, 상기 제2 회로는 복수의 제2 트랜지스터 디바이스를 포함한다. 또한, 상기 기능 회로는 상기 제1 리텐션 전압 또는 상기 제2 리텐션 전압이 상기 기능 회로에 제공될 때 데이터 리텐션 모드에서 유지되도록 구성될 수 있다.
집적 회로를 위한 리텐션 전압을 사용하는 다양한 실시예를 이제 도 1 내지 도 13을 참조하여 보다 상세하게 설명할 것이다.
상술된 바와 같이, 집적 회로(IC)는 하나 이상의 입출력 디바이스, 스탠더드 디바이스, 메모리 디바이스, 및/또는 다른 디바이스의 배치로 형성될 수 있다. 입출력 디바이스는 IC의 접속 핀과 IC 안에 배치된 스탠더드 디바이스와 메모리 디바이스 사이에 신호를 제공하는데 사용될 수 있다. 스탠더드 디바이스는 플립플롭, 산술 논리 장치, 멀티플렉서, 리텐션 플롭(retention flop), 벌룬 플롭(ballon flop), 래치, 논리 게이트등의 회로 실시예일 수 있다. 메모리 디바이스는 메모리 셀로 배치된 메모리 어레이 및 연관된 회로를 포함하여 데이터를 메모리 셀에 기록하고 데이터를 메모리 셀로부터 판독할 수 있다. 특히, 이러한 메모리 어레이는 복수의 개별적인 메모리 셀을 포함할 수 있는데, 이러한 메모리 어레이는 행 및 열로 구성될 수 있다. 이러한 메모리 어레이는 N개의 행 및 M개의 열을 가질 수 있어서, N×M 개별적인 메모리 셀을 가질 수 있다. 각각의 메모리 셀은 논리값 "1" 또는 "0"을 나타내는 데이터 비트를 저장하는데 사용될 수 있다.
이러한 메모리 어레이는 정적 RAM(SRAM) 어레이 또는 동적 RAM(DRAM) 어레이와 같은 다양한 형태의 랜덤 액세스 메모리(RAM) 어레이를 포함하는, 당업자에게 알려진 임의의 휘발성 메모리 어레이일 수 있다. 일부 실시에에서, 이러한 메모리 어레이는 단일 포트 메모리 어레이, 듀얼 포트 메모리 어레이, 또는 당업자에게 알려진 임의의 다른 실시예로서 구현될 수 있다. 특히, 이러한 메모리 어레이의 메모리 셀은 상이한 수의 트랜지스터를 포함할 수 있고, 트랜지스터의 수에 의해 부를 수 있다. 예를 들어, SRAM 어레이에 있어서, 6개의 트랜지스터를 갖는 셀은 6-트랜지스터 또는 6-T 셀로 부를 수 있고, 8개의 트랜지스터를 갖는 셀은 8-트랜지스터 또는 8-T 셀로 부를 수 있다. 이러한 트랜지스터는 논리값 "1" 또는 "0"을 나타내는 데이터 비트를 저장하는데 사용될 수 있는 데이터 래치 또는 플립플롭을 형성할 수 있다.
그래서, 다양한 타입의 기능 회로가 집적 회로에 하나 이상의 데이터 비트를 저장하는데 사용될 수 있다. 이러한 기능 회로는 메모리 디바이스, 리텐션 래치, 리텐션 플롭, 및/또는 당업자에게 알려진 임의의 다른 실시예를 포함할 수 있다. 또한, 이러한 다양한 타입의 기능 회로는 하나 이상의 동작 모드에서 동작할 수 있다. 이러한 동작 모드는 액티브 모드, 데이터 리텐션 모드, 및/또는 당업자에게 알려진 다른 동작 모드를 포함할 수 있다. 액티브 모드에서, 기능 회로는 대기 상태에 있고 입력을 기다릴 수 있다. 예를 들어, 메모리 디바이스에 대한 액티브 모드에서, 전력 공급 전압이 메모리 어레이에 인가될 수 있어서, 메모리 어레이는 메모리 어레이의 하나 이상의 메모리 셀에 대한 판독 및/또는 기록 액세스를 위해 온전히 동작할 수 있다.
데이터 리텐션 모드에서, 리텐션 전압이 기능 회로에 인가되어 회로의 구성요소를 데이터 리텐션 상태로 유지할 수 있다. 특히, 이러한 기능 회로는 가능한 많이 파워 다운될 수 있는데, 이러한 기능 회로에 인가된 리텐션 전압은 안에 저장된 정보가 유지될 수 있는 레벨 까지 감소될 수 있고, 이러한 리텐션 전압은 전류 누설을 통한 전력 소비를 피하기 위해 가능한 낮게 유지될 수 있다. 기능 회로의 전력 소비량이 인가된 전압에 대해 대수적일 수 있다고 하면, 집적 회로는 기능 회로에 가능한 낮은 리텐션 전압을 제공하도록 구성될 수 있다. 그러나, 최소 리텐션 전압 아래의 전압을 인가하면, 기능 회로에서 데이터를 손실할 수 있다.
그래서, 일부 시나리오에서, 집적 회로는 기능 회로에 필요한 것 보다 높은 리텐션 전압을 제공하도록 구성될 수 있다. 예를 들어, 메모리 디바이스는 설계 프로세스에서 초기에 보다 높은 리텐션 전압으로 동작하도록 설계될 수 있다. 그러나, 공정 변수, 변경 동작 전압, 프로세스 개선 등과 같은 요인으로 인해, 메모리 디바이스는 보다 낮은 리텐션 전압으로 데이터 리텐션 모드로 동작할 수 있다. 특히, 메모리 디바이스의 최소 리텐션 전압은 설계된 리텐션 전압 보다 낮을 수 있다. 따라서, 메모리 디바이스에 인가된 리텐션 전압은 필요 보다 높을 수 있어, 불필요한 전류 누설이 유발될 수 있다. 이러한 전류 누설의 증가는 궁극적으로, 메모리 디바이스에 공급된 리텐션 전압의 감소로 이어질 수 있어, 데이터 리텐션 오류를 증가시킬 수 있다.
상기 관점에서, 여기에 기술된 다양한 실시예는 기능 회로에 적용되기 위한 복수의 리텐션 전압중 하나를 생성하는데 사용될 수 있다. 하나의 실시예에서, 복수의 리텐션 전압의 최저 리텐션 전압이 전류 누설을 최소하기 위해 생성될 수 있다.
하나의 실시예에서, 집적 회로는 기능 회로 및 기준 전압 회로를 포함할 수 있는데, 이러한 기준 전압 회로는 기능 회로에 다양한 전압을 생성하는데 사용될 수 있다. 예를 들어, 도 1은 여기에 다양한 실시예에 따른 집적 회로(100)의 블록도이다. 도시된 바와 같이, 집적 회로(100)는 기능 회로(110) 및 기준 전압 회로(120)를 포함할 수 있다. 상술된 바와 같이, 이러한 기능 회로(110)는 메모리 디바이스, 리텐션 래치, 리텐션 플롭, 및/또는 당업계에 알려진 임의의 다른 실시예일 수 있다. 이러한 메모리 디바이스는 하나 이상의 메모리 어레이 및 연관된 입출력 회로(예를 들어, 워드 라인, 비트 라인 등)을 포함할 수 있다. 하나의 실시예에서, 이러한 기능 회로(110)는 하나 이상의 SRAM 어레이를 갖는 메모리 디바이스일 수 있다. 이러한 기능 회로(110)는 양의 공급 전압 노드(130) 및 기준 전압 노드(140)에 결합될 수 있다. 이러한 기능 회로(110)는 양의 공급 전압 노드(130)에서 전원 전압을 수신하고 기준 전압 노드(140)에서 기준 전압을 수신할 수 있다. 양의 공급 전압 노드(130)를 통해 제공된 전원 전압은 이후로 VDD로 부를 수 있다. 도시된 바와 같이, 기능 회로(110)에 공급된 전압은 VDD 사이의 차이 및 기준 전압 노드(140)에서의 기준 전압일 수 있다.
또한 도시된 바와 같이, 기준 전압 회로(120)는 기준 전압 노드(140)와 음의 공급 전압 노드(150) 사이에 결합될 수 있다. 이러한 기준 전압 회로(120)는 음의 공급 전압 노드(150)에서 음의 공급 전압을 수신할 수 있다. 음의 공급 전압 노드(150)를 통해 제공된 이러한 음의 공급 전압은 이후로, VSS로 부를 수 있다. 하나의 실시예에서, VSS는 접지 전압일 수 있다.
아래에 더 설명되는 바와 같이, 기준 전압 회로(120)는 기준 전압 노드(140)에서 다양한 기준 전압을 생성할 수 있다. 특히, 노드(140)에서 생성된 기준 전압은 기준 전압 회로(120)에서 생성된 전압 강하에 기초할 수 있다. 예를 들어, 하나의 실시예에서, 기준 전압 회로(120)에서 생성된 전압 강하는 제로이거나 거의 제로에 근접할 수 있다. 전압 강하가 없다면, 노드(140)에서 기준 전압 회로(120)에 의해 생성된 기준 전압은 거의 VSS일 수 있다.
기준 전압이 거의 VSS인 이러한 실시예에서, 기능 회로(110)는 능동 동작 모드에 놓일 수 있다. 예를 들어, 1 볼트로 정규화된 VDD가 노드(130)에서 공급될 수 있고, 0V의 VSS(즉, 접지 전압)이 노드(150)에서 공급될 수 있다. 이러한 기준 전압 회로(120)가 아무런 전압 강하도 생성하지 않는다면, 노드(140)에서 공급된 기준 전압은 거의 VSS일 수 있다. 상술된 바와 같이, 기능 회로(110)에 공급된 전압은 VDD와 노드(140)에서의 기준 전압 사이의 차이일 수 있다. 따라서, 기능 회로(110)에 공급된 전압은 1V일 수 있다. 이러한 전압은 기능 회로(110)에 충분히 전력을 공급할 수 있고 회로(110)를 그 능동 모드로 할 수 있다.
다른 실시예에서, 제로 보다 큰 전압 강하가 기준 전압 회로(120)에서 생성될 수 있다. 이러한 실시예에서, 이러한 기준 전압 회로(120)는 VSS와 전압 강하의 합인 기준 전압을 노드(140)에서 생성할 수 있다.
특히, 이러한 기준 전압이 제로 보다 큰 전압 강하와 VSS의 합과 거의 일치하는 경우에, 기능 회로(110)는 그 데이터 리텐션 동작 모드에 놓일 수 있다. 예를 들어, 1V로 정규화된 VDD가 노드(130)에서 공급될 수 있고, 0V(즉, 접지 전압)의 VSS가 노드(150)에서 공급될 수 있다. 또한, 기준 전압 회로(120)에서 생성된 전압 강하는 0.3V일 수 있다. 그래서, 기준 전압 회로(120)는 0.3V(즉, VSS와 전압 강하의 합)인 기준 전압을 노드(140)에서 생성할 수 있다. 상술된 바와 같이, 기능 회로(110)에 공급된 전압은 VDD와 노드(140)에서의 기준 전압 사이의 차이일 수 있다. 따라서, 기능 회로(110)에 공급된 전압은 0.7V일 수 있다. 이러한 전압은 전압이 기능 회로(110)가 그 저장된 데이터를 유지할 만큼 충분히 높은 리텐션 전압이 되기에 충분하여, 기능 회로(110)를 그 데이터 리텐션 모드에 놓을 수 있다.
아래에 더 설명되는 바와 같이, 기준 전압 회로(120)는 노드(140)에서 복수의 기준 전압을 생성하기 위해 다양한 회로를 사용하여 구현될 수 있다. 상술된 바와 같이, 이러한 기준 전압은 기능 회로(110)를 능동 모드 또는 데이터 리텐션 모드에 놓기 위해 사용될 수 있다. 또한, 이러한 기준 전압 회로(120)는 기능 회로(110)에 공급되는 상이한 리텐션 전압에 이를 수 있는 다양한 기준 전압을 생성할 수 있다. 상술된 바와 같이, 전류 누설을 최소화하기 위해, 기준 전압 회로(120)는 기능 회로에 대한 최저 리텐션 전압을 생성하는 기준 전압을 노드(140)에서 생성할 수 있다.
VDD에 사용되는 값이 1.8V로부터, 1.5V, 1.0V, 및 그 아래로 낮아지는 일부 메모리 디바이스 기술에서, 이러한 디바이스의 메모리 셀(예를 들어, 6T 셀)은 0.6V 내지 0.75V의 범위에 머무는 리텐션 전압을 가질 수 있다. 이것은 VDD가 낮아짐에 따라 증가하는 누설전류에 기인할 수 있는데, 그 이유는 전압 스케일링은 보다 오래된 기술에서 역시 작동하지 않을 수 있기 때문이다. 다른 메모리 디바이스 기술이 1.2V 내지 0.8V의 범위의 VDD를 위한 값에 사용될 수 있지만, 다시, 이러한 디바이스의 메모리 셀(예를 들어, 6T 셀)이 수율을 유지하기 위해 최악의 경우 프로세스 및 (온도와 같은) 환경적 상태에서 0.6-0.7V의 범위에 머무는 리텐션 전압을 가질 수도 있다.
여기에 기술된 실시예에 있어서, VDD는 1V로 정규화될 수 있고, 메모리 셀의 상태를 유지하는데 필요한 리텐션 전압은 0.6-0.7V의 범위를 가질 수 있다. 그러나, 여기에 기술된 실시예에서, 이러한 리텐션 전압은 또한 초저 전력 적용에서 메모리를 사용하는 시스템 온 칩(SOC)에 사용되는 전력을 줄이기 위해 이러한 0.6-0.7V 범위 보다 낮아질 수 있다. 특히, 이러한 실시예는 사용되는 초저 전력 적용에 따라, 0.2-0.4V로 리텐션 전압을 낮출 수 있다. 이러한 임계 근접 메모리의 동작은 IEEE Journal of Solid-State Circuits, Vol. 31, No. 1, Jan 2016, by James Myers, et. Al. "A Subthreshold ARM Cortex-M0+ subsystem in 65nm CMOS for WSN Applications with 14 Power Domains, 10T SRAM, and Integrated Votage Regulator"에 설명되어 있다. 또한, 이러한 실시예에 의해, 새로운 설계 및/또는 호환가능한 환경 상태의 결합이 초저 리텐션 전압을 지원할 때 초저 전압이 메모리 셀에 유지될 수 있고, 저전압 리텐션을 더 이상 지원하지 않는 상태가 변하였고 메모리셀의 리텐션 전압이 이에 따라 증가하여야 한다고 SOC 컨트롤이 판단하는 경우에 메모리 셀의 전압을 보다 높은 전압으로 동적으로 전환할 수 있다.
다시 도 1을 참조하면, 하나의 실시예에서, 기준 전압 회로(120)는 기능 회로(110)를 능동 모드에 놓는 기준 전압을 노드(140)에서 생성하도록 구성된 능동 모드 회로를 포함할 수 있고, 기능 회로(110)를 데이터 리텐션 모드에 놓을 수 있는 기준 전압을 노드(140)에서 생성하도록 구성된 리텐션 모드 회로를 포함할 수 있다.
예를 들어, 도 2는 여기에 기술된 다앙한 실시예에 따른 기준 전압 회로(120)의 도면이다. 도시된 바와 같이, 기준 전압 회로(120)는 병렬로 결합된 복수의 레그(leg, 브랜치(branch))를 포함할 수 있다. 그러나, 하나의 실시예에서, 한번에 오직 하나의 레그가 작동될 수 있다. 각각의 레그는 기준 전압 노드(140)에 결합된 하나의 단부 및 음의 공급 전압 노드(150)(즉, VSS)에 결합된 다른 단부를 가질 수 있다.
하나의 레그는 능동 모드 회로(210)를 포함할 수 있다. 제1 레그가 인에이블될 때, 능동 모드 회로(210)는 상술된 바와 같이, 기능 회로(110)를 그 능동 동작 모드에 놓을 수 있는, 거의 VSS인 기준 전압을 기준 전압 노드(140)에서 생성할 수 있다. 도 2에 도시된 바와 같이, 능동 모드 회로(210)는 스위치일 수 있다. 특히, 능동 모드 회로(210)는 NMOS 트랜지스터와 같은, n형 트랜지스터 디바이스의 형태를 가질 수 있다. NMOS 트랜지스터(210)가 하이 인에이블 신호(212)를 수신할 때, NMOS 트랜지스터는 턴온될 수 있고 노드(140)에서의 기준 전압을 거의 VSS가 되도록 할 수 있다.
이러한 기준 전압 회로(120)의 하나 이상의 다른 레그는 리텐션 모드 회로(220)를 포함할 수 있다. 다양한 리텐션 모드 회로(220)의 실시예가 사용될 수 있고, 아래에 더 설명되어 있다.
도 3은 여기에 기술된 다양한 실시예에 따른 리텐션 모드 회로(220)의 도면이다. 도시된 바와 같이, 회로(220)는 제1 회로(310)를 갖는 제1 레그 및 제2 회로(340)를 갖는 제2 레그를 포함할 수 있는데, 제1 회로(310)는 제2 회로(340) 보다 큰 전압 강하를 생성하도록 구성되어 있다. 그래서, 제1 회로(310)는 제2 회로(340) 보다 큰 기준 전압을 노드(140)에서 생성할 수 있다. 이에 따라, 제1 회로(310)에 의해 생성된 보다 큰 기준 전압은 기능 회로(110)에 공급되는 보다 낮은 리텐션 전압에 이를 수 있다. 반대로, 제2 회로(340) 보다 작은 기준 전압은 기능 회로(110)에 공급되는 보다 높은 리텐션 전압에 이를 수 있다.
상술된 바와 같이, 리텐션 모드 회로(220)의 하나의 레그만이 한 번에 인에이블될 수 있고, 각각의 레그는 기준 전압 노드(140)에 결합된 하나의 단부 및 음의 공급 전압 노드(150)(즉, VSS)에 결합된 다른 단부를 가질 수 있다. 제1 레그는 스위치(320) 및 인에이블 신호(330)에 의해 인에이블될 수 있고, 제2 레그는 스위치(350) 및 인에이블 신호(360)에 의해 인에이블될 수 있다. 스위치(320, 350) 및 인에이블 신호(330, 360)는 상술된, 능동 모드 회로(210)의 스위치 및 인에이블 신호와 유사하게 기능할 수 있다. 예를 들어, 스위치(320, 350)는 NMOS 트랜지스터일 수 있다.
하나의 실시예에서, 제1 회로(310)는 다른 다이오드 디바이스 및/또는 트랜지스터 디바이스에 결합된 다이오드 디바이스를 포함할 수 있다. 하나의 실시예에서, 제1 회로(310)의 다이오드 디바이스는 다이오드로서 구성된 p형 또는 n형 트랜지스터일 수 있는데, 이들의 게이트는 이들의 드레인에 결합되어 있다. 예를 들어, 이러한 다이오드 디바이스는 다이오드로서 구성된 PMOS 또는 NMOS 트랜지스터(이후로 각각 PMOS 다이오드 및 NMOS 다이오드로 부른다)일 수 있다. 이러한 제1 회로(310)의 트랜지스터 디바이스는 PMOS 트랜지스터 또는 NMOS 트랜지스터와 같은, p형 또는 n형 트랜지스터 디바이스일 수 있다. 제1 회로(310)의 디바이스는 아래에 더 설명되는 바와 같이, 직렬 및/또는 병렬로 결합될 수 있다. 추가 실시예에서, 제2 회로(340)는 2개 이상의 트랜지스터 디바이스를 포함할 수 있지만 다이오드 디바이스는 포함하지 않는다. 이러한 트랜지스터 디바이스는 PMOS 트랜지스터 또는 NMOS 트랜지스터와 같은 p형 또는 n형 트랜지스터 디바이스일 수 있다. 제2 회로(340)의 디바이스는 아래에 더 설명되는 바와 같이, 직렬 및/또는 병렬로 결합될 수 있다. 당업자에게 알려진 바와 같이, 이러한 디바이스를 직렬로 및/또는 병렬로 결합하기 위해, 디바이스의 소스 단자 및/또는 드레인 단자가 다른 디바이스의 소스 단자 및/또는 드레인 단자에 결합될 수 있다.
이러한 실시예에서, 제1 회로(310)의 디바이스는 제2 회로(340)의 디바이스 보다 큰 전압 강하를 생성할 수 있다. 이에 따라, 제1 회로(310)는 제2 회로(340) 보다 큰 기준 전압을 노드(140)에서 생성할 수 있다. 예를 들어, 1V로 정규화된 VDD가 노드(130)에서 공급되면, 제1 회로(310)는 기능 회로(110)에 공급되는 0.2-0.4V의 리텐션 전압을 유발하는 0.6-0.8V의 기준 전압을 노드(140)에서 생성할 수 있다. 반대로, 0.865-0.9V의 VDD가 노드(130)에서 공급되면, 제2 회로(340)는 특히 VDD가 0.9V인 경우에, 0.6-0.8V의 리텐션 전압을 생성할 수 있는 0.1-0.3V의 기준 전압을 노드(140)에서 생성할 수 있다. 일부 실시예에서, SOC는 그 동작 VDD를 상이한 동작 모드 동안 변경할 수 있고, 이러한 리텐션 전압 발생은 이러한 VDD의 차이에 동적으로 응답할 수 있어야 한다. 특히, 제1 회로(310)(즉, 제1 레그)는 호환가능한 환경 상태가 낮은 리텐션 전압을 지원할 때 보다 낮은 전압이 기능 회로(110)에 유지될 수 있도록 인에이블될 수 있다. 반대로, 저전압 리텐션을 더 이상 지원하지 않고 이에 따라 기능 회로(110)의 리텐션 전압이 증가되어야 하는 상태가 변경되었다고 SOC 컨트롤이 판단한 경우에 보다 높은 전압이 기능 회로(110)에 인가되도록 제2 회로(340)(즉, 제2 레그)가 인에이블될 수 있다. 제1 회로(310) 또는 제2 회로(340) (즉, 이들의 인에이블) 사이의 전환이 전력 및/또는 하나 이상의 환경 상태(예를 들어, 온도)의 변화에 응답하여 동적으로 발생할 수 있다.
제1 회로(310)가 다른 다이오드 디바이스 및/또는 트랜지스터 디바이스에 결합된 다이오드 디바이스를 포함하는 다양한 실시예가 제1 회로(310)에 사용될 수 있다. 예를 들어, 도 4는 여기에 기술된 다양한 실시예에 따른 제1 회로(310)의 도면이다. 도 4에 도시된 바와 같이, 제1 회로(310)는 직렬로 결합된 제1 NMOS 다이오드(410), 제2 NMOS 다이오드(420), 및 PMOS 트랜지스터(430)를 포함할 수 있다. PMOS 트랜지스터(430)의 게이트는 음의 전압 공급 노드(150)에 결합될 수 있다. 도 4에 도시된 예에서, 제1 NMOS 다이오드(410)의 소스 단자는 제2 NMOS 다이오드(420)의 드레인 단자에 결합되어 있고, 제2 NMOS 다이오드(420)의 소스 단자는 PMOS 트랜지스터(430)의 소스 단자에 결합되어 있지만, 이러한 디바이스를 직렬로 결합하기 위한 다른 구성이 대신 사용될 수 있다. 제1 회로(310)의 이러한 예는 제1 회로(310)가 스위치(320)와 직렬로 배치될 수 있는, 리텐션 모드 회로(220)의 제1 레그에 삽입될 수 있다.
다른 예에서, 도 5는 여기에 기술된 다양한 실시예에 따른 제1 회로(310)의 도면이다. 도 4에 도시된 바와 같이, 제1 회로(310)는 PMOS 다이오드(520)에 병렬로 결합된 NMOS 다이오드(510)를 포함할 수 있다. 특히, NMOS 다이오드(510)의 드레인 단자는 PMOS 다이오드(520)의 소스 단자에 결합될 수 있고, NMOS 다이오드(510)의 소스 단자는 PMOS 다이오드(520)의 드레인 단자에 결합될 수 있다. 제1 회로(310)의 이러한 예는 회로(310)가 스위치(320)와 직렬로 배치될 수 있는, 리텐션 모드 회로(220)의 제1 레그에 삽입될 수 있다. PMOS 다이오드와 병렬로 결합된 NMOS 다이오드의 추가 동작 및 실시예는 여기에 언급되어 전체가 통합된 본원인에게 양도된 미국 특허 번호 8,355,293에 더 설명되어 있다.
다른 예에서, 도 6은 여기에 설명된 다양한 실시예에 따른 제1 회로(310)의 도면이다. 도 6에 도시된 바와 같이, 제1 회로(310)는 직렬로 결합된 제1 NMOS 다이오드(610), 제2 NMOS 다이오드(620), 및 NMOS 트랜지스터(640)를 포함할 수 있다. 도 6에 도시된 예에서, 제1 NMOS 다이오드(610)의 소스 단자는 제2 NMOS 다이오드(620)의 드레인 단자에 결합되어 있고, 제2 NMOS 다이오드(620)의 소스 단자는 NMOS 트랜지스터(640)의 드레인 단자에 결합되어 있지만, 이러한 디바이스를 직렬로 결합하기 위한 다른 구성이 대신 사용될 수 있다.
도시된 바와 같이, 제2 NMOS 다이오드(620)는 NMOS 트랜지스터의 형태를 취할 수 있는 스위치(630)에 의해 바이패스될 수 있다. 스위치(630)가 하이 인에이블 신호(632)를 수신할 때, 스위치(630)는 턴온될 수 있어서, 제2 NMOS 다이오드(620)를 바이패스할 수 있다. 하나의 실시예에서, 제1 회로(310)의 전압 강하는 스위치(630)가 인에이블될 때 감소될 수 있다.
또한, NMOS 트랜지스터(640)의 게이트는 가변의 제어가능한 전압(650)을 수신할 수 있다. 전압(650)을 변경함으로써, NMOS 트랜지스터(640)의 임피던스가 변할 수 있어서, NMOS 트랜지스터(640)의 전압 강하를 제어할 수 있고, 따라서, 제1 회로(310)의 전압 강하를 제어할 수 있다. 이러한 제어가능한 전압(650)은 전압 조정기 및/또는 당업자에게 알려진 임의의 다른 실시예에 의해 제어될 수 있다.
또한, 이러한 제1 회로(310)의 예는 회로(310)가 스위치(320)와 직렬로 배치될 수 있는, 리텐션 모드 회로(220)의 제1 레그에 삽입될 수 있다. 그러나, 이러한 제어가능한 전압(650)에 의해, 일부 실시예에서, 스위치(320)가 옵션이 될 수 있고, 대신에, NMOS 트랜지스터(640)에 의해 수신된 제어가능한 전압(650)이 회로(220)의 제1 레그를 인에이블하는데 사용될 수 있다. 다른 실시예에서, 제2 NMOS 다이오드(620) 및 스위치(630)는 옵션일 수 있어서, 제1 회로(310)는 직렬로 결합된 제1 NMOS 다이오드(610) 및 NMOS 트랜지스터(640)를 포함할 수 있다.
2개 이상의 트랜지스터 디바이스를 갖는 제2 회로(340)를 위해 다양한 실시예가 사용될 수 있다. 예를 들어, 도 7은 여기에 기술된 다양한 실시예에 따른 제2 회로(340)의 도면이다. 도 7에 도시된 바와 같이, 제2 회로(340)는 직렬로 결합된 3개의 NMOS 트랜지스터(710, 720, 730)를 포함할 수 있다. 특히, NMOS 트랜지스터(710)의 소스 단자는 NMOS 트랜지스터(720)의 드레인 단자에 결합될 수 있고, NMOS 트랜지스터(720)의 소스 단자는 NMOS 트랜지스터(730)의 드레인 단자에 결합될 수 있다. 이러한 제2 회로(340)의 예는 리텐션 모드 회로(220)의 제2 레그에 삽입될 수 있고, NMOS 트랜지스터(710, 720, 730)는 도 3에 도시된 바와 같이, 스위치(350)를 인에이블하는 동일한 신호(360)를 사용하여 인에이블될 수 있다.
이러한 예에서, 제1 회로(310)는 제2 회로(340) 보다 큰 기준 전압을 노드(140)에서 생성할 수 있다. 이에 따라, 상술된 바와 같이, 제1 회로(310)에 의해 생성된 보다 큰 기준 전압은 기능 회로(110)에 공급되는 보다 낮은 리텐션 전압에 이를 수 있고, 제2 회로(340)에 의해 생성된 보다 작은 기준 전압은 기능 회로(110)에 공급되는 보다 높은 리텐션 전압에 이를 수 있다.
다시 도 3에서, 하나의 실시예에서, 리텐션 모드 회로(220)는 단일 다이오드 디바이스를 갖는 제1 회로(310), 및 2개 이상의 트랜지스터 디바이스를 갖는 제2 회로(340)를 포함할 수 있다. 이러한 다이오드 디바이스 및 트랜지스터 디바이스는 상술된 것과 유사할 수 있다. 예를 들어, 도 8은 여기에 기술된 다양한 실시예에 따른 리텐션 모드 회로(220)의 도면이다. 도시된 바와 같이, 제1 회로(310)는 스위치(320)에 직렬로 결합된 NMOS 다이오드를 포함할 수 있다. 역시 도시된 바와 같이, 제2 회로(340)는 스위치(350)에 직렬로 결합된 3개의 NMOS 트랜지스터를 포함할 수 있는데, 신호(360)는 이러한 모든 NMOS 트랜지스터를 인에이블한다. 이러한 실시에에서, 제1 회로(310)는 제2 회로(340) 보다 큰 기준 전압을 노드(140)에서 생성할 수 있다. 이에 따라, 제1 회로(310)에 의해 생성된 보다 큰 기준 전압은 기능 회로(110)에 공급되는 보다 낮은 리텐션 전압에 이를 수 있고, 제2 회로(340)에 의해 생성된 보다 작은 기준 전압은 기능 회로(110)에 공급되는 보다 높은 리텐션 전압에 이를 수 있다.
다시 도 1에서, 다른 실시예에서, 기준 전압 회로(120)는 제어가능한 전압을 수신하도록 구성된 게이트를 갖는 적어도 하나의 트랜지스터 디바이스를 포함할 수 있는데, 게이트에 인가된 제어가능한 전압은 변할 수 있다. 이러한 트랜지스터 디바이스는 PMOS 트랜지스터 또는 NMOS 트랜지스터와 같은, p형 또는 n형 트랜지스터 디바이스일 수 있다. 이러한 실시예에서, 위의 도 6의 실시예와 유사하게, 이러한 제어가능한 전압은 전압 조정기, 전압 제어 전류원, 및/또는 당업자에게 알려진 임의의 다른 실시예에 의해 제어될 수 있다.
역시 상술된 바와 같이, 트랜지스터 디바이스의 게이트에서 수신되는 제어가능한 전압을 변화시킴으로써, 트랜지스터 디바이스의 임피던스가 변할 수 있다. 이러한 트랜지스터 디바이스의 임피던스를 변화시킴으로써, 이러한 트랜지스터 디바이스의 전압 강하가 변할 수 있다. 하나의 시나리오에서, 이러한 제어가능한 전압은 이러한 트랜지스터 디바이스가 비교적 낮은 임피던스를 가지도록 변하여, 제로 또는 실질상 소량의 전압 강하가 트랜지스터 디바이스에 생성될 수 있도록 할 수 있다. 다른 시나리오에서, 이러한 제어가능한 전압은 트랜지스터 디바이스가 비교적 높은 임피던스를 가지도록 변하여, 트랜지스터 디바이스에 보다 큰 전압 강하를 생성할 수 있다.
역시 상술된 바와 같이, 노드(140)에서 생성된 기준 전압은 기준 전압 회로(120)에 생성된 전압 강하에 기초할 수 있다. 이어서, 제어가능한 전압을 통해 트랜지스터 디바이스의 임피던스를 변화시킴으로써 노드(140)의 기준 전압이 제어될 수 있다. 역시 상술된 바와 같이, 이러한 기준 전압은 기능 회로(110)에 공급되는 상이한 리텐션 전압에 이를 수 있고, 또한 기능 회로(110)가 능동 모드 또는 데이터 리텐션 모드에 있을지 여부에 영향을 줄 수 있다. 기준 전압 회로(120)에 의해 생성된 보다 큰 기준 전압은 기능 회로(110)에 공급된 보다 낮은 리텐션 전압에 이를 수 있다. 반대로, 기준 전압 회로(120)에 의해 생성된 보다 작은 기준 전압은 기능 회로(110)에 공급되는 보다 높은 리텐션 전압에 이를 수 있다. 이에 따라, 적어도 하나의 트랜지스터 디바이스의 게이트에 인가되는 제어가능한 전압이 기능 회로(110)에 공급되는 리텐션 전압에 영향을 줄 수 있고, 또한 기능 회로(110)가 능동 모드 또는 데이터 리텐션 모드에 있을지 여부에 영향을 줄 수 있다고 말할 수 있다. 그래서, 하나의 실시예에서, 이러한 게이트에 인가되는 제어가능한 전압은 전력 및/또는 환경 상태(예를 들어, 온도)의 변화에 기초하여 기능 회로에 공급되는 리텐션 전압을 동적으로 변경하기 위해 변할 수 있다.
아래에 더 설명되는 바와 같이, 기준 전압 회로(120)가 제어가능한 전압을 수신하도록 구성된 게이트를 구비한 적어도 하나의 트랜지스터 디바이스를 포함하는, 기준 전압 회로(120)의 다양한 실시예가 사용될 수 있다.
이러한 실시예에서, 이러한 적어도 하나의 트랜지스터 디바이스는 그 게이트가 제어가능한 전압을 수신할 수 있도록 할 수 있는데, 이러한 제어가능한 전압은 전압-제어 전류원에 기초하여 변한다. 이러한 전압-제어 전류원은 디지털 제어되는 전류원 및/또는 당업자에게 알려진 임의의 다른 실시예일 수 있다. 예를 들어, 도 9는 여기에 기술된 다양한 실시예에 따른 기준 전압 회로(120)의 도면이다. 도시된 바와 같이, 디지털 제어 전류원(910)이 NMOS 트랜지스터(940)의 게이트에 인가되는 제어가능한 전압이 변화하는데 사용될 수 있다. 특히, 기준 전압 회로(120)는 레그(901, 902, 903)를 포함할 수 있는데, 여기에서 한 번에 오직 하나의 레그가 인에이블될 수 있다. 이러한 레그(901)는 스위치(930) 및 인에이블 신호(932)에 의해 인에이블될 수 있는데, 이러한 스위치(930) 및 인에이블 신호(932)는 도 2를 참조하여 상술된, 능동 모드 회로(210)의 스위치 및 인에이블 신호와 유사하게 기능할 수 있다.
도시된 바와 같이, 레그(901)는 전류 미러 회로(905)를 포함할 수 있다. 특히, NMOS 트랜지스터(940)는 스위치(930)에 직렬로 결합될 수 있다. NMOS 트랜지스터(940)의 게이트는 NMOS 다이오드(920)의 게이트에 결합될 수 있다. NMOS 다이오드(920)의 소스는 음의 전압 공급 노드(150)에 결합될 수 있고 드레인은 디지털 제어 전류원(910)에 결합될 수 있다. 이러한 디지털 제어 전류원(910)은 디지털-아날로그 컨버터(DAC) 프로그래머블 전류원 또는 당업자에게 알려진 임의의 다른 실시예일 수 있고, 기준 전류 IREF를 생성할 수 있다. 이러한 디지털 제어 전류원(910)은 또한 양의 공급 전압 노드(130)에 결합될 수 있다.
전류 미러 회로(905)를 통해, 디지털 제어 전류원(910)은 NMOS 다이오드(920)를 통해 전압을 생성할 수 있는데, 이러한 전압은 NMOS 트랜지스터(940)의 게이트에 인가될 수 있다. 그래서, 디지털 제어 전류원(910)을 변화시킴으로써 NMOS 트랜지스터(940)의 게이트에 인가되는 제어가능한 전압 역시 변화시킬 수 있다. 상술된 바와 같이, NMOS 트랜지스터(940)의 게이트에 인가된 제어가능한 전압을 변화시킴으로써 기능 회로(110)에 공급되는 리텐션 전압을 변화시킬 수 있다. 또한, 도시된 바와 같이, 전류 미러 회로(905)는 전류원(910)에 의해 생성되는 기준 전류 IREF가 NMOS 트랜지스터(940)에 걸쳐 생성된 전류와 거의 같도록 구성될 수 있다. 이러한 실시예에서, 이러한 디지털 제어 전류원(960)은 기준 전류 IREF를 변경하도록 변할 수 있어서, 기준 전압 노드(140)의 누설 전류를 제어할 수 있다. 이러한 누설 전류를 최소화함으로써, 기능 회로(110)에 공급되는 리텐션 전압이 증가되고 및/또는 안정화될 수 있다.
이러한 기준 전압 회로(120)는 또한 레그(902, 903)를 포함할 수 있다. 도시된 바와 같이, 레그(902)는 스위치(960)에 직렬로 결합된 NMOS 다이오드(950)를 포함할 수 있는데, 이러한 스위치(960)는 신호(962)에 의해 인에이블된다. 이러한 스위치(960) 및 신호(962)는 도 2를 참조하여 위에서 설명된, 능동 모드 회로(210)의 스위치 및 인에이블 신호와 유사하게 기능할 수 있다. 레그(902)가 인에이블될 때, NMOS 다이오드(950)는 인에이블될 때 레그(901)의 회로와 상이한 기준 전압을 노드(140)에서 생성할 수 있다. 그래서, 레그(901, 902)의 회로는 기능 회로(110)에 공급되는 상이한 리텐션 전압에 이를 수 있다. 일부 실시예에서, 레그(902)는 옵션일 수 있다. 당업자에게 알려진 레그(902)에 대한 다른 회로 역시 사용될 수 있다. 레그(903)의 회로는 도 2의 능동 모드 회로(210)와 유사할 수 있고, NMOS 트랜지스터(970) 및 인에이블 신호(972)를 포함할 수 있다. NMOS 트랜지스터(970)가 하이 인에이블 신호(972)를 수신할 때, NMOS 트랜지스터(970)는 턴온될 수 있고 노드(140)에서의 기준 전압이 VSS와 거의 갈아질 수 있어서, 기능 회로(110)를 그 능동 모드에 놓을 수 있다.
다른 실시예에서, 이러한 적어도 하나의 트랜지스터 디바이스의 게이트는 가변 전압원에 기초하여 변하는 제어가능한 전압을 수신할 수 있다. 이러한 가변 전압원은 전압 조정기 및/또는 당업자게에 알려진 임의의 다른 실시예일 수 있다.
예를 들어, 도 10은 여기에 기술된 다양한 실시예에 따른 기준 전압 회로(120)의 도면이다. 도시된 바와 같이, 이러한 회로(120)는 단일 NMOS 트랜지스터(101)를 포함할 있는데, 이러한 트랜지스터(1010)의 드레인은 기준 전압 노드(140)에 결합되어 있고 소스는 음의 공급 전압 노드(150)에 결합되어 있다. 그 게이트 역시 전압 조정기(1000)에 결합될 수 있는데, 이러한 전압 조정기(1000)는 게이트에 인가되는 제어가능한 전압의 양을 변화시킬 수 있다. 그래서, NMOS 트랜지스터(1010)의 임피던스는 변할 수 있다. 이러한 트랜지스터 임피던스를 변화시킴으로써, 기준 전압 노드(140)에 인가된 기준 전압 역시 변할 수 있다. 하나의 시나리오에서, 이러한 제어가능한 전압은 트랜지스터가 비교적 낮은 임피던스를 갖도록 변할 수 있어, 제로 또는 실질상 소량의 전압 강하가 NMOS 트랜지스터(1010)에 생성될 수 있다. 이러한 실시예에서, 기능 회로(110)는 그 능동 동작 모드에 놓일 수 있다. 다른 시나리오에서, 이러한 제어가능한 전압은 NMOS 트랜지스터(1010)가 비교적 높은 임피던스를 갖도록 변할 수 있어서, NMOS 트랜지스터(1010)에 보다 큰 전압 강하가 생성될 수 있다. 이러한 실시예에서, 이러한 기능 회로(110)는 데이터 리텐션 동작 모드에 놓일 수 있다.
다른 예에서, 도 11은 여기에 기술된 다양한 실시예에 따른 기준 전압 회로(120)의 도면이다. 이러한 기준 전압 회로(120)는 레그(1101, 1102)를 포함할 수 있고, 하나의 레그 또는 양측 레그가 한 번에 인에이블될 수 있다. 이러한 레그(1101)는 드레인이 기준 전압 노드(140)에 결합되어 있고 소스가 음의 공급 전압 노드(150)에 결합되어 있는 NMOS 트랜지스터(1110)를 포함할 수 있다. 그 게이트 역시 전압 조정기(1130)의 양의 단자에 결합될 수 있는데, 이러한 전압 조정기(1130)는 게이트에 인가된 전압의 양을 변화시킬 수 있다. 그래서, 트랜지스터(1110)의 임피던스가 변할 수 있다. 이러한 트랜지스터 임피던스를 변화시킴으로써, 기준 전압 노드(140)에 인가된 기준 전압이 상술된 바와 같이 변할 수 있다.
이러한 레그(1102)는 드레인이 기준 전압 노드(140)에 결합되어 있고 소스가 음의 공급 전압 노드(150)에 결합되어 있는 NMOS 트랜지스터(1120)를 포함할 수 있다. 그 게이트 역시 전압 조정기(1130)의 음의 단자 및 전압 조정기(1140)의 양의 단자에 결합될 수 있다. 이러한 전압 조정기(1140)의 음의 단자 역시 음의 공급 전압 노드(150)에 결합될 수 있다. 그래서, 전압 조정기(1130) 및 전압 조정기(1140)는 NMOS 트랜지스터(1120)의 게이트에 인가된 전압의 양을 변화시킬 수 있다. 이에 따라, 트랜지스터(1120)의 임피던스가 변할 수 있다. 상술된 바와 같이, NMOS 트랜지스터(1110, 1120)의 임피던스를 변화시킴으로써, 기준 전압 노드(140)에 인가된 기준 전압이 변할 수 있어서, 상이한 리텐션 전압이 기능 회로(110)에 공급될 수 있고, 기능 회로(110)가 능동 모드 또는 데이터 리텐션 모드에 놓일지 여부에 영향을 줄 수 있다. 다른 실시예에서, NMOS 트랜지스터(1110, 1120)의 크기는 서로 상이할 수 있어서, 상이한 임피던스 및 전압 강하가 각각의 트랜지스터에 생성될 수 있다. 다른 실시예에서, 레그(1101, 1102) 모두가 인에이블될 수 있어서, NMOS 트랜지스터(1110, 1120) 모두가 병렬로 결합될 수 있고, 전압 조정기(1130, 1140) 모두가 기능 회로(110)에 공급되는 리텐션 전압을 변화시킬 수 있다.
다른 예에서, 도 12는 여기에 기술된 다양한 실시예에 따른 기준 전압 회로(120)의 도면이다. 이러한 기준 전압 회로(120)는 레그(1201, 1202)를 포함할 수 있고, 한 번에 하나의 레그가 인에이블될 수 있다. 이러한 레그(1203)는 스위치(1250) 및 인에이블 신호(1252)에 의해 인에이블될 수 있는데, 이러한 스위치(1250) 및 인에이블 신호(1252)는 도 2에 대해 상술된 바와 같이, 능동 모드 회로(210)의 스위치 및 인에이블 신호와 유사하게 기능할 수 있다. 도시된 바와 같이, 레그(1203)는 스위치(1250)와 직렬로 결합된 NMOS 트랜지스터(1240)를 포함할 수 있다. 도시된 예에서, NMOS 트랜지스터(1240)의 소스 단자가 스위치(1250)의 드레인 단자에 결합되어 있지만, 이러한 디바이스를 직렬로 결합하기 위한 다른 구성이 대신 사용될 수 있다. NMOS 트랜지스터(1240)의 게이트는 전압 조정기(1260)에 결합될 수 있는데, 이러한 전압 조정기(1260)는 게이트에 인가된 전압의 양을 변화시킬 수 있다. 이에 따라, 트랜지스터(1240)의 임피던스는 레그(1203)가 인에이블될 때 변할 수 있다. 상술된 바와 같이, 트랜지스터 임피던스를 변화시킴으로써, 기준 전압 노드(140)에 인가된 기준 전압은 변할 수 있어, 상이한 리텐션 전압이 기능 회로(110)에 공급될 수 있고 기준 회로(110)가 데이터 리텐션 모드에 놓이는지 여부에 영향을 줄 수 있다.
기준 전압 회로(120)는 또한 레그(1201, 1202)를 포함할 수 있다. 도시된 바와 같이, 레그(1202)는 신호(1232)에 의해 인에이블되는 스위치(1230)와 직렬로 결합된 NMOS 다이오드(1220)를 포함할 수 있다. 도시된 예에서, NMOS 다이오드(1220)의 소스 단자가 스위치(1230)의 드레인 단자에 결합되어 있지만, 이러한 디바이스를 직렬로 결합하기 위한 다른 구성이 대신 사용될 수 있다. 이러한 스위치(1230) 및 신호(1232)는 도 2에 대해 상술된 바와 같이, 능동 모드 회로(210)의 스위치 및 인에이블 신호와 유사하게 기능할 수 있다. 레그(1202)가 인에이블된 상태에서, NMOS 다이오드(1220)는 인에이블될 때 레그(1203)의 회로와 상이한 기준 전압을 노드(140)에서 생성할 수 있다. 그래서, 레그(1202, 1203)의 회로는 기능 회로(110)에 공급되는 상이한 리텐션 전압에 이를 수 있다. 일부 실시예에서, 레그(1202)는 옵션일 수 있다. 당업자에게 알려진 것과 같은 레그(1202)를 위한 다른 회로가 역시 사용될 수 있다. 레그(1201)의 회로는 도 2의 능동 모드 회로(210)와 유사할 수 있고, NMOS 트랜지스터(1210) 및 인에이블 신호(1212)를 포함할 수 있다. NMOS 트랜지스터(1210)가 하이 인에이블 신호(1212)를 수신할 때, NMOS 트랜지스터(1210)가 턴온될 수 있고 노드(140)의 기준 전압이 VSS와 거의 같을 수 있어서, 기능 회로(110)가 능동 모드가 될 수 있다.
다른 예에서, 도 13은 여기에 기술된 다야한 실시예에 따른 기준 전압 회로(120)의 도면이다. 이러한 기준 전압 회로(120)는 레그(1301, 1302)를 포함할 수 있는데, 한 번에 하나의 레그 또는 양측 레그가 인에이블될 수 있다. 이러한 레그(1301, 1302)는 각각, 하나의 단부가 기준 전압 노드(140)에 결합될 수 있고 다른 단부는 음의 공급 전압 노드(150)에 결합될 수 있다. 도시된 바와 같이, 레그(1301)는 직렬로 결합된 3개의 NMOS 트랜지스터(1310, 1320, 1330)를 포함할 수 있다. 특히, NMOS 트랜지스터(1310)의 소스 단자는 NMOS 트랜지스터(1320)의 드레인 단자에 결합될 수 있고, NMOS 트랜지스터(1320)의 소스 단자는 NMOS 트랜지스터(1330)의 드레인 단자에 결합될 수 있다.
이러한 NMOS 트랜지스터(1310)의 게이트는 트랜지스터(1310)의 게이트에 인가된 전압의 양을 변화시킬 수 있는 전압 조정기(1340)의 양의 단자에 결합될 수 있다. 그래서, 트랜지스터(1310)의 임피던스는 전압 조정기(1340)에 의해 변할 수 있다.
마찬가지로, NMOS 트랜지스터(1320)의 전압 조정기(1340)의 음의 단자 및 전압 조정기(1350)의 양의 단자에 결합될 수 있다. 그래서, 전압 조정기(1340) 및 전압 조정기(1350)는 트랜지스터(1320)의 게이트에 인가된 전압의 양을 변화시킬 수 있다. 또한, NMOS 트랜지스터(1330)의 게이트는 전압 조정기(1350)의 음의 단자 및 전압 조정기(1360)의 양의 단자에 결합될 수 있다. 전압 조정기(1360)의 음의 단자는 또한 음의 공급 전압 노드(150)에 결합될 수 있다. 그래서, 전압 조정기(1350) 및 전압 조정기(1360)는 트랜지스터(1330)의 게이트에 인가된 전압의 양을 변화시킬 수 있다.
상술된 바와 같이, 전압 조정기를 사용하여 트랜지스터 임피던스를 변화시킴으로써, 레그(1301)를 통해 기준 전압 노드(140)에 인가된 기준 전압이 변할 수 있어, 상이한 리텐션 전압이 기능 회로(110)에 공급될 수 있고, 기능 회로(110)가 데이터 리텐션 모드에 놓이는 여부에 영향을 줄 수 있다. 기준 전압 회로(120)는 또한 레그(1302)를 포함할 수 있다. 이러한 레그(1302)의 회로는 도 1의 능동 모드 회로(210)와 유사할 수 있고, NMOS 트랜지스터(1370) 및 인에이블 신호(1372)를 포함할 수 있다. NMOS 트랜지스터(1370)가 하이 인에이블 신호(1372)를 수신할 때, NMOS 트랜지스터(1370)는 턴온되고 노드(140)의 기준 전압이 VSS와 거의 같아질 수 있어서, 기능 회로(110)가 능동 모드가 될 수 있다.
요컨대, 도 1 내지 도 13에 대해 상술된 실시예를 포함하는, 기준 전압 회로(120)를 위한 다양한 실시예가 사용될 수 있다.
상술된 바와 같이, 기능 회로(110)는 메모리 장치, 리텐션 래치, 리텐션 플롭, 및/또는 당업자에게 알려진 임의의 다른 실시예일 수 있다. 특히, 메모리 장치는 메모리 셀에 배열된 하나 이상의 메모리 어레이 및 이러한 메모리 셀에 데이터를 기록하고 메모리 셀로부터 데이터를 판독하는 연관된 회로를 포함할 수 있다. 하나의 실시예에서, 하나 이상의 SRAM 어레이를 포함할 수 있고, 이러한 SRAM 어레이의 메모리 셀은 6T 구성, 8T 구성, 또는 당업자에게 알려진 임의의 다른 구성으로 구성되어 있다. 이러한 실시예에서, 각각의 메모리 셀은 당업자에게 알려진 바와 같이, 적어도 2개의 PMOS 트랜지스터 및 적어도 2개의 NMOS 트랜지스터를 포함할 수 있다. 추가 실시예에서, 기준 전압 회로(120)는 하나 이상의 메모리 어레이의 하나 이상의 메모리 셀에 대한 다양한 기준 전압을 제공할 수 있다. 예를 들어, 기준 전압 회로(120)는 메모리 어레이의 메모리 컬럼에 대한 다양한 기준 전압을 제공할 수 있는데, 이러한 메모리 컬럼은 다수의 메모리 셀을 포함하고 있다.
다른 실시에에서, 복수의 기준 전압 회로(120)가 기능 회로(110)에 결합될 수 있다. 예를 들어, 기능 회로(110)는 메모리 어레이를 갖는 메모리 장치일 수 있다. 이러한 예에서, 메모리 어레이의 각각의 메모리 컬럼은 상이한 경우의 기준 전압 회로(120)에 결합될 수 있다. 당업자에게 알려진 다른 예 역시 사용될 수 있다. 이러한 다른 실시예에서, 기준 전압 회로(120)의 다수의 예가 동일한 메모리 컬럼과 같이, 동일한 기능 회로(110)에 결합될 수 있다. 그래서, 기능 회로(110)에 다양한 기준 전압을 제공하기 위해 기준 전압 회로(120)의 하나 이상의 예가 인에이블될 수 있다.
기능 회로(110)가 하나 이상의 메모리 어레이 및 연관된 입출력 회로를 갖는 메모리 장치인 다른 실시예에서, 복수의 기준 전압 회로(120)의 각각의 예가 외부 제어 핀, 또는 당업자에게 알려진 다른 실시예에 의해, 상술된 상이한 인에이블 신호를 사용하여 작동될 수 있다. 또한, 기준 전압 회로(120)는 모듈이고 반복될 수 있다. 반대로, 기준 전압 회로(120)는 상이한 회로, 상이한 크기의 트랜지스터 디바이스등과 같이, 각각 상이할 수 있다. 제어 핀 및/또는 인에이블 신호와 같은 이러한 실시예를 사용하여, 리텐션 전압이 메모리 장치에 대해 설정될 수 있다. 예를 들어, 최소 리텐션 전압이 전체 메모리 장치에 대해 설정될 수 있다. 다른 예에서, 예를 들어, 메모리 장치의 다른 부분에 인가된 리텐션 전압 보다 높은 리텐션 전압을 메모리 장치의 결함부에 인가함으로써, 메모리 장치의 상이한 부분(예를 들어, 메모리 컬럼)에 대해 상이한 리텐션 전압을 인가하기 위해 이러한 제어 핀 및/또는 인에이블 신호를 사용할 수 있다. 또 다른 예에서, 이러한 제어 핀 및/또는 인에이블 신호는 동작 동안 메모리 장치에 인가되는 리텐션 전압을 변경하기 위해 사용될 수 있다.
상술된 실시예에 도시된 바와 같이, 기준 전압 회로(120)가 기능 회로(110)와 음의 공급 전압 노드(150)(즉, VSS) 사이에 배치될 수 있다. 그러나, 다른 실시예에서, 기준 전압 회로(120)는 기능 회로(110)와 양의 공급 전압 노드(130)(VDD) 사이에 배치될 수 있다. 상기 실시예의 각각은 양의 공급 전압 노드(130)와 기능 회로(110) 사이에 다양한 리텐션 전압을 생성하도록 이러한 전기 전압 회로를 사용하기 위해 당업자에에 의해 알려진 대로 변경될 수 있다. 또 다른 실시예에서, 적어도 하나의 PMOS 헤더 및 적어도 하나의 NMOS 푸터(footer)가 기능 회로(110)와 기준 전압 회로(120)와 함께 사용될 수 있다.
기능 회로(110)가 메모리 어레이를 갖는 메모리 장치인 실시예에서, 메모리 장치의 워드라인 드라이버는 음의 공급 전압 노드(150)(즉, VSS)에 결합될 수 있는데, 여기에서 VSS는 접지 전압일 수 있다. 기준 전압 회로(120)가 메모리 어레이와 음의 공급 전압 노드(150) 사이에 배치될 수 있는 실시예에서, 노드(140)에서 공급되는 기준 전압은 VSS 보다 클 수 있다. 메모리 어레이로의 기준 전압이 워드라인 드라이버에 공급되는 VSS 보다 큰 이러한 경우에, 전류 누설량은 메모리 어레이의 메모리 셀에서 감소될 수 있다. 또한, 메모리 장치의 비트라인은 특정 전압(예를 들어, VDDPE)로 사전충전될 수 있다. 메모리 어레이로의 기준 전압이 워드라인 드라이버에 공급된 VSS 보다 큰 이러한 경우에, 전류 누설량은 비트라인 프리차지 디바이스에서 감소될 수 있다.
다른 실시예에서, 기준 전압 회로(120)에 사용된 트랜지스터 디바이스 및 다이오드 디바이스는 당업자가 이해하는 바와 같이, 임의의 크기를 가질 수 있고, 임의의 범위의 임계 전압을 가질 수 있고, 임의의 수의 롱-채널 디바이스를 포함할 수 있다. 또한, 상술된 기준 전압 회로(120)의 하나 이상은 기능 회로(110)에 공급되는 상이한 리텐션 전압에 이를 수 있는 다양한 기준 전압을 생성할 수 있는 것으로 언급되어 있다. 하나의 실시예에서, 그리고 당업자가 이해하는 바와 같이, 이러한 기준 전압 회로(120)는 또한 능동 모드에 배치되는 기능 회로(110)에 이를 수 있는 다양한 기준 전압을 생성할 수 있다. 이러한 실시예에서, 그리고 기준 전압 회로(120)가 메모리 어레이와 음의 공급 전압 노드(150) 사이에 배치될 수 경우에, 노드(140)의 이러한 기준 전압은 또한 기능 회로가 능동 모드에서 작동하고 있을 때를 위해 사용될 수 있다. 메모리 장치에 있어서, 이러한 기준 전압은 또한 메모리 셀의 기록성을 향상시킬 수 있고 접근 교란 마진을 향상시킬 수 있다.
상술된 바와 같이 기준 전압 회로는 기능 회로를 위한 복수의 기준 전압을 생성하기 위해 다양한 회로를 사용하여 구현될 수 있다. 상술된 바와 같이, 이러한 기준 전압들은 기능 회로를 능동 또는 데이터 리텐션 모드에 놓도록 사용될 수 있다. 또한, 이러한 기준 전압 회로는 기능 회로에 공급되는 상이한 리텐션 전압에 이를 수 있는 다양한 기준 전압을 생성할 수 있다. 상술된 바와 같이, 전류 누설량을 최소화하기 위해, 이러한 기준 전압 회로는 기능 회로를 위한 최저 리텐션 전압을 생성하는 기준 전압을 생성할 수 있다. 이러한 전류 누설량을 최소화하기 위해, 기능 회로에 공급되는 리텐션 전압이 감소될 수 있어, 기능 회로의 데이터 리텐션 실패가 줄어들 수 있다.
또한, 상이한 리텐션 전압을 기능 회로에 공급하는 기능에 의해, 동적 전압 스케일링을 사용한 기능 회로의 동적 조정이 가능할 수 있다. 예를 들어, 기능 회로가 오버 드라이브 전압에서 동작하고 있을 때, 보다 높은 기준 전압이 기준 전압 회로에 의해 공급될 수 있다. 이러한 기능 회로가 정상 전압에서 동작하고 있을 때, 보다 낮은 기준 전압이 기준 전압 회로에 의해 공급될 수 있다. 또한, 기능 회로가 언더 드라이브 전압에서 동작하고 있을 때, 최저 기준 전압이 기준 전압 회로에 의해 공급될 수 있다.
여기에 제공된 설명은 특정 실시예에 관한 것이다. 여기에 제공된 설명은 당업자가 청구범위의 주제에 의해 여기에 규정된 임의의 주제를 만들고 사용할 수 있도록 제공되어 있다는 것을 이해해야 한다.
청구범위의 주제는 여기에 제공된 실시예 및 설명에 제한되지 않고 청구범위에 따른 실시예의 일부 및 상이한 실시예의 요소의 조합을 포함하는 수정된 형태의 실시예를 포함한다는 것을 이해해야 한다. 이러한 임의의 실시예의 개발에서, 임의의 공학 또는 설계 프로젝트에서와 같이, 다수의 실시 특정 판단이 실시예마다 다를 수 있는, 시스템 관련 및 사업 관련 제한을 따르는 것과 같은 개발자의 특정 목표를 달성하도록 이루어질 수 있다는 것을 이해해야 한다. 또한, 이러한 개발 노력은 복잡하고 시간이 많이 소요되지만, 이러한 개시를 통해 이익을 취하는 당업자를 위한 설계 및 제조의 일상적인 일이라는 것을 이해해야 한다.
첨부된 도면에서 설명된 다양한 실시예에 대해 상세하게 설명하였다. 다음의 상세한 설명에서, 다수의 특정 상세가 여기에 제공된 개시의 완전한 이해를 위해 제공되어 있다. 그러나, 여기에 기술된 개시는 이러한 특정 세부사항 없이 실시될 수 있다. 일부 다른 예에서, 주지된 방법, 프로시져, 요소, 회로 및 네트워크는 실시예의 세부사항을 불필요하게 흐리지 않도록 상세히 설명되지 않았다.
또한, 용어 제1, 제2 등이 다양한 실시 요소를 설명하기 위해 여기에 사용되지만, 이러한 요소는 이러한 용어에 제한되지 않는다는 것을 이해해야 한다. 이러한 용어는 단지 하나의 요소를 다른 요소와 구별하기 위한 것이다. 예를 들어, 제1 요소는 제2 요소로 부를 수도 있고, 마찬가지로, 제2 요소는 제1 요소로도 부를 수 있다. 제1 요소 및 제2 요소는 모두 각각 요소이지만, 동일한 요소는 아니다.
여기에 제공된 설명에서 사용된 용어는 특정 실시예를 설명하기 위한 것이고 여기에 제공된 것을 제한하기 위한 것은 아니다. 여기에 제공된 상세한 설명 및 첨부된 청구범위에 사용된 바와 같이, 단수 형태는 문맥상 분명히 지시하지 않으면 복수의 형태 역시 포함하고 있다. 여기에 사용된 용어 "및/또는"는 하나 이상의 연관된 아이템의 어느 하나 및 모든 가능한 조합을 가리키고 포함하고 있다. 용어 "포함한다", "포함하는", "구비한다" 및/또는 "구비하는"은 본 명세서에서 사용될 때, 기술된 특징, 정수, 단계, 동작, 요소 및/또는 구성요소의 존재를 특정하지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 구성요소 및/또는 그 그룹의 존재 또는 추가를 제외하지 않는다.
여기에 사용된 바와 같이, 용어 "한다면"은 문맥에 따라, "할 때" 또는 "결정에 응답하여" 또는 "검출에 응답하여"를 의미하는 것으로 해석할 수 있다. 마찬가지로, 구 "결정된다면" 또는 "[언급된 상태 또는 이벤트]가 검출된다면"은 문맥에 따라, "결정시에" 또는 "결정에 응답하여" 또는 "[언급된 상태 또는 이벤트] 검출시에' 또는 "[언급된 상태 또는 이벤트]의 검출에 응답하여"를 의미하는 것으로 해석할 수 있다. 용어 "위" 및 "아래"; "상위" 및 "하위"; "상방으로" 및 "하방으로"; "아래에" 및 "위에"; 주어진 포인트 또는 요소 위 또는 아래의 상대적 위치를 나타내는 다른 유사한 용어가 여기에 기술된 다앙한 기술의 일부 실시예와 함께 사용될 수 있다.
상기는 여기에 기술된 다양한 기술의 실시예에 관한 것이지만, 다음의 청구범위에 의해 결정될 수 있는 다른 그리고 추가 실시예가 본 발명에 따라 가능할 수 있다. 본 발명이 구조적 특징 및/또는 방법 동작에 특정된 언어로 기술되었지만, 첨부된 청구범위에 규정된 주제는 상술된 특정 특징 또는 동작에 반드시 제한되는 것은 아니다. 오히려, 상술된 특정 특징 및 동작은 청구범위를 구현하는 형태의 예로서 개시되어 있다.

Claims (20)

  1. 집적 회로에 있어서,
    하나 이상의 데이터 비트를 저장하도록 구성된 기능 회로; 및
    상기 기능 회로에 결합되어 있고, 상기 기능 회로에 복수의 리텐션 전압을 제공하도록 구성된 리텐션 모드 회로를 포함하고,
    상기 리텐션 모드 회로는,
    상기 기능 회로에 제1 리텐션 전압을 제공하도록 구성된 제1 회로로서,
    제1 다이오드 디바이스; 및
    제1 트랜지스터 디바이스, 제2 다이오드 디바이스, 또는 이들의 조합을 포함하는 제1 회로; 및
    상기 기능 회로에 제2 리텐션 전압을 제공하도록 구성되어 있고, 복수의 제2 트랜지스터 디바이스를 포함하는 제2 회로를 포함하고,
    상기 기능 회로는 상기 제1 리텐션 전압 또는 상기 제2 리텐션 전압이 상기 기능 회로에 제공될 때 데이터 리텐션 모드에서 유지되도록 구성되어 있는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서,
    상기 데이터 리텐션 모드의 기능 회로는 적어도 하나의 최소 전압이 상기 기능 회로에 제공되면 상기 하나 이상의 데이터 비트의 저장을 유지하도록 구성되어 있고, 상기 제1 리텐션 전압 및 제2 리텐션 전압은 각각 상기 최소 전압 보다 크거나 같은 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서, 상기 기능 회로는 양의 전압 공급 노드와 기준 전압 노드 사이에 결합되어 있고, 상기 리텐션 모드 회로는 상기 기준 전압 노드와 음의 전압 공급 노드 사이에 결합되어 있는 것을 특징으로 하는 집적 회로.
  4. 제3항에 있어서, 상기 기준 전압 노드에서 기준 전압을 생성하도록 구성된 기준 전압 회로를 더 포함하고, 상기 기준 전압 회로는,
    상기 리텐션 모드 회로; 및
    능동 모드 회로가 인에이블될 때 상기 기능 회로를 능동 모드로 하도록 구성된 능동 모드 회로로서, 상기 능동 모드의 기능 회로는 상기 기능 회로로의 판독 또는 기록 접근을 허용하도록 구성되어 있는 능동 모드 회로를 포함하는 것을 특징으로 하는 집적 회로.
  5. 제4항에 있어서, 상기 기능 회로에 제공된 상기 제1 리텐션 전압은 기준 전압 노드에서 상기 제1 회로에 의해 생성된 제1 기준 전압에 기초하고, 상기 기능 회로에 제공된 제2 리텐션 전압은 상기 기준 전압 노드에서 상기 제2 회로에 의해 생성된 제2 기준 전압에 기초하는 것을 특징으로 하는 집적 회로.
  6. 제5항에 있어서, 상기 제1 기준 전압은 상기 제2 기준 전압 보다 크고, 상기 제1 리텐션 전압은 상기 제2 리텐션 전압 보다 작은 것을 특징으로 하는 집적 회로.
  7. 제1항에 있어서, 상기 제1 리텐션 전압은 상기 제2 리텐션 전압 보다 작은 것을 특징으로 하는 집적 회로.
  8. 제1항에 있어서, 상기 제1 회로 및 상기 제2 회로 중 하나는 상기 기능 회로를 상기 데이터 리텐션 모드로 유지하도록 인에이블되는 것을 특징으로 하는 집적 회로.
  9. 제1항에 있어서, 상기 제1 회로 또는 제2 회로는 하나 이상의 환경 상태에 응답하여 동적으로 인에이블되도록 구성되어 있는 것을 특징으로 하는 집적 회로.
  10. 제1항에 있어서, 상기 제1 회로는 직렬로 결합된 제1 다이오드 디바이스, 제2 다이오드 디바이스, 및 제1 트랜지스터 디바이스를 포함하고, 상기 제1 다이오드 디바이스는 NMOS 다이오드이고, 상기 제2 다이오드 디바이스는 NMOS 다이오드이고, 상기 제1 트랜지스터 디바이스는 PMOS 트랜지스터인 것을 특징으로 하는 집적 회로.
  11. 제1항에 있어서, 상기 제1 회로는 병렬로 결합된 제1 다이오드 디바이스 및 제2 다이오드 디바이스를 포함하고, 상기 제1 다이오드 디바이스는 NMOS 다이오드이고 상기 제2 다이오드 디바이스는 PMOS 다이오드인 것을 특징으로 하는 집적 회로.
  12. 제1항에 있어서, 상기 제1 회로는 직렬로 결합된 제1 다이오드 디바이스, 제1 트랜지스터 디바이스, 및 제2 다이오드 디바이스를 포함하고, 스위치 디바이스가 상기 제2 다이오드 디바이스를 바이패스하도록 구성되어 있고, 상기 제1 다이오드 디바이스는 NMOS 다이오드이고, 상기 제2 다이오드 디바이스는 NMOS 다이오드이고, 상기 스위치 디바이스는 NMOS 트랜지스터이고, 상기 제1 트랜지스터 디바이스는 제어가능한 전압을 수신하도록 구성된 게이트를 갖는 NMOS 트랜지스터인 것을 특징으로 하는 집적 회로.
  13. 제1항에 있어서, 상기 복수의 제2 트랜지스터 디바이스는 직렬로 결합된 복수의 n형 트랜지스터 디바이스를 포함하고, 상기 제2 회로에는 다이오드 디바이스가 포함되어 있지 않은 것을 특징으로 하는 집적 회로.
  14. 집적 회로에 있어서,
    양의 전압 공급 노드와 기준 전압 노드 사이에 결합되어 있고, 하나 이상의 데이터 비트를 저장하도록 구성되어 있는 기능 회로; 및
    상기 기준 전압 노드와 음의 전압 공급 노드 사이에 결합되어 있고, 하나 이상의 리텐션 전압을 상기 기능 회로에 제공하도록 구성되어 있는 기준 전압 회로를 포함하고,
    상기 기준 전압 회로는,
    제1 제어가능한 전압을 수신하도록 구성된 게이트를 갖는 적어도 하나의 제1 n형 트랜지스터 디바이스로서, 상기 하나 이상의 리텐션 전압은 상기 제1 제어가능한 전압의 변화에 기초하는 제1 n형 트랜지스터 디바이스를 포함하고,
    상기 기능 회로는 상기 하나 이상의 리텐션 전압이 상기 기능 회로에 제공될 때 데이터 리텐션 모드에서 유지되도록 구성되어 있는 것을 특징으로 하는 집적 회로.
  15. 제14항에 있어서, 상기 기능 회로에 제공된 하나 이상의 리텐션 전압은 상기 기준 전압 노드에서 상기 기준 전압 회로에 의해 생성된 하나 이상의 기준 전압에 기초하고, 상기 하나 이상의 기준 전압은 상기 제1 제어가능한 전압의 변화에 기초하여 생성되는 것을 특징으로 하는 집적 회로.
  16. 제14항에 있어서, 상기 기준 전압 회로는 전압 제어 전류원을 갖는 전류 미러 회로를 포함하고, 상기 전류 미러 회로는 제1 n형 트랜지스터 디바이스를 포함하고, 상기 게이트에 의해 수신되는 상기 제1 제어가능한 전압은 상기 전압 제어 전류원에 기초하여 변하는 것을 특징으로 하는 집적 회로.
  17. 제14항에 있어서, 상기 제1 제어가능한 전압은 상기 제1 n형 트랜지스터 디바이스의 게이트에 결합된 제1 전압 조정기에 기초하여 변하는 것을 특징으로 하는 집적 회로.
  18. 제17항에 있어서, 상기 기준 전압 회로는 제2 제어가능한 전압을 수신하도록 구성된 게이트를 갖는 제2 n형 트랜지스터 디바이스와 결합된 제1 n형 트랜지스터 디바이스를 포함하고, 상기 제2 제어가능한 전압은 상기 제2 n형 트랜지스터 디바이스의 게이트에 결합된 제2 전압 조정기에 기초하여 변하고, 상기 하나 이상의 리텐션 전압은 상기 제1 제어가능한 전압의 변화 및 상기 제2 제어가능한 전압의 변화에 기초하는 것을 특징으로 하는 집적 회로.
  19. 집적 회로에 있어서,
    하나 이상의 데이터 비트를 저장하도록 구성된 기능 회로; 및
    상기 기능 회로에 결합되어 있고, 상기 기능 회로에 복수의 리텐션 전압을 제공하도록 구성된 리텐션 모드 회로를 포함하고,
    상기 리텐션 모드 회로는,
    상기 기능 회로에 제1 리텐션 전압을 제공하도록 구성되고, 다이오드 디바이스를 포함하는 제1 회로; 및
    상기 기능 회로에 제2 리텐션 전압을 제공하도록 구성되어 있고, 복수의 트랜지스터 디바이스를 포함하는 제2 회로를 포함하고,
    상기 기능 회로는 상기 제1 리텐션 전압 또는 상기 제2 리텐션 전압이 상기 기능 회로에 제공될 때 데이터 리텐션 모드에서 유지되도록 구성되어 있는 것을 특징으로 하는 집적 회로.
  20. 제19항에 있어서, 상기 다이오드 디바이스는 NMOS 다이오드이고, 상기 복수의 트랜지스터 디바이스는 직렬로 결합된 복수의 NMOS 트랜지스터 디바이스를 포함하는 것을 특징으로 하는 집적 회로.
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