TWI686805B - 用於積體電路之保持電壓 - Google Patents

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Abstract

本文中所闡述之各種實施方案可針對於用於積體電路之保持電壓。在一項實施方案中，一種積體電路可包含用以儲存資料位元之功能電路，且亦可包含耦合至該功能電路以將保持電壓提供至該功能電路之保持模式電路，其中該保持模式電路可包含用以將一第一保持電壓提供至該功能電路之一第一電路。該第一電路可包含一第一二極體裝置且可包含一第一電晶體裝置、一第二二極體裝置或其組合。該保持模式電路亦可包含用以將一第二保持電壓提供至該功能電路之一第二電路，其中該第二電路包含第二電晶體裝置。此外，在將該第一保持電壓或該第二保持電壓提供至該功能電路時，該功能電路可保持處於一資料保持模式中。

Description

用於積體電路之保持電壓
此章節意欲提供與理解本文中所闡述之各種技術相關之資訊。如該章節之標題暗指，此係相關技術之一論述，相關技術應絕非暗指其係先前技術。大體而言，相關技術可或可不視為先前技術。因此應理解此章節中之任何陳述應以此視角閱讀，且不應作為對先前技術之任何認可。 積體電路(IC)可由一或多個輸入/輸出裝置、標準裝置、記憶體裝置及/或諸如此類之配置形成。在一個情景中，記憶體裝置可包含配置成記憶體單元之記憶體陣列及用以將資料寫入至記憶體單元且自記憶體單元讀取資料之相關聯電路。特定而言，可將一記憶體陣列(諸如一隨機存取記憶體(RAM)陣列)之記憶體單元組織成列及行。此等個別記憶體單元內之邏輯鎖存器可用於儲存表示一邏輯「1」或「0」之一資料位元。亦可藉由字線(WL)及互補位元線(BL)對互連此等記憶體單元。 一積體電路中之一保持電壓可用於將彼積體電路之組件保持處於一資料保持狀態中。舉例而言，一記憶體裝置可儘可能多的降低功率，其中施加至記憶體裝置之記憶體單元之一保持電壓可降低至在其下可維持儲存於記憶體單元中之資訊之一位準，且其中彼保持電壓可保持為儘可能的低以避免透過電流洩漏之功率消耗。假定此一裝置之功率消耗可與所施加電壓成對數，則一積體電路可經組態以將儘可能低的一保持電壓提供至記憶體裝置。
本文中所闡述之各種實施方案可係指且可針對於用於積體電路之保持電壓。舉例而言，在一項實施方案中，一積體電路可包含經組態以儲存一或多個資料位元之功能電路。積體電路亦可包含耦合至功能電路且經組態以將複數個保持電壓提供至該功能電路之保持模式電路，其中該保持模式電路可包含經組態以將一第一保持電壓提供至功能電路之一第一電路。第一電路可包含一第一二極體裝置且可包含一第一電晶體裝置、一第二二該極體裝置或其組合。保持模式電路亦可包含經組態以將一第二保持電壓提供至功能電路之一第二電路，其中該第二電路包含複數個第二電晶體裝置。此外，功能電路可經組態以在將第一保持電壓或第二保持電壓提供至該功能電路時保持處於一資料保持模式中。 現在將參考圖1至圖13更詳細地闡述使用用於積體電路之保持電壓之各種實施例。 如上文所提及，積體電路(IC)可由一或多個輸入/輸出裝置、標準裝置、記憶體裝置及/或其他裝置之配置形成。輸入/輸出裝置可用於在IC及標準裝置以及配置於IC內之記憶體裝置之連接接腳之間提供信號。標準裝置可係正反器、算數邏輯單元、多工器、保持觸發器、氣球式觸發器、鎖存器、邏輯閘及/或諸如此類之電路實施方案。記憶體裝置可包含配置成記憶體單元之記憶體陣列及用以將資料寫入至記憶體單元且自記憶體單元讀取資料之相關聯電路。特定而言，記憶體陣列可包含複數個個別記憶體單元，其中記憶體陣列可組織成列及行。陣列可具有N個列及M個行，且因此可具有N x M個個別記憶體單元。每一記憶體單元可用於儲存表示一邏輯「1」或「0」之一資料位元。 記憶體陣列可係熟習此項技術者已知的任何揮發性記憶體陣列，包含一隨機存取記憶體(RAM)陣列之各種形式(諸如一靜態RAM (SRAM)陣列或一動態RAM (DRAM)陣列)。在某些實施方案中，記憶體陣列可實施為一單埠記憶體陣列、一雙埠記憶體陣列或熟習此項技術者已知的任何其他此類實施方案。特定而言，記憶體陣列之記憶體單元可包含不同數目個電晶體且可由電晶體之數目來指代。舉例而言，針對SRAM陣列，具有6個電晶體之一單元可稱為一6電晶體或6T單元，具有8個電晶體之一單元可稱為一8電晶體或8T單元，及/或諸如此類。此等電晶體可形成可用於儲存表示一邏輯「1」或「0」之資料位元之一資料鎖存器或正反器。 如此，可使用各種類型之功能電路來將一或多個資料位元儲存於一積體電路中。此功能電路可包含一記憶體裝置、一保持鎖存器，一保持觸發器及/或熟習此項技術者已知的任何其他實施方案。此外，各種類型之功能電路可以一或多個操作模式操作。操作模式可包含一作用模式、一資料保持模式及/或此項技術中已知的其他操作模式。在作用模式中，功能電路可處於一就緒狀態中並等待輸入。舉例而言，在一記憶體裝置之一作用模式中，可跨越一記憶體陣列施加一電源供應電壓，使得記憶體陣列可全面操作以用於對陣列之一或多個記憶體單元之一讀取及/或寫入存取。 在資料保持模式中，可跨越功能電路施加一保持電壓以便保持電路之組件處於一資料保持狀態中。特定而言，功能電路可儘可能多的降低功率，其中施加至功能電路之保持電壓可降低至在其下可維持儲存於記憶體單元中之資訊之一位準，且其中彼保持電壓可保持為儘可能的低以避免透過電流洩漏之功率消耗。假定功能電路之功率消耗可與所施加電壓成對數，則一積體電路可經組態以將儘可能低的一保持電壓提供至功能電路。然而，施加低於一最小保持電壓之一電壓可導致功能電路中之資料損失。 如此，在某些情景中，積體電路可經組態以提供比功能電路所需高之一保持電壓。舉例而言，一記憶體裝置可早在設計程序中便經設計來以一較高保持電壓操作。然而，由於諸如程序變化、改變操作操作電壓、程序成熟度及/或諸如此類之因素，因此記憶體裝置在一較低保持電壓下在資料保持模式中可係可操作的。特定而言，記憶體裝置之最小保持電壓可低於經設計保持電壓。因此，施加至記憶體裝置之保持電壓可高於必要電壓，此可導致不必要電流洩漏。電流洩漏之增加可最終導致供應至記憶體裝置之保持電壓之一降低，此可導致資料保持故障之一增加。 鑒於上文，可使用本文中所闡述之各種實施方案來產生複數個保持電壓中之一者以用於施加至功能電路。在一項實施方案中，可產生複數個保持電壓之最低保持電壓以便最小化電流洩漏。 在一項實施方案中，一積體電路可包含功能電路及參考電壓電路，其中參考電壓電路可用於跨越功能電路產生各種電壓。舉例而言，圖1圖解說明根據本文中所闡述之各種實施方案之一積體電路100之一方塊圖。如所展示，積體電路100可包含功能電路110及參考電壓電路120。如上文所提及，功能電路110可係一記憶體裝置、一保持鎖存器、一保持觸發器、及/或熟習此項技術者已知的任何其他實施方案。記憶體裝置可包含一或多個記憶體陣列及相關聯輸入/輸出電路(例如，字線、位元線及/或諸如此類)。在一項實施方案中，功能電路110可係具有一或多個SRAM陣列之一記憶體裝置。功能電路110可耦合至一正供應電壓節點130及一參考電壓節點140。功能電路110可在正供應電壓節點130處接收一電源供應電壓且在參考電壓節點140處接收一參考電壓。下文中可將經由正供應電壓節點130提供之電源供應電壓稱為VDD 。如所展示，供應至功能電路110之電壓可係VDD 與參考電壓節點140處之參考電壓之間的差。 如亦展示，參考電壓電路120可耦合於參考電壓節點140與一負供應電壓節點150之間。參考電壓電路120可在負供應電壓節點150處接收一負供應電壓。下文中可將經由負供應電壓節點150提供之負供應電壓稱為VSS 。在一項實施方案中，VSS 可係一接地電壓。 如下文進一步闡釋，參考電壓電路120可在參考電壓節點140處產生各種參考電壓。特定而言，可基於跨越參考電壓電路120產生之電壓降在節點140處產生參考電壓。舉例而言，在一項實施方案中，跨越參考電壓電路120產生之電壓降可等於0或實質上接近於0。在無電壓降之情況下，藉由參考電壓電路120在節點140處產生之參考電壓可實質上等於VSS 。 在此一實施方案中，其中參考電壓實質上等於VSS ，可將功能電路110置於其主動操作模式中。舉例而言，可在節點130處供應標準化至1伏特(V)之一VDD ，且可在節點150處供應0 V之一VSS (亦即，接地電壓)。若參考電壓電路120不產生電壓降，則在節點140處供應之參考電壓可實質上等於VSS 。如上文所提及，供應至功能電路110之電壓可係VDD 與節點140處之參考電壓之間的差。因此，供應至功能電路110之電壓可然後等於1 V。此一電壓可對功能電路110全面供電且將電路110置於其作用模式中。 在另一實施方案中，可跨越參考電壓電路120產生大於0之一電壓降。在此一實施方案中，參考電壓電路120可在節點140處產生等於VSS 與電壓降之一總和之一參考電壓。 特定而言，在參考電壓實質上等於VSS 與大於0之一電壓降之一總和之情況下，功能電路110可置於其資料保持操作模式中。舉例而言，可在節點130處供應標準化至1 V之一VDD ，且可在節點150處供應0 V之一VSS (亦即，接地電壓)。另外，跨越參考電壓電路120產生之電壓降可等於0.3 V。如此，參考電壓電路120可在節點140處產生等於0.3 V (亦即，VSS 與電壓降之總和)之一參考電壓。如上文所提及，供應至功能電路110之電壓可係VDD 與節點140處之參考電壓之間的差。因此，供應至功能電路110之電壓可等於0.7 V。此一電壓可足以作為一保持電壓，其中該電壓足夠高以使功能電路110維持其所儲存資料，從而將功能電路110置於其資料保持模式中。 如下文進一步闡釋，可使用各種電路實施參考電壓電路120以便在節點140處產生複數個參考電壓。如上文所提及，此等參考電壓可用於將功能電路110置於一作用模式或一資料保持模式中。此外，參考電壓電路120可能夠產生可導致不同保持電壓被供應至功能電路110之各種參考電壓。如上文所提及，為最小化電流洩漏，參考電壓電路120可在產生用於功能電路之最低保持電壓之節點140處產生參考電壓。 在其中VDD 之值已自1.8 V按比例縮小至1.5 V、縮小至1.0 V及更低之某些記憶體裝置技術中，裝置之一記憶體單元(例如，一6T單元)可具有保持在0.6 V至0.75 V之範圍中之一保持電壓。此可係歸因於隨著VDD 變得較低洩漏增加，此乃因電壓擴縮可不如在較舊技術中工作得好。其他記憶體裝置技術可已使用介於1.2 V至0.8 V之範圍中之VDD 之值，但再次，裝置之一記憶體單元(例如，6T單元)在最壞情形程序及環境條件(諸如溫度)下可具有保持在0.6 V至0.7 V範圍中之保持電壓以便維持良率。 針對本文中所闡述之實施方案，可將VDD 標準化至1 V，且保持記憶體單元之狀態所需之保持電壓可在0.6 V至0.7 V之範圍中。然而，在本文中所闡述之實施方案中，亦可將保持電壓推至低於0.6 V至0.7 V之此範圍以便降低在極低功率應用中使用記憶體之一系統單晶片(SOC)中所使用之功率。特定而言，取決於所使用之極低功率應用，此等實施方案可將保持電壓降低至0.2 V至0.4 V。James Myers等人之「A Subthreshold ARM Cortex-M0+ subsystem in 65nm CMOS for WSN Applications with 14 Power Domains,10 T SRAM, and Integrated Votage Regulator」(IEEE固態電路雜誌(IEEE Journal of Solid-State Circuits)，第31卷，第1期，2016年1月)中論述近臨限值記憶體之操作。此外，當新設計之一組合及/或相容環境條件將支援極低保持電壓時，此等實施方案可允許跨越記憶體單元維持一較低電壓，同時若SOC控制判定：條件已改變、其不再支援低電壓保持且跨越記憶體單元之保持電壓必須相應地增加，則亦允許跨越記憶體單元至較高電壓之一動態切換。 返回至圖1，在一項實施方案中，參考電壓電路120可包含經組態以在節點140處產生將功能電路110置於作用模式中之一參考電壓的作用模式電路，且可包含經組態以在節點140處產生將功能電路110置於資料保持模式中之一參考電壓的保持模式電路。 舉例而言，圖2圖解說明根據本文中所闡述之各種實施方案之參考電壓電路120之一圖式。如所展示，參考電壓電路120可包含並聯耦合之複數個支路。然而，在一項實施方案中，一次僅可啟用一個支路。每一支路可具有耦合至參考電壓節點140之一端及耦合至負供應電壓節點150 (亦即，VSS )之另一端。 一個支路可包含作用模式電路210。當啟用第一支路時，作用模式電路210可在參考電壓節點140處產生實質上等於VSS 之一參考電壓，該參考電壓可將功能電路110置於其主動操作模式中，如上文所論述。如圖2中所展示，作用模式電路210可係一切換器。特定而言，作用模式電路210可呈一n型電晶體裝置形式，諸如一NMOS電晶體。當NMOS電晶體210接收一高啟用信號212時，NMOS電晶體可接通且允許節點140處之參考電壓實質上等於VSS 。 參考電壓電路120之一或多個其他支路可包含保持模式電路220。可使用保持模式電路220之各種實施例，且下文進一步闡述該各種實施例。 圖3圖解說明根據本文中所闡述之各種實施方案之保持模式電路220之一圖式。如所展示，電路220可包含具有一第一電路310之一第一支路及具有一第二電路340之一第二支路，其中第一電路310經組態以產生比第二電路340大之一電壓降。如此，第一電路310可在節點140處產生比第二電路340大之一參考電壓。因此，由第一電路310產生之較大參考電壓可導致供應至功能電路110之一較低保持電壓。相反地，由第二電路340產生之較小參考電壓可導致供應至功能電路110之一較高保持電壓。 如上文所提及，一次僅可啟用保持模式電路220之一個支路，且每一支路可具有耦合至參考電壓節點140之一端及耦合至負供應電壓節點150 (亦即，VSS )之另一端。第一支路可由一切換器320及啟用信號330啟用，且第二支路可由一切換器350及啟用信號360啟用。切換器320、350及啟用信號330、360可與上文所闡述之作用模式電路210之切換器及啟用信號類似地起作用。舉例而言，切換器320、350可係NMOS電晶體。 在一項實施方案中，第一電路310可包含一個二極體裝置，其中該二極體裝置耦合至另一個二極體裝置及/或一電晶體裝置。在一項實施方案中，第一電路310之二極體裝置可係組態為二極體之p型或n型電晶體，其中其閘極耦合至其汲極。舉例而言，二極體裝置可係組態為二極體之PMOS或NMOS電晶體(下文中分別稱為PMOS二極體及NMOS二極體)。第一電路310之電晶體裝置可係一p型或一n型電晶體裝置，諸如一PMOS電晶體或一NMOS電晶體。第一電路310之裝置可串聯及/或並聯耦合，如下文進一步闡釋。在又一實施方案中，第二電路340可包含兩個或兩個以上電晶體裝置但無二極體裝置。電晶體裝置可係p型或n型電晶體裝置，諸如PMOS電晶體或NMOS電晶體。第二電路340之裝置可串聯及/或並聯耦合，如下文進一步闡釋。如熟習此項技術者所知，為串聯及/或並聯耦合該等裝置，一裝置之一源極端子及/或一汲極端子可耦合至另一裝置之一源極端子及/或一汲極端子。 在此一實施方案中，第一電路310之裝置可產生比第二電路340之裝置大之一電壓降。因此，第一電路310可在節點140處產生比第二電路340大之一參考電壓。舉例而言，若在節點130處供應標準化至1 V之一VDD ，則第一電路310可在節點140處產生0.6 V至0.8 V之一參考電壓，該參考電壓可導致0.2 V至0.4 V之一保持電壓被供應至功能電路110。相比而言，若在節點130處供應0.85 V至0.9 V之一VDD (尤其若VDD 係0.9 V)，則第二電路340可在節點140處產生0.1 V至0.3 V之一參考電壓，該參考電壓可產生0.6 V至0.8 V之一保持電壓。在某些實施方案中，SOC可在不同操作模式期間改變其操作VDD ，且需要保持電壓產生能夠動態地回應VDD之此等差異。特定而言，當相容環境條件將支援低保持電壓時，可啟用第一電路310 (亦即，第一支路)以便跨越功能電路110維持一較低電壓。相反地，若SOC控制判定：條件已改變、其不再支援低電壓保持且跨越功能電路110之保持電壓必須相應地增加，則可啟用第二電路340 (亦即，第二支路)以用於跨越功能電路110施加較高電壓。回應於功率改變及/或一或多個環境條件(例如，溫度)可動態發生第一電路310或第二電路340之間的切換(亦即，啟用)。 各種實施例可用於第一電路310，其中第一電路310包含耦合至另一個二極體裝置及/或一電晶體裝置之一個二極體裝置。舉例而言，圖4圖解說明根據本文中所闡述之各種實施方案之第一電路310之一圖式。如圖4中所展示，第一電路310可包含串聯耦合之一第一NMOS二極體410、一第二NMOS二極體420及一PMOS電晶體430。PMOS電晶體430之閘極可耦合至負電壓供應節點150。在圖4中所展示之實例中，第一NMOS二極體410之一源極端子耦合至第二NMOS二極體420之一汲極端子，且第二NMOS二極體420之一源極端子耦合至PMOS電晶體430之一源極端子，儘管可替代地使用用於串聯耦合該等裝置其他組態。可將第一電路310之此實例插入至保持模式電路220之第一支路中，其中電路310可與切換器320串聯放置。 在另一實例中，圖5圖解說明根據本文中所闡述之各種實施方案之第一電路310之一圖式。如圖5中所展示，第一電路310可包含與一PMOS二極體520並聯耦合之一NMOS二極體510。特定而言，NMOS二極體510之一汲極端子可耦合至PMOS二極體520之一源極端子，且NMOS二極體510之一源極端子可耦合至PMOS二極體520之一汲極端子。可將第一電路310之此實例插入至保持模式電路220之第一支路中，其中電路310可與切換器320串聯放置。共同讓與之美國專利第8,355,293號中進一步闡述與一PMOS二極體並聯耦合之一NMOS二極體之其他操作及實施方案，該美國專利之全部揭示內容以引用方式併入本文中。 在另一實例中，圖6圖解說明根據本文中所闡述之各種實施方案之第一電路310之一圖式。如圖6中所展示，第一電路310可包含串聯耦合之一第一NMOS二極體610、一第二NMOS二極體620及一NMOS電晶體640。在圖6中所展示之實例中，第一NMOS二極體610之一源極端子耦合至第二NMOS二極體620之一汲極端子，且第二NMOS二極體620之一源極端子耦合至NMOS電晶體640之一汲極端子，儘管可替代地使用用於串聯耦合該等裝置之其他組態。 如所展示，第二NMOS二極體620可藉由一切換器630而被繞過，其中切換器630可呈一NMOS電晶體之形式。當切換器630接收一高啟用信號632時，切換器630可接通，藉此繞過第二NMOS二極體620。在一項實施方案中，在啟用切換器630之情況下跨越第一電路310之電壓降可減小。 此外，NMOS電晶體640之閘極可接收一可控制電壓650，其中可控制電壓650可係變化的。藉由使電壓650變化，NMOS電晶體640之阻抗可變化，藉此控制跨越NMOS電晶體640之電壓降及因此跨越第一電路310之電壓降。可藉由一電壓調節器及/或熟習此項技術者已知的任何其他實施方案來控制可控制電壓650。 另外，可將第一電路310之此實例插入至保持模式電路220之第一支路中，其中電路310可與切換器320串聯放置。然而，在某些實施方案中，在具有可控制電壓650之情況下，切換器320可變為選用的，且替代地，可使用由NMOS電晶體640接收之可控制電壓650來啟用電路220之第一支路。在另一實施方案中，第二NMOS二極體620及切換器630可係選用的，使得第一電路310可包含串聯耦合之第一NMOS二極體610及NMOS電晶體640。 各種實施方案可用於具有兩個或兩個以上電晶體裝置但無二極體裝置之一第二電路340。舉例而言，圖7圖解說明根據本文中所闡述之各種實施方案之第二電路340之一圖式。如所圖7中展示，第二電路340可包含串聯耦合之三個NMOS電晶體710、720及730。特定而言，NMOS電晶體710之一源極端子可耦合至NMOS電晶體720之一汲極端子，且NMOS電晶體720之一源極端子可耦合至NMOS電晶體730之一汲極端子。可將第二電路340之此實例插入至保持模式電路220之第二支路中，且可使用啟用切換器350之同一信號360 (如圖3中所展示)來啟用NMOS電晶體710、720及730。 在此等實例中，第一電路310可在節點140處產生比第二電路340大之一參考電壓。因此，如上文所闡釋，由第一電路310產生之較大參考電壓可導致供應至功能電路110之一較低保持電壓，且由第二電路340產生之較小參考電壓可導致供應至功能電路110之一較高保持電壓。 返回至圖3，在一項實施方案中，保持模式電路220可包含具有一單個二極體裝置之一第一電路310及具有兩個或兩個以上電晶體裝置之一第二電路340。二極體裝置及電晶體裝置可類似於上文所論述之彼等。舉例而言，圖8圖解說明根據本文中所闡述之各種實施方案之保持模式電路220之一圖式。如所展示，第一電路310可包含與切換器320串聯耦合之一NMOS二極體。如亦展示，第二電路340可包含與切換器350串聯耦合之三個NMOS電晶體，其中信號360啟用所有NMOS電晶體。在此一實施方案中，第一電路310可在節點140處產生比第二電路340大之一參考電壓。因此，由第一電路310產生之較大參考電壓可導致供應至功能電路110之一較低保持電壓，且由第二電路340產生之較小參考電壓可導致供應至功能電路110之一較高保持電壓。 返回至圖1，在另一實施方案中，參考電壓電路120可包含具有經組態以接收一可控制電壓之一閘極之至少一個電晶體裝置，其中施加至該閘極之可控制電壓可變化。電晶體裝置可係一p型或n型電晶體裝置，諸如一PMOS電晶體或一NMOS電晶體。在此一實施方案中，且類似於上文圖6之實施方案，可由一電壓調節器、一電壓控制電流源及/或熟習此項技術者已知的任何其他實施方案來控制可控制電壓。 如上文中亦提及，藉由使在電晶體裝置之閘極處接收之可控制電壓變化，電晶體裝置之阻抗可變化。藉由使電晶體裝置之阻抗變化，跨越電晶體裝置之電壓降可變化。在一個情景中，可控制電壓可變化使得電晶體裝置具有相對較低阻抗，藉此允許跨越電晶體裝置產生0或一實質上小量電壓降。在另一個情景中，可控制電壓可變化使得電晶體裝置具有相對較高阻抗，藉此跨越電晶體裝置產生一較大電壓降。 如上文中亦提及，在節點140處產生之參考電壓可係基於跨越參考電壓電路120產生之電壓降。然後，藉由經由可控制電壓使電晶體裝置之阻抗變化，可控制節點140處之參考電壓。如上文亦論述，此等參考電壓可導致不同保持電壓被供應至功能電路110，且進一步可影響係將功能電路110置於一作用模式還是一資料保持模式中。由參考電壓電路120產生之一較大參考電壓可導致供應至功能電路110之一較低保持電壓。相反地，由參考電壓電路120產生之一較小參考電壓可導致供應至功能電路110之一較高保持電壓。因此，可認為施加至至少一個電晶體裝置之閘極之可控制電壓可影響供應至功能電路110之保持電壓，且亦可影響功能電路110係處於一作用模式還是一資料保持模式中。如此，在一項實施方案中，施加至閘極之可控制電壓可變化以便基於功率及/或環境條件(例如，溫度)之改變而動態地改變供應至功能電路之保持電壓。 如下文進一步闡述，可使用參考電壓電路120之各種實施例，其中參考電壓電路120包含具有經組態以接收一可控制電壓之一閘極之至少一個電晶體裝置。 在此一項實施方案中，該至少一個電晶體裝置可使其閘極接收一可控制電壓，其中該可控制電壓係基於一電壓控制電流源而變化。電壓控制電流源可係一數位控制電流源及/或熟習此項技術者已知的任何其他實施方案。舉例而言，圖9圖解說明根據本文中所闡述之各種實施方案之參考電壓電路120之一圖式。如所展示，一數位控制電流源910可用於使施加至NMOS電晶體940之一閘極之一可控制電壓變化。特定而言，參考電壓電路120可包含支路901、902及903，其中一次僅可啟用一個支路。支路901可藉由一切換器930及啟用信號932啟用，其中切換器930及啟用信號932可與上文關於圖2所闡述之作用模式電路210之切換器及啟用信號類似地起作用。 如所展示，支路901可包含一電流鏡電路905。特定而言，NMOS電晶體940可與切換器930串聯耦合。NMOS電晶體940可使其閘極耦合至一NMOS二極體920之一閘極。NMOS二極體920可使其源極耦合至負電壓供應節點150且使其一汲極耦合至一數位控制電流源910。數位控制電流源910可係一數位轉類比轉換器(DAC)可程式化電流源或熟習此項技術者已知的任何其他實施方案，且可產生一參考電流IREF 。數位控制電流源910亦可耦合至正供應電壓節點130。 經由電流鏡電路905，數位控制電流源910可經由NMOS二極體920產生一電壓，其中電壓可施加至NMOS電晶體940之閘極。如此，使數位控制電流源910變化亦可使施加至NMOS電晶體940之閘極之一可控制電壓變化。如上文所闡釋，使施加至NMOS電晶體940之閘極之可控制電壓變化可使供應至功能電路110之保持電壓變化。此外，如所展示，電流鏡電路905可經組態使得由電流源910產生之參考電流IREF 實質上等於跨越NMOS電晶體940產生之電流。在此一實施方案中，數位控制電流源960可變化以改變參考電流IREF ，此可控制跨越參考電壓節點140之一洩漏電流。藉由最小化洩漏電流，可使供應至功能電路110之保持電壓增加及/或穩定。 參考電壓電路120亦可包含支路902及903。如所展示，支路902可包含與切換器960串聯耦合之一NMOS二極體950，其中切換器960藉由信號962啟用。切換器960及信號962可與上文關於圖2所闡述之作用模式電路210之切換器及啟用信號類似地起作用。在支路902啟用之情況下，NMOS二極體950可在節點140處產生與支路901之電路(在啟用之情況下)不同之一參考電壓。如此，支路901及902之電路可導致不同保持電壓被供應至功能電路110。在某些實施方案中，支路902可係選用的。亦可使用如熟習此項技術者已知的用於支路902之其他電路。支路903之電路可類似於圖2之作用模式電路210，且可包含一NMOS電晶體970及啟用信號972。當NMOS電晶體970接收一高啟用信號972時，NMOS電晶體970可接通且允許節點140處之參考電壓實質上等於VSS ，且因此將功能電路110置於其作用模式中。 在另一實施方案中，該至少一個電晶體裝置可使其閘極接收一可控制電壓，其中可控制電壓基於一可變電壓源變化。可變電壓源可係一電壓調節器及/或熟習此項技術者已知的任何其他實施方案。 舉例而言，圖10圖解說明根據本文中所闡述之各種實施方案之參考電壓電路120之一圖式。如所展示，電路120可包含一單個NMOS電晶體1010，電晶體1010使其汲極耦合至參考電壓節點140且使其源極耦合至負供應電壓節點150。其閘極亦可耦合至一電壓調節器1000，其中電壓調節器1000可使施加至閘極之可控制電壓之量變化。如此，NMOS電晶體1010之阻抗可變化。藉由使電晶體阻抗變化，施加至參考電壓節點140之參考電壓亦可變化。在一個情景中，可控制電壓可變化使得電晶體具有相對較低阻抗，藉此允許跨越NMOS電晶體1010產生0或一實質上小量電壓降。在此一實施方案中，可將功能電路110置於其主動操作模式中。在另一個情景中，可控制電壓可變化使得NMOS電晶體1010具有相對較高阻抗，藉此跨越NMOS電晶體1010產生一較大電壓降。在此一實施方案中，可將功能電路110置於其資料保持操作模式中。 在另一實例中，圖11圖解說明根據本文中所闡述之各種實施方案之參考電壓電路120之一圖式。參考電壓電路120可包含支路1101及1102，其中一次可啟用一個支路或兩個支路。支路1101可包含一NMOS電晶體1110，其中其汲極耦合至參考電壓節點140且其源極耦合至負供應電壓節點150。其閘極亦可耦合至一電壓調節器1130之一正端子，其中電壓調節器1130可使施加至閘極之電壓之量變化。如此，電晶體1110之阻抗可變化。藉由使電晶體阻抗變化，施加至參考電壓節點140之參考電壓可變化，如上文所闡釋。 支路1102可包含一NMOS電晶體1120，其中其汲極耦合至參考電壓節點140且其源極耦合至負供應電壓節點150，其閘極亦可耦合至電壓調節器1130之一負端子及一電壓調節器1140之一正端子。電壓調節器1140之一負端子亦可耦合至負供應電壓節點150。如此，電壓調節器1130及電壓調節器1140可使施加至NMOS電晶體1120之閘極之電壓之量變化。因此，電晶體1120之阻抗可變化。藉由使NMOS電晶體1110及1120之阻抗變化，施加至參考電壓節點140之參考電壓可變化，此可導致不同保持電壓被供應至功能電路110且可影響功能電路110係置於其一作用模式還是一資料保持模式中，如上文所闡釋。在另一實施方案中，NMOS電晶體1110及1120之大小可不同於彼此，此可導致跨越每一電晶體產生不同阻抗及電壓降。在又一實施方案中，可啟用支路1101及1102兩者，使得NMOS電晶體1110及1120兩者可並聯耦合，且電壓調節器1130及1140兩者可使被供應至功能電路110之保持電壓變化。 在另一實例中，圖12圖解說明根據本文中所闡述之各種實施方案之參考電壓電路120之一圖式。參考電壓電路120可包含支路1201、1202及1203，其中一次可啟用一個支路。支路1203可由一切換器1250及啟用信號1252啟用，其中切換器1250及啟用信號1252可與上文關於圖2所闡述之作用模式電路210之切換器及啟用信號類似地起作用。如所展示，支路1203可包含與切換器1250串聯耦合之一NMOS電晶體1240。在所展示之實例中，NMOS電晶體1240之一源極端子耦合至切換器1250之一汲極端子，儘管可替代地使用用於串聯耦合該等裝置其他組態。NMOS電晶體1240之閘極可耦合至一電壓調節器1260，其中電壓調節器1260可使施加至閘極之電壓之量變化。因此，當啟用支路1203時電晶體1240之阻抗可變化。藉由使電晶體阻抗變化，施加至參考電壓節點140之參考電壓可變化，此可導致不同保持電壓被供應至功能電路110且可影響功能電路110是否係置於一資料保持模式中，如上文所闡釋。 參考電壓電路120亦可包含支路1201及1202。如所展示，支路1202可包含與切換器1230串聯耦合之一NMOS二極體1220，其中切換器1230藉由信號1232啟用。在所展示之實例中，NMOS二極體1220之一源極端子耦合至切換器1230之一汲極端子，儘管可替代地使用用於串聯耦合該等裝置其他組態。切換器1230及信號1232可與上文關於圖2所闡述之作用模式電路210之切換器及啟用信號類似地起作用。在支路1202啟用之情況下，NMOS二極體1220可在節點140處產生與支路1203之電路(在啟用之情況下)不同之一參考電壓。如此，支路1202及1203之電路可導致不同保持電壓被供應至功能電路110。在某些實施方案中，支路1202可係選用的。亦可使用熟習此項技術者已知的用於支路1202之其他電路。支路1201之電路可類似於圖2之作用模式電路210，且可包含一NMOS電晶體1210及啟用信號1212。當NMOS電晶體1210接收一高啟用信號1212時，NMOS電晶體1210可接通且允許節點140處之參考電壓實質上等於VSS ，且因此將功能電路110置於其作用模式中。 在另一實例中，圖13圖解說明根據本文中所闡述之各種實施方案之參考電壓電路120之一圖式。參考電壓電路120可包含支路1301及1302，其中一次可啟用一個支路或兩個支路。支路1301及1302可各自具有耦合至參考電壓節點140之一端及耦合至負供應電壓節點150之另一端。如所展示，支路1301可包含串聯耦合之三個NMOS電晶體1310、1320、及1330。特定而言，NMOS電晶體1310之一源極端子可耦合至NMOS電晶體1320之一汲極端子，且NMOS電晶體1320之一源極端子可耦合至NMOS電晶體1330之一汲極端子。 NMOS電晶體1310可使其閘極耦合至一電壓調節器1340之一正端子，其中電壓調節器1340可使施加至電晶體1310之閘極之電壓之量變化。如此，電晶體1310之阻抗可藉由電壓調節器1340而變化。 類似地，NMOS電晶體1320可使其閘極耦合至電壓調節器1340之一負端子及一電壓調節器1350之一正端子。如此，電壓調節器1340及電壓調節器1350可使施加至電晶體1320之閘極之電壓之量變化。另外，NMOS電晶體1330可使其閘極耦合至電壓調節器1350之一負端子及一電壓調節器1360之一正端子。電壓調節器1360之一負端子亦可耦合至負供應電壓節點150。如此，電壓調節器1350及電壓調節器1360可使施加至電晶體1330之閘極之電壓之量變化。 藉由使用電壓調節器使電晶體阻抗變化，經由支路1301施加至參考電壓節點140之參考電壓可變化，此可導致不同保持電壓被供應至功能電路110且可影響功能電路110是否係置於一資料保持模式中，如上文所闡釋。參考電壓電路120亦可包含支路1302。支路1302之電路可類似於圖2之作用模式電路210且可包含一NMOS電晶體1370及啟用信號1372。當NMOS電晶體1370接收一高啟用信號1372時，NMOS電晶體1370可接通且允許節點140處之參考電壓實質上等於VSS ，且因此將功能電路110置於其作用模式中。 總之，可使用參考電壓電路120之各種實施例，包含上文關於圖1至圖13所闡述之實施方案。 如上文所提及，功能電路110可係一記憶體裝置、一保持鎖存器、一保持觸發器及/或熟習此項技術者已知的任何其他實施方案。特定而言，記憶體裝置可包含配置成記憶體單元之一或多個記憶體陣列及用以將資料寫入至記憶體單元且自記憶體單元讀取資料之相關聯電路。在一項實施方案中，記憶體裝置可包含一或多個SRAM陣列，其中SRAM陣列之記憶體單元經組態呈一6T組態、8T組態或熟習此項技術者已知的任何其他組態。在此一實施方案中，各別記憶體單元可包含至少兩個PMOS電晶體及至少兩個NMOS電晶體，如熟習此項技術者已知。在又一實施方案中，參考電壓電路120可提供用於一或多個記憶體陣列之一或多個記憶體單元之各種參考電壓。舉例而言，參考電壓電路120可提供用於一記憶體陣列之一記憶體行之各種參考電壓，其中記憶體行包含多個記憶體單元。 在另一實施方案中，複數個參考電壓電路120可耦合至功能電路110。舉例而言，功能電路110可係具有一記憶體陣列之一記憶體裝置。在此一實例中，記憶體陣列之每一記憶體行可耦合至參考電壓電路120之一不同例項。亦可使用熟習此項技術者已知的其他實例。在另一此實施方案中，參考電壓電路120之多個例項可耦合至同一功能電路110 (諸如同一記憶體行)。如此，可啟用參考電壓電路120之一或多個例項以便將各種參考電壓提供至功能電路110。 在另一實施方案中，其中功能電路110係具有一或多個記憶體陣列及相關聯輸入/輸出電路之一記憶體裝置，可藉由外部控制接腳或熟習此項技術者已知的其他實施方案、使用上文所提及之不同啟用信號啟動複數個參考電壓電路120之每一例項。此外，參考電壓電路120可係模組式的及重複的。相反地，(諸如)藉由使用不同電路、不同大小之電晶體裝置及/或諸如此類，參考電壓電路120可各自係不同的。使用此一實施方案(諸如控制接腳及/或啟用信號)，一保持電壓可經設定以用於記憶體裝置。舉例而言，一最小保持電壓可經設定以用於整個記憶體裝置。在另一實例中，控制接腳及/或啟用信號可用於對記憶體裝置(例如，記憶體行)之不同部分施加不同保持電壓，諸如藉由對記憶體裝置之一缺陷部分施加比施加至記憶體裝置之其他部分之保持電壓高之一保持電壓。在又一實例中，在操作期間，控制接腳及/或啟用信號可用於改變施加至記憶體裝置之保持電壓。 如上文論述之實施方案中所展示，可將參考電壓電路120安置於功能電路110與負供應電壓節點150 (亦即，VSS )之間。然而，在其他實施方案中，可將參考電壓電路120安置於功能電路110與正供應電壓節點130 (VDD )之間。上文之實施方案中之每一者可如熟習此項技術者已知更改以使用此一參考電壓電路在正供應電壓節點130與功能電路110之間產生各種保持電壓。在又一實施方案中，可聯合功能電路110及參考電壓電路120使用至少一個PMOS頭部(header)及至少一個NMOS腳部(footer)。 在其中功能電路110係具有一記憶體陣列之一記憶體裝置之一實施方案中，記憶體裝置之字線驅動器可耦合至負供應電壓節點150 (亦即，VSS )，其中VSS 可係一接地電壓。在參考電壓電路120可安置於記憶體陣列與負供應電壓節點150之間之一實施方案中，在節點140處供應至陣列之參考電壓可大於VSS 。在其中至記憶體陣列之參考電壓大於供應至字線驅動器之VSS 之此一情形中，記憶體陣列之記憶體單元中之電流洩漏可降低。此外，記憶體裝置之位元線可預充電至一特定電壓(例如，VDDPE)。在其中至記憶體陣列之參考電壓大於供應至字線驅動器之VSS 之此一情形中，位元線預充電裝置中之電流洩漏可降低。 在另一實施方案中，參考電壓電路120中使用之電晶體裝置及二極體裝置可係任何大小、具有任何臨限電壓範圍且包含任何數目個長通道裝置，如熟習此項技術者所理解。另外，上文所論述之參考電壓電路120中之一或多者提及為能夠產生可導致不同保持電壓被供應至功能電路110之各種參考電壓。在一項實施方案中，且如熟習此項技術者所理解，此等參考電壓電路120亦可產生可導致功能電路110被置於作用模式中之各種參考電壓。在此一實施方案中，且其中可將參考電壓電路120安置於記憶體陣列與負供應電壓節點150之間，節點140處之此等參考電壓亦可在功能電路以其作用模式操作時使用。對於記憶體裝置，此等參考電壓可改良記憶體單元之寫入能力且亦可改良存取干擾裕度。 如上文所闡釋，可使用各種電路實施一參考電壓電路以便產生用於一功能電路之複數個參考電壓。如上文所提及，此等參考電壓可用於將功能電路置於一作用模式或一資料保持模式中。此外，參考電壓電路可能夠產生可導致不同保持電壓被供應至功能電路之各種參考電壓。如上文所提及，為最小化電流洩漏，參考電壓電路可產生生成最低保持電壓以用於功能電路之參考電壓。藉由最小化電流洩漏，可降低供應至功能電路之一保持電壓，此可導致功能電路中資料保持故障之一減少。 此外，將不同保持電壓供應至功能電路之能力可允許使用動態電壓擴縮對功能電路進行一動態調整。舉例而言，當功能電路以過驅動電壓操作時，可藉由參考電壓電路供應一較高參考電壓。當功能電路以標稱電壓操作時，可藉由參考電壓電路供應一較低參考電壓。此外，當功能電路以欠驅動電壓操作時，可藉由參考電壓電路供應一最低參考電壓。 本文中所提供之說明可針對於具體實施方案。應理解，本文中所提供之論述係出於使熟習此項技術者能夠製出並使用本文中由申請專利範圍之標的物定義之任何標的物之目的而提供。 申請專利範圍之標的物不應意欲限制於本文中所提供之實施方案及圖解說明，而應包含包括實施方案之部分及根據申請專利範圍之不同實施方案之元件之組合之彼等實施方案之經修改形式。應瞭解，在開發任何此類實施方案時，如在任何工程或設計項目中，應做出眾多實施方案特有之決策以達成一開發者之特定目標，諸如，符合系統相關及商業相關之約束，該等約束在不同實施方案之間可變化。此外，應瞭解，此一開發努力可係複雜且耗時的，但對獲益於本發明之熟習此項技術者而言，其不過係一常規的設計、製作及製造工作。 已詳細參考各種實施方案，該等實施方案之實例在附圖及圖中圖解說明。在詳細說明中，陳述眾多具體細節以提供對本文中所提供之本發明之一透徹理解。然而，本文中所提供之本發明可在無此等具體細節之情況下實踐。在某些其他例項中，未詳細闡述熟知方法、程序、組件、電路及網路以免不必要地模糊實施例之細節。 亦應理解，儘管本文中可使用第一、第二等術語來闡述各種元件，但此等元件不應受此等術語限制。此等術語僅用於將一個元件與另一元件區分開。舉例而言，一第一元件可稱為一第二元件，且類似地，一第二元件可稱為一第一元件。第一元件及第二元件分別皆係元件，但不認為其係相同元件。 在本文中所提供之本發明之說明中所使用之術語係出於闡述特定實施方案之目的，且不意欲限制本文中所提供之本發明。如本文中所提供之本發明之說明及隨附申請專利範圍中所使用，單數形式「一(a)」、「一(an)」及「該(the)」亦意欲包含複數形式，除非內容脈絡另外明確指示。術語「及/或」如本文中所使用係指且囊括相關聯所列舉物項中之一或多者之任何或全部可能組合。當在此說明書中使用時，術語「包含(includes)」、「包含(including)」、「包括(comprises)」及/或「包括(comprising)」規定所陳述特徵、整數、步驟、操作、元件及/或組件之一存在，但並不排除存在或添加一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組。 如本文中所使用，術語「若」可取決於內容脈絡而解釋為意指「當……時」或「……之後旋即」或「回應於判定」或者「回應於偵測」。類似地，片語「若其經判定」或「若[一所陳述條件或事件]經偵測」可取決於內容脈絡而解釋為意指「判定之後旋即」或「回應於判定」或「偵測到[所陳述條件或事件]之後旋即」或者「回應於偵測到[所陳述條件或事件]」。可結合本文中所闡述之各種技術之某些實施方案使用術語「上」及「下」；「上部」及「下部」；「向上」及「向下」；「低於」及「高於」；及指示高於或低於一給出點或元件之相對位置之其他類似術語。 雖然前述針對於本文中所闡述之各種技術之實施方案，但可根據本文中之揭示內容設計其他及進一步實施方案，該等實施方案可由以下申請專利範圍判定。儘管已以結構特徵及/或方法行為所特有之語言來闡述標的物，但應理解，隨附申請專利範圍中所定義之標的物未必限制於上文所闡述之具體特徵或行為。而是，上文所闡述之特定特徵及行為係作為實施申請專利範圍之實例性形式而揭示。
100‧‧‧積體電路110‧‧‧功能電路/電路120‧‧‧參考電壓電路/電路130‧‧‧正供應電壓節點/節點140‧‧‧參考電壓節點/節點150‧‧‧負供應電壓節點/節點210‧‧‧作用模式電路/NMOS電晶體212‧‧‧高啟用信號220‧‧‧保持模式電路/電路310‧‧‧第一電路/第一支路/電路320‧‧‧切換器330‧‧‧啟用信號340‧‧‧第二電路350‧‧‧切換器360‧‧‧啟用信號/信號410‧‧‧第一NMOS二極體420‧‧‧第二NMOS二極體430‧‧‧PMOS電晶體510‧‧‧NMOS二極體520‧‧‧PMOS二極體610‧‧‧第一NMOS二極體620‧‧‧第二NMOS二極體630‧‧‧切換器632‧‧‧高啟用信號640‧‧‧NMOS電晶體650‧‧‧可控制電壓/電壓710‧‧‧NMOS電晶體720‧‧‧NMOS電晶體730‧‧‧NMOS電晶體901‧‧‧支路902‧‧‧支路903‧‧‧支路905‧‧‧電流鏡電路910‧‧‧數位控制電流源/電流源920‧‧‧NMOS二極體930‧‧‧切換器932‧‧‧啟用信號940‧‧‧NMOS電晶體950‧‧‧NMOS二極體960‧‧‧數位控制電流源/切換器962‧‧‧信號970‧‧‧NMOS電晶體972‧‧‧啟用信號/高啟用信號1000‧‧‧電壓調節器1010‧‧‧NMOS電晶體/電晶體1101‧‧‧支路1102‧‧‧支路1110‧‧‧NMOS電晶體/電晶體1120‧‧‧NMOS電晶體1130‧‧‧電壓調節器1140‧‧‧電壓調節器1201‧‧‧支路1202‧‧‧支路1203‧‧‧支路1210‧‧‧NMOS電晶體1212‧‧‧啟用信號/高啟用信號1220‧‧‧NMOS二極體1230‧‧‧切換器1232‧‧‧信號1240‧‧‧NMOS電晶體/電晶體1250‧‧‧切換器1252‧‧‧啟用信號1260‧‧‧電壓調節器1301‧‧‧支路1302‧‧‧支路1310‧‧‧NMOS電晶體/電晶體1320‧‧‧NMOS電晶體/電晶體1330‧‧‧NMOS電晶體/電晶體1340‧‧‧電壓調節器1350‧‧‧電壓調節器1360‧‧‧電壓調節器1370‧‧‧NMOS電晶體1372‧‧‧啟用信號/高啟用信號IREF‧‧‧參考電流VDD‧‧‧電源供應電壓/正供應電壓節點VSS‧‧‧負供應電壓/接地電壓/負供應電壓節點
此後將在本文中參考附圖闡述各種技術之實施方案。然而，應理解附圖僅圖解說明本文中所闡述之各種實施方案且並不意味著限制本文中所闡述之各種技術之範疇。 圖1圖解說明根據本文中所闡述之各種實施方案之一積體電路之一方塊圖。 圖2圖解說明根據本文中所闡述之各種實施方案之一參考電壓電路之一圖式。 圖3圖解說明根據本文中所闡述之各種實施方案之一保持模式電路之一圖式。 圖4至圖6圖解說明根據本文中所闡述之各種實施方案之一第一電路之圖式。 圖7圖解說明根據本文中所闡述之各種實施方案之一第二電路之一圖式。 圖8圖解說明根據本文中所闡述之各種實施方案之保持模式電路之一圖式。 圖9至圖13圖解說明根據本文中所闡述之各種實施方案之參考電壓電路之圖式。
100‧‧‧積體電路
110‧‧‧功能電路/電路
120‧‧‧參考電壓電路/電路
130‧‧‧正供應電壓節點/節點
140‧‧‧參考電壓節點/節點
150‧‧‧負供應電壓節點/節點
VDD‧‧‧電源供應電壓/正供應電壓節點
VSS‧‧‧負供應電壓/接地電壓/負供應電壓節點

Claims (20)

  1. 一種積體電路，其包括：功能電路，其經組態以儲存一或多個資料位元；保持模式電路，其耦合至該功能電路且經組態以將複數個保持電壓提供至該功能電路，其中該保持模式電路包括：一第一電路，其經組態以將一第一保持電壓提供至該功能電路，其中該第一電路包括：一第一二極體裝置；及一第一電晶體裝置、一第二二極體裝置或其組合；及一第二電路，其經組態以將一第二保持電壓提供至該功能電路，其中該第二電路包括複數個第二電晶體裝置；其中該功能電路經組態以在將該第一保持電壓或該第二保持電壓提供至該功能電路時保持處於一資料保持模式中；一第一切換器，其電性耦合至該第一電路；及一第二切換器，其電性耦合至該第二電路；其中該第一及第二切換器經組態以將該保持模式電路在一第一保持模式及一第二保持模式之間進行切換，其中：在該第一保持模式中，藉由該第一切換器啟用該第一電路，且藉由該第二切換器關斷該第二電路；且在該第二保持模式中，藉由該第一切換器關斷該第一電路，且藉由該第二切換器啟用該第二電路。
  2. 如請求項1之積體電路，其中：該功能電路包括一記憶體裝置、一保持鎖存器、一保持觸發器或其組合；且處於該資料保持模式中之該功能電路經組態以在將至少一最小電壓提供至該功能電路之情況下維持對該一或多個資料位元之該儲存，且其中該第一保持電壓及該第二保持電壓各自大於或等於該最小電壓。
  3. 如請求項1之積體電路，其中該功能電路係耦合於一正電壓供應節點與一參考電壓節點之間，且其中該保持模式電路係耦合於該參考電壓節點與一負電壓供應節點之間。
  4. 如請求項3之積體電路，其進一步包括經組態以在該參考電壓節點處產生一參考電壓之參考電壓電路，其中該參考電壓電路包括：該保持模式電路；及作用模式電路，其經組態以在啟用該作用模式電路時將該功能電路置於一作用模式中，其中處於該作用模式中之該功能電路經組態以允許對該功能電路之一讀取或寫入存取。
  5. 如請求項4之積體電路，其中提供至該功能電路之該第一保持電壓係基於在該參考電壓節點處由該第一電路產生之一第一參考電壓，且其中提供至該功能電路之該第二保持電壓係基於在該參考電壓節點處由該第二電路產生之一第二參考電壓。
  6. 如請求項5之積體電路，其中該第一參考電壓大於該第二參考電壓，且其中該第一保持電壓小於該第二保持電壓。
  7. 如請求項1之積體電路，其中該第一保持電壓小於該第二保持電壓。
  8. 如請求項1之積體電路，其中該第一電路耦合至一第一支路且該第二電路耦合至一第二支路，且其中該第一支路或該第二支路中之一者經啟用以保持該功能電路處於該資料保持模式中。
  9. 如請求項1之積體電路，其中該第一電路或該第二電路經組態以回應於一或多個環境條件而動態地被啟用。
  10. 如請求項1之積體電路，其中該第一電路包括串聯耦合之該第一二極體裝置、該第二二極體裝置及該第一電晶體裝置，其中該第一二極體裝置係一NMOS二極體，該第二二極體裝置係一NMOS二極體，且該第一電晶體裝置係一PMOS電晶體。
  11. 如請求項1之積體電路，其中該第一電路包括並聯耦合之該第一二極體裝置及該第二二極體裝置，其中該第一二極體裝置係一NMOS二極體且該第二二極體裝置係一PMOS二極體。
  12. 如請求項1之積體電路，其中該第一電路包括串聯耦合之該第一二極 體裝置、該第一電晶體裝置及該第二二極體裝置，且其中一切換器裝置經組態以繞過該第二二極體裝置，其中該第一二極體裝置係一NMOS二極體，該第二二極體裝置係一NMOS二極體，該切換器裝置係一NMOS電晶體，且該第一電晶體裝置係具有經組態以接收一可控制電壓之一閘極之一NMOS電晶體。
  13. 如請求項1之積體電路，其中該複數個第二電晶體裝置包括串聯耦合之複數個n型電晶體裝置，且其中該第二電路中不包含二極體裝置。
  14. 一種積體電路，其包括：功能電路，其耦合於一正電壓供應節點與一參考電壓節點之間且經組態以儲存一或多個資料位元；及參考電壓電路，其耦合於該參考電壓節點與一負電壓供應節點之間且經組態以將一或多個保持電壓提供至該功能電路，其中該參考電壓電路包括：至少一第一n型電晶體裝置，其具有經組態以接收一第一可控制電壓之一閘極，其中該第一可控制電壓包括一範圍之正電壓，且其中該一或多個保持電壓係基於使該第一可控制電壓變化；其中該功能電路經組態以在將該一或多個保持電壓提供至該功能電路時保持處於一資料保持模式中。
  15. 如請求項14之積體電路，其中提供至該功能電路之該一或多個保持電壓係基於在該參考電壓節點處由該參考電壓電路產生之一或多個參考電 壓，且其中該一或多個參考電壓係基於使該第一可控制電壓變化而產生。
  16. 如請求項14之積體電路，其中該參考電壓電路包括具有一電壓控制電流源之一電流鏡電路，其中該電流鏡電路包含該第一n型電晶體裝置，且其中由該閘極接收之該第一可控制電壓係基於該電壓控制電流源而變化。
  17. 如請求項14之積體電路，其中該第一可控制電壓係基於耦合至該第一n型電晶體裝置之該閘極之一第一電壓調節器而變化。
  18. 如請求項17之積體電路，其中該參考電壓電路包括該第一n型電晶體裝置，該第一n型電晶體裝置與具有經組態以接收一第二可控制電壓之一閘極之一第二n型電晶體裝置耦合，其中該第二可控制電壓係基於耦合至該第二n型電晶體裝置之該閘極之一第二電壓調節器而變化，且其中該一或多個保持電壓係基於使該第一可控制電壓變化及使該第二可控制電壓變化。
  19. 一種積體電路，其包括：功能電路，其經組態以儲存一或多個資料位元；保持模式電路，其耦合至該功能電路且經組態以將複數個保持電壓提供至該功能電路，其中該保持模式電路包括：一第一電路，其經組態以將一第一保持電壓提供至該功能電路，其中該第一電路包括一個二極體裝置；及 一第二電路，其經組態以將一第二保持電壓提供至該功能電路，其中該第二電路包括複數個電晶體裝置；其中該功能電路經組態以在將該第一保持電壓或該第二保持電壓提供至該功能電路時保持處於一資料保持模式中；一第一切換器，其電性耦合至該第一電路；及一第二切換器，其電性耦合至該第二電路；其中該第一及第二切換器經組態以將該保持模式電路在一第一保持模式及一第二保持模式之間進行切換，其中：在該第一保持模式中，啟用該第一電路，且關斷該第二電路；且在該第二保持模式中，關斷該第一電路，且啟用該第二電路。
  20. 如請求項19之積體電路，其中該二極體裝置係一NMOS二極體，其中該複數個電晶體裝置包括串聯耦合之複數個NMOS電晶體裝置。
TW106109260A 2016-03-26 2017-03-21 用於積體電路之保持電壓 TWI686805B (zh)

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