JPS63239096A - メモリカ−ド - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はメモリカードに関し、特にメモリのバックア
ップ回路及び外部インターフェイスと接続される信号線
の状態を改善したメモリカードに関するものである。

〔従来の技術〕

第２図は従来のメモリカードの回路方式を示す図である
。図において、１はメモリカードの全体回路であり、電
源回路５とバックアップ電池回路４を内蔵する。２はメ
モリ３を選択するアドレスデコーダである０本従来例で
は最大４個のメモリ３の選択が可能であるが説明上メモ
リ３は１個のみを示している。メモリ３０バツクアツプ
は電源回路５からのメモリバ・ツクアップ信号１６′を
アドレスデコーダ２のＣ３３に接続することにより可能
である。また６はチップイネーブル（ＣＥ）信号を内部
電源にプルアップするためのプルアップ抵抗、７は外部
電源オフ時にアドレスデコーダ２の動作を安定させるた
めのプルダウン抵抗である。

次に、外部電源がオンの場合とオフの場合とに分けてそ
の動作を説明する。

まず外部電源がオフの場合には電池回路４から内部電源
が供給される。従ってアドレスデコーダ２、メモリ３は
電池回路４の電池２０から電源が供給されている。他方
、アドレスデコーダ２のＣ８３はバックアンプ抵抗Ｒ，
を介し内部電源にプルアップされている。さらに内部電
源プルアップ抵抗６を介しＣＥがプルアップされる。従
ってアドレスデコーダ２のチップセレクト信号８０〜Ｓ
３が“Ｈ”となりメモリ３の８１が“Ｈ”であるから、
トランジスタ３のデータは保持されその状態を維持する
。

外部電源がオンの場合は電源回路５はそのツェナーダイ
オードＤ２のツェナー電圧で決まる値で作動し電圧が内
部電源に供給される。この時の電池回路４の電池２０は
内部電源〉電池電圧であるから、電池回路４のシリーズ
ダイオードＤ、の作用によりオフになる。他方、電源回
路５のメモリバックアップ信号は電源回路５のトランジ
スタＴｒ１が導通するためアドレスデコーダ２のＣ３３
は′″Ｌ”となる。従ってメモリカード１は動作可能な
状態になる。アドレス信号（メモリセレクト）をアドレ
スデコーダ２のＡｏ、Ａ＋に与えチップセレクト信号Ｙ
０〜Ｙ、を選択しσ下を“Ｌ”。

即ちＣ３２を“Ｌ”にすることによりアウトプットイネ
ーブル信号（ＯＥ）及びライトイネーブル信号（ＷＥ）
によるメモリ３のリード、ライト制御が可能である。

〔発明が解決しようとする問題点〕

従来のメモリカードは以上のように構成されているので
、外部電源がオフ時（メモリカード１がデータ保持の状
ａ）において、τ子信号に何らかのノイズが混入し一瞬
“Ｌ″になった場合もしくはインターフェイスの故障に
より′″Ｌ″になった場合にバックアップ電池回路４の
電池２ｏは内部電源プルアップ抵抗６を介し外部に流出
し、電池は短期間に消耗しメモリカード回路１は機能を
失うという問題点があり、また外部電源がオフ時におい
て、アドレスバス（アドレスデコーダ２のＡ６、Ａ１は
除り）、データバス及びσ１．６Ｅ、ＷＥの全入出力端
子はハイインピーダンス状態にあり、外部からの静電気
、電磁妨害に対して弱く。

メモリ３のデータ内容が変化、消滅する恐れがあるとい
う問題がある。

この発明は上記のような問題点を解消するためになされ
たもので、外部電源オフ時にＧＥ信号が“Ｌ”となった
場合に電池が外部流出しない、またメモリのデータ内容
が外部要因によって変化。

消滅することのないメモリカードを得ることを目的とす
る。

〔問題点を解決するための手段〕

この発明に係るメモリカードは、外部電源オン時に全入
出力端子を外部電源電位にプルアンプし、外部電源オフ
時にこれらを低インピーダンス状態にプルダウンする入
出力端子電位プルアップ・プルダウン手段と、外部電源
オフ時に内部電源により駆動され所定の外部制御信号を
非活性状態とする外部制御信号非活性化手段と、外部電
源オフ時にメモリをバックアップする上記内部電源と外
部とを遮断する制御手段とを備えたものである。

〔作用〕

この発明においては、外部電源オン時に全入出力端子を
外部電源電位にプルアップし、外部電源オフ時にこれら
を低インピーダンス状態にプルダウンする入出力端子電
位プルアップ・プルダウン手段と、外部電源オフ時に内
部電源により駆動され所定の外部制御信号を非活性状態
とする外部制御信号非活性化手段と、外部電源オフ時に
メモリをバックアップする上記内部電源と外部とを遮断
する制御手段とを備えた構成としたから、外部電源オフ
時に各信号線を電磁妨害、静電気に強い状態とすること
ができ、メモリの変化、消滅を防ぐことができるととも
に、外部電源オフ時に内蔵電池の外部流出を完全に防ぐ
ことができる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第２
図は本発明の一実施例によるメモリカードの回路方式を
示す図である。図において１はメモリカードの全体回路
を示し、電源回路１０．バックアップ電池回路４を内蔵
する。本実施例では電池回路４の電池が外部に流出しな
い様に制御端子付バッファ１１を設けている。また１３
はメモリカード回路１の全入出力端子を設けられた外部
電源プルアップ抵抗であり、外部電源オン時にこれら端
子を外部電源にプルアンプする。また１５は入力抵抗で
あり、外部電源オフ時に上記プルアップ抵抗１３をプル
ダウン抵抗として機能させる。

メモリバックアップ制御信号１６は外部電源がオンの場
合“Ｈ”となり上記制御端子付バッファ１１のゲートを
オンに、外部電源がオフの場合は“Ｌ”となりバッファ
１１のゲートをオフにする。

１２はアドレスデコーダ２．メモリ３をバックアップす
る内部電源プルアップ抵抗、１４は半導体素子の静電気
破壊耐量を高めるためのシリーズ抵抗である。

次に動作について説明する。まずはじめに外部電源がオ
フの場合の動作を説明する。第３図、第４図に制御端子
付バッファ１１の１ゲ一ト分の回路例を示す。なお第１
図の回路の制御端子付バッファ１１は３ゲートの場合を
示している。電源回路１０のメモリバンクアップ制御信
号１６により制御端子付バッファ１１はオン／オフする
。今、外部電源がオフであるから電源回路１０のメモリ
バックアップ制御信号１６は“Ｌ”の状態にある。

従って制御端子付バッファ１１のゲートはオフとなり、
また内部電源プルアップ抵抗１２により内部電源にプル
アップされるので、メモリ３のＷＥ。

ＯＥ及びアドレスデコーダ２のＣ３２，Ｃ３３は電池回
路４の電池２０でプルアップ状態にある。

さらにメモリバンクアップ制御信号１６が“Ｌ”である
から、アドレスデコーダ２のＣ３１，メモリ３のＳ２は
バックアップ状態にありメモリ３はデーゾを保持する。

また制御端子付バッファ１１はオフ状態にあり外部から
の電磁妨害、静電気により外部ＣＥ、ＷＥ、ＯＥが“Ｌ
”になっても該バッファ１１の作用により電池回路４の
電池２０から外部に電池電流が流出することは無い、従
って、メモリ３のデータ保持性能は内部電源プルアップ
抵抗１２．アドレスデコーダ２．メモリバックアンプ制
御信号１６の多重にバックアップ系がかかり万全である
。他方外部電源プルアップ抵抗１３は入力抵抗１５を介
しグランドに接続されているので、全入出力端子は低イ
ンピーダンス状態にあり外部電磁界及び対静電耐力を高
める作用をする。

次に外部電源がオンの場合の動作を説明する。

電源回路１０のツェナダイオードＤ２の電圧で決まる値
によって外部電源は内部電源に印加される。

内部電源〉電池電圧となるため電池はシリーズダイオー
ドの作用のため消費されない。電源回路１０のメモリバ
ックアップ制′４Ｂ信号１６は“Ｈ”となり制御端子付
バッファ１１はオンとなるとともにメモリ３のＳ２．ア
ドレスデコーダ２のＣ８１が動作状態となる。

メモリ３のアクセスは下記手順で行なわれる。

アドレスデコーダ２のＡＯ、ＡＩ　ヲアドレスバス信号
によりアクセスしてメモリ３の選択を行ない外部σＥ、
ＷＥ、Ｏ百を周知のタイミングでアクセスすることによ
りメモリ３のリード、ライト制御が可能である。この場
合各端子は外部電源プルアップ抵抗１３により外部電源
にプルアップされるのでノイズマージンの向上が計られ
る。ここでシリーズ抵抗１４は一般的に半導体素子の静
電気耐量を高めるために設けられている。

以上本発明の回路方式では外部電磁界及び静電気に強い
回路が実現できる。また外部電源（電磁妨害）がオフの
時４の電池電流が絶対外部に流出することは無くメモリ
３のデータ保持は完璧であるという効果を有する。

第５図は外部制御信号によりメモリカードのアクセスを
制御する本発明の他の実施例によるメモリカード回路の
回路構成を示す図である。この実施例ではメモリバック
アップ制御信号１６″はメモリの８２のみを制御し、制
御端子付バッファ１１及びデコーダのＣ８１は外部制御
信号１８により制御している。外部制御信号１８は外部
回路にてハードウェアまたはソフトウェア的に制御が自
由であり、また外部回路では外部制御信号１８の充分な
電磁妨害対策、静電気対策が可能であるから、これらの
影響を受けることなくバッファ１１及びデコーダ２の制
御を行うことができる。

〔発明の効果〕

以上のように、この発明によれば、メモリカードにおい
て外部電源オフ時にメモリの内部バンクアップ回路と外
部インターフェイスとを遮断する制御端子付バッファと
、外部電源オフ時にメモリの全入出力端子を低インピー
ダンス化するためのプルダウン手段とを備えた構成とし
たから外部電源オフ時における電磁妨害、静電気に強い
回路が実現するとともに内蔵の電池が外部に絶対に流出
しない信頼性の高いメモリカードを周知で安価な半導体
素子により構成できるという効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例によるメモリカードの回路構
成を示す図、第２図は従来のメモリカードの回路構成を
示す図、第３図は本発明に用いる制御端子付バッファの
１ゲ一ト分の回路例を示す図、第４図は本発明に用いる
制御端子付バッファの１ゲ一ト分の他の回路例を示す図
、第５図は本発明の他の実施例の回路構成を示す図であ
る。 １・・・メモリカードの全体回路、２・・・アドレスデ
コーダ、３・・・メモリ、４・・・バックアップ電池回
路、１０・・・電源回路、１１・・・制御端子付バッフ
ァ、１２・・・内部電源プルアンプ抵抗、１３・・・外
部電源プルアップ抵抗、１４・・・シリーズ抵抗、１５
・・・入力抵抗、１６・・・メモリバックアップ制御信
号。

Claims (3)

【特許請求の範囲】
1. （１）外部装置との間で情報のやりとりをすることので
   きるメモリカードにおいて、 　外部電源オン時に全入出力端子を外部電源電位にプル
   アップし、外部電源オフ時にこれらを低インピーダンス
   状態にプルダウンする入出力端子電位プルアップ・プル
   ダウン手段と、 　外部電源オフ時に内部電源により駆動され所定の外部
   制御信号を非活性状態とする外部制御信号非活性化手段
   と、 　外部電源オフ時にメモリをバックアップする上記内部
   電源と外部とを遮断する制御手段とを備えたことを特徴
   とするメモリカード。
2. （２）上記所定の外部制御信号はチップイネーブル信号
   ，ライトイネーブル信号，あるいは出力イネーブル信号
   であることを特徴とする特許請求の範囲第１項記載のメ
   モリカード。
3. （３）上記制御手段は外部電源のオン，オフを示す外部
   制御信号又はバックアップ制御信号を受ける制御端子を
   有し該信号によりオン，オフされる制御端子付バッファ
   であることを特徴とする特許請求の範囲第１項または第
   項記載のメモリカード。