KR920005168A - 테스트 모드 동안의 출력 동작으로부터 칩 동작 제어를 가진 반도체 메모리 - Google Patents

테스트 모드 동안의 출력 동작으로부터 칩 동작 제어를 가진 반도체 메모리 Download PDF

Info

Publication number
KR920005168A
KR920005168A KR1019910014214A KR910014214A KR920005168A KR 920005168 A KR920005168 A KR 920005168A KR 1019910014214 A KR1019910014214 A KR 1019910014214A KR 910014214 A KR910014214 A KR 910014214A KR 920005168 A KR920005168 A KR 920005168A
Authority
KR
South Korea
Prior art keywords
output
terminal
circuit
mode
integrated circuit
Prior art date
Application number
KR1019910014214A
Other languages
English (en)
Other versions
KR100205447B1 (en
Inventor
챨스 스틸 랜디
Original Assignee
원본 미기재
에이지에스-톰슨 마이크로일렉트로닉스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 원본 미기재, 에이지에스-톰슨 마이크로일렉트로닉스, 인코포레이티드 filed Critical 원본 미기재
Publication of KR920005168A publication Critical patent/KR920005168A/ko
Application granted granted Critical
Publication of KR100205447B1 publication Critical patent/KR100205447B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음

Description

테스트 모드 동안의 출력 동작으로부터 칩 동작 제어를 가진 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예를 포함하는 메모리 소자의 블럭도.
제2도는 제1도의 메모리 소자내의 테스트 모드동작 회로를 나타낸 블록도.
제2a도 및 제2b도는 제1도의 테스트 모드 동작 회로의 다른 실시예를 나타낸 블록도.
제3도는 제2도의 테스트 모드 동작 회로 내부의 과전압 검출회로를 나타낸 개략적 회로도.

Claims (20)

  1. 정상 동작 모드와 특별동작 모드를 가진 집적회로로서; 기능 회로와; 데이터 출력 단자와; 상기한 기능 회로 및 상기한 데이터 출력 단자에 결합되며, 상기한 기능 회로의 동작에 응답하여 상기한 데이터 출력 단자에 데이터를 제공하는 출력 버퍼와; 상기한 출력 버퍼가 동작되어야 함을 나타내는 제1상태와, 상기한 출력 버퍼가 동작불능되어야 함을 나타내는 제2상채를 가진 출력 동작 신호를 수신하기 위한 출력 동작 단자와; 상기한 출력 동작 단자 및 상기한 출력 버퍼에 결합되며, 상기한 출력 동작 단자에 수신되는 상기한 제2상태의 출력동작 신호에 응답하여 상기한 출력 버퍼를 동작 불능시키는 출력 동작 제어회로와; 하나의 모드 시동 신호를 수신하기 위한 제1단자와; 상기한 제1단자에 결합되는 입력을 구비하고, 상기한 제1단자에 수신되는 상기한 모드 시동 신호에 응답하여 특별 모드 동작 신호를 제공하는 출력을 구비하는 특별 모드 동작 회로와; 상기한 출력 동작 단자 및 상기한 특별 모드 동작 회로의 출력에 결합되며, 상기한 제2상태의 출력 동작 신호 및 상기한 특별 모드 동작신호에 응답하여 상기의 기능 회로를 동작시키는 칩 동작 회로로 구성됨을 특징으로 하는 집적회로.
  2. 제1항에 있어서, 상기 집적 회로는 제1상태에서 집적회로가 동작되어야 함을 나타내고 제2상태에서는 집적회로가 동작 불능되어야 함을 나타내는 신호를 수신하기 위한 제1의 칩 동작 단자를 부가적으로 포함하고 있으며, 상기한 특별 모드 동작 회로는 상기한 제1의 칩 동작 단자에 결합되는 입력을 가지는 한편, 상기한 제1의 칩 동작 단자에 수신되는 상기한 제1상태의 신호에 응답하여 그의 출력에 특별 모드 동작 불능 신호를 제공하는 것을 특징으로 하는 집적회로.
  3. 제2항에 있어서, 상기한 특별 모드 동작 회로는, 그의 출력에 상기한 특별 모드 동작 신호를 나타내는 제1상태의 신호와, 상기한 특별 모드 동작 불능 신호를 나타내는 제2상태의 신호를 제공하는 것을 특징으로 하는 집적회로.
  4. 제2항에 있어서, 상기한 기능 회로는 상기한 제1칩 동작 단자에 수신되는 상기한 제1상태의 신호에 응답하여 동작되는 것을 특징으로 하는 집적회로.
  5. 제4항에 있어서, 상기 집적 회로는 제2의 칩 동작 단자와; 상기한 제1 및 제2의 칩 동작 단자에 결합되는 입력과 상기한 특별 모드 동작 회로 및 상기한 기능 회로에 결합되는 출력을 구비하여, 상기한 제1 및 제2의 칩동작 단자에 수신되는 신호들의 논리적 조합에 응답하여, 제1상태에서 집적회로가 동작되어야 함을 나타내는 한편 제2상태에서 집적 회로가 동작 불능되어야 함을 나타내는 신호를 그 출력에 제공하는 칩 동작 조직을 부가적으로 포함한 것을 특징으로 하는 집적회로.
  6. 제1항에 있어서, 상기 집적 회로는 상기한 기능회로에 결합되는 데이터 입력 단자를 부가적으로 포함한 것을 특징으로 하는 집적회로.
  7. 제6항에 있어서, 동일의 단자가 상기한 데이터 입력 단자 및 상기한 데이터 출력 단자로서 작용하는 것을 특징으로 하는 집적회로.
  8. 제7항에 있어서, 상기 집적 회로는 제1상태에서 기록 동작이 요구되는 것을 나타내는 한편 제2상태에서 판독동작이 요구되는 것을 나타내는 기록 동작 신호를 수신하기 위한 기록 동작 단자를 부가적으로 포함하며, 상기한 출력 동작 제어 회로는, 상기한 기록 동작 단자에 수신되는 제1상태의 기록 동작 신호에 응답하여 상기한 출력 버퍼를 동작 불능시키기 위하여 상기한 기록 동작 단자에 결합되어 있는 것을 특징으로 하는 집적회로.
  9. 정상 동작 모드와 특별 동작 모드를 가진 회로의 동작을 제어하는 방법으로서 ; 상기의 정상 동작 모드에서, 출력 동작 단자에 수신되는 출력 동작 불능 신호에 응답하여 출력 버퍼를 동작 불능시키는 단계와 ; 제1단자에 모드 시동 신호를 수신하는 단계와; 상기한 모드시동 신호에 응답하여 상기한 특별 동작 모드를 동작시키는 단계와; 상기의 동작 단계 이후에, 상기한 출력 동작 단자에 수신되는 상기한 출력 동작 불능 신호에 응답하여 기능회로를 불능시키는 단계로 구성됨을 특징으로 하는 제어방법.
  10. 제9항에 있어서, 상기 제어 방법은 상기한 동작 단계 이후에, 상기한 출력 동작 단자에 수신되는 상기한 출력 동작 불능 신호에 응답하여 상기의 출력 버퍼를 동작 불능시키는 단계를 부가적으로 포함한 것을 특징으로 하는 제어방법.
  11. 제9항에 있어서, 상기 제어방법은, 제1상태에서 상기한 회로가 동작되어야 함을 나타내는 한편 제2상태에서 상기한 회로가 동작 불능되어야 함을 나타내는 신호를 칩 동작 단자에 수신하는 단계와 ; 상기한 정상 동작모드에서, 상기한 칩 동작 단자에 수신되는 상기한 칩 동작 신호에 응답하여 상기한 기능 회로를 동작 불능시키는 단계를 부가적으로 포함한 것을 특징으로 하는 제어방법.
  12. 제11항에 있어서, 상기 제어방법은 상기한 동작 단계이후, 상기한 칩 동작 단자에 수신되는 상기한 제1상태의 신호에 응답하여 상기한 특별 동작 모드를 동작 불능시키는 단계를 부가적으로 포함한 것을 특징으로 하는 방법.
  13. 정상동작 모드와 특별동작 모드를 가진 집적회로로서 ; 기능 회로와 ; 출력단자와; 상기한 기능회로 및 상기한 출력단자에 결합되며, 상기한 기능 회로로부터 상기한 출력단자에 데이타를 제공하는 수단과; 상기한 출력의 동작 및 동작 불능을 나타내는 출력 동작 신호를 수신하는 출력 동작 단자와; 상기한 출력 동작 단자 및 상기한 데이터 제공 수단에 결합되며, 상기한 출력의 동작 불능을 나타내는 출력 동작 신호의 수신에 응답하여 상기한 출력단자를 "고"임피던스 상태로 만드는 출력 제어 수단과 ; 모드 시동 신호를 수신하는 제1단자와 ; 상기한 제1단자에 결합되며, 상기한 제1단자에 수신되는 모드 시동 신호에 응답하여 특별 동작 모드를 동작시키는 특별 모드 동작 수단과; 상기한 기능회로, 상기한 출력 동작 단자 및 상기한 특별 모드 동작 수단에 결합되며, 상기한 특별 동작 모드에서, 상기한 회로의 동작 불능을 나타내는 상기한 출력 동작 신호에 수신에 응답하는 기능 회로로 구성됨을 특징으로 하는 집적회로.
  14. 제13항에 있어서, 상기한 제어수단은 또한 상기한 회로의 동작을 나타내는 상기한 출력 동작 신호의 수신에 응답하여 상기한 특별 동작 모드에서 상기한 기능 회로를 동작시키도록 된 것을 특징으로 하는 집적회로.
  15. 제13항에 있어서, 상기 집적 회로는, 상기한 회로의 동작 및 동작 불능을 나타내는 칩 동작 신호를 수신하는 칩 동작 단자와 ; 상기한 기능 회로 및 상기한 칩 동작 단자에 결합되며, 상기한 회로의 동작 불능을 나타내는 칩 동작 신호에 응답하여 상기한 정상동작 모드에서 상기한 회로를 동작 불능시키는 칩 동작 수단으로 부가적으로 포함한 것을 특징으로 하는 집적회로.
  16. 제15항에 있어서, 상기한 칩 동작 수단은 또한 상기한 특별 모드 동작 수단에 결합되며, 상기한 회로의 동작을 나타내는 칩 동작 신호의 수신에 응답하여 상기한 특별 동작 모드를 동작 불능시키도록 된 것을 특징으로 하는 집적회로.
  17. 제13항에 있어서, 상기한 출력 제어 수단은, 상기한 정상 동작 모드 및 상기한 특별 동작 모드에서 상기한 출력의 동작 불능을 나타내는 출력 동작 신호의 수신엔 응답하여, 상기한 출력단자를 "고"임피던스 상태로 만드는 것을 특징으로 하는 집적회로.
  18. 제13항에 있어서, 상기한 특별 동작 모드가 특별 테스트 모드인 것을 특징으로 하는 집적회로.
  19. 제13항에 있어서, 상기한 기능 회로는 상기한 제1단자에 결합되며, 정상동작 모드에서 상기한 제1단자에 수신되는 제1 및 제2레벨 사이의 범위에 있는 크기를 가진 신호에 응답하여 어느 일정한 기능을 수행하도록 된 것을 특징으로 하는 집적회로.
  20. 제19항에 있어서, 상기한 모드 시동 신호는 상기한 제1 및 제2레벨 사이의 범위 밖에 있는 크기를 가진 신호인 것을 특징으로 하는 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910014214A 1990-08-17 1991-08-14 Semiconductor memory with chip enable control from output enable KR100205447B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/569,002 US5134586A (en) 1990-08-17 1990-08-17 Semiconductor memory with chip enable control from output enable during test mode
US07/569,002 1990-08-17

Publications (2)

Publication Number Publication Date
KR920005168A true KR920005168A (ko) 1992-03-28
KR100205447B1 KR100205447B1 (en) 1999-07-01

Family

ID=24273687

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910014214A KR100205447B1 (en) 1990-08-17 1991-08-14 Semiconductor memory with chip enable control from output enable

Country Status (5)

Country Link
US (1) US5134586A (ko)
EP (1) EP0475590B1 (ko)
JP (1) JP3221887B2 (ko)
KR (1) KR100205447B1 (ko)
DE (1) DE69125076T2 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5072138A (en) 1990-08-17 1991-12-10 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with sequential clocked access codes for test mode entry
US5299203A (en) 1990-08-17 1994-03-29 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with a flag for indicating test mode
US5235549A (en) * 1991-12-23 1993-08-10 Intel Corporation Semiconductor device with apparatus for performing electrical tests on single memory cells
JPH0636593A (ja) * 1992-07-14 1994-02-10 Mitsubishi Electric Corp 半導体記憶装置
US5331571A (en) * 1992-07-22 1994-07-19 Nec Electronics, Inc. Testing and emulation of integrated circuits
US5406554A (en) * 1993-10-05 1995-04-11 Music Semiconductors, Corp. Synchronous FIFO having an alterable buffer store
US5629943A (en) * 1993-12-22 1997-05-13 Sgs-Thomson Microelectronics, Inc. Integrated circuit memory with double bitline low special test mode control from output enable
US5526311A (en) * 1993-12-30 1996-06-11 Intel Corporation Method and circuitry for enabling and permanently disabling test mode access in a flash memory device
US5659508A (en) * 1995-12-06 1997-08-19 International Business Machine Corporation Special mode enable transparent to normal mode operation
US6144594A (en) 1996-01-19 2000-11-07 Stmicroelectronics, Inc. Test mode activation and data override
US5793775A (en) * 1996-01-26 1998-08-11 Micron Quantum Devices, Inc. Low voltage test mode operation enable scheme with hardware safeguard
JP2006293889A (ja) * 2005-04-14 2006-10-26 Oki Electric Ind Co Ltd チップイネーブル制御回路、メモリ制御回路、及びデータ処理システム
CN116129984B (zh) * 2023-04-17 2023-06-23 华中科技大学 一种宽电压域sram读检错电路、方法及应用

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59185097A (ja) * 1983-04-04 1984-10-20 Oki Electric Ind Co Ltd 自己診断機能付メモリ装置
US4794559A (en) * 1984-07-05 1988-12-27 American Telephone And Telegraph Company, At&T Bell Laboratories Content addressable semiconductor memory arrays
US4654849B1 (en) * 1984-08-31 1999-06-22 Texas Instruments Inc High speed concurrent testing of dynamic read/write memory array
JPS62170094A (ja) * 1986-01-21 1987-07-27 Mitsubishi Electric Corp 半導体記憶回路
JPS62229600A (ja) * 1986-03-31 1987-10-08 Toshiba Corp 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
EP0475590A1 (en) 1992-03-18
JPH05325595A (ja) 1993-12-10
US5134586A (en) 1992-07-28
DE69125076T2 (de) 1997-10-30
EP0475590B1 (en) 1997-03-12
JP3221887B2 (ja) 2001-10-22
DE69125076D1 (de) 1997-04-17
KR100205447B1 (en) 1999-07-01

Similar Documents

Publication Publication Date Title
KR860002148A (ko) 반도체 집적회로 장치
KR920005167A (ko) 테스트 모드 진입을 위한 복수의 클럭킹을 가진 반도체 메모리
DE69133365D1 (de) Halbleiterspeicher mit sequenzgetakteten Zugriffscodes zum Eintritt in den Prüfmodus
KR920005168A (ko) 테스트 모드 동안의 출력 동작으로부터 칩 동작 제어를 가진 반도체 메모리
KR850002911A (ko) 단일칩 마이크로 컴퓨터
KR920005173A (ko) 칩 동작상에 자동 테스트 모드의 이탈을 가진 반도체 메모리
KR880014482A (ko) 반도체 집적회로 장치
KR920005172A (ko) 테스트 모드 진입을 위한 클럭된 호출 코드를 가지는 반도체 메모리
KR920005169A (ko) 테스트 모드를 지시하기 위한 플래그를 가지는 반도체 메모리
US5459421A (en) Dynamic-static master slave flip-flop circuit
KR920015385A (ko) 쌍방향 입출력단자용 바운더리 스캔셀
KR960035657A (ko) 데이타 압축 시험기능을 갖는 반도체 기억장치 및 그 시험방법
KR900013621A (ko) 반도체장치
KR910015057A (ko) 반도체집적회로
KR890004496A (ko) 반도체 집적회로
KR910006994A (ko) 센스 앰프회로
KR960012401A (ko) 반도체 집적장치
KR950001862A (ko) 반도체 집적 회로 장치
US6563353B2 (en) Circuit to eliminate bus contention at chip power up
KR900013609A (ko) 집적 회로용 이벤트 제한 검사 구조물
KR890015285A (ko) 반도체집적회로의 오동작방지회로
KR960012497A (ko) 반도체 집적회로
KR970031616A (ko) 다수의 통신 전송 방식을 선택적으로 사용하기 위한 통신 시스템
JPS6466900A (en) Semiconductor integrated circuit device
KR960018904A (ko) 라이트 인에이블신호 버퍼회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020327

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee