JPH1131959A

JPH1131959A - 半導体装置

Info

Publication number: JPH1131959A
Application number: JP9182826A
Authority: JP
Inventors: Kazuhide Kurosaki; 一秀黒崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-07-08
Filing date: 1997-07-08
Publication date: 1999-02-02
Anticipated expiration: 2017-07-08
Also published as: KR19990013295A; KR100291120B1; US5903501A; JP3272982B2

Abstract

(57)【要約】【課題】リーク電流を防ぐともに消費電流を小さく抑
えることができる３Ｖ／５Ｖトレラント出力ドライバー
回路を提供することを目的とする。【解決手段】ｐＭＯＳプルアップ・トランジスタとｎ
ＭＯＳプルダウン・トランジスタを有する出力ドライバ
回路において、ｐＭＯＳプルアップ・トランジスタと出
力の間に直列に配されたｎＭＯＳトランジスタと、前記
ｎＭＯＳトランジスタのゲート電圧をハイ・データ出力
時に昇圧する昇圧手段を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置における
出力ドライバ回路に関し、特に３Ｖデバイスに設けられ
３Ｖデバイスと５Ｖデバイスとの接続を可能にする出力
ドライバ回路に関する。

【０００２】

【従来の技術】近年半導体装置においては、３Ｖデバイ
スと５Ｖデバイスが混在していることが多い。このよう
な場合、両者のデバイスに接続することが可能な出力ド
ライバ回路が用いられる。３Ｖのデバイスの出力ドライ
バ回路をｐＭＯＳトランジスタとｎＭＯＳトランジスタ
から成る構成とする場合がある。ｐＭＯＳトランジスタ
のドレインとｎＭＯＳトランジスタのドレインは共通に
入出力端子に接続され、入出力端子はデータバスに接続
される。このような構成においてデータ・バス上に５Ｖ
の信号が乗ってきた場合、５Ｖの信号によってプルアッ
プ側のｐＭＯＳトランジスタのドレインとｎ−ｗｅｌｌ
の間のＰＮ接合に順方向の電圧が加わってしまいリーク
電流が流れてしまうという問題がある。

【０００３】図１、図２にリーク電流の問題を回避する
ための従来例を示す。図１の出力ドライバ回路は出力バ
ッファ１、昇圧回路２、直列に接続されたプルアップ側
ｎＭＯＳトランジスタ３およびプルダウン側ｎＭＯＳト
ランジスタ４から成る。ｎＭＯＳトランジスタ３のソー
スとｎＭＯＳトランジスタ４のドレインは共通に入出力
端子（Ｉ／Ｏ）５に接続されており、入出力端子５はデ
ータバスに接続されている。

【０００４】出力バッファ１は出力イネーブル信号／Ｏ
Ｅとデータを受け取り、昇圧回路２を駆動する信号をＤ
ＰＵノードに出力するとともにｎＭＯＳトランジスタ４
のゲートに供給するための電圧をＤＰＤノードに出力す
る。昇圧回路２はプルアップ側のｎＭＯＳトランジスタ
３のゲートに印加する電圧をＶＰＵＭＰノードに出力す
ることによってｎＭＯＳトランジスタ３を制御する。具
体的には、スタンドバイ時にはプライム電圧ＶＳＳをプ
ルアップ側ｎＭＯＳトランジスタ３及びプルダウン側の
ｎＭＯＳトランジスタ４のゲートに印加する。ハイデー
タを出力する場合、ＶＳＳをいったんＶＣＣまで昇圧
し、さらにはｎＭＯＳトランジスタ３を十分オンさせる
のに必要な電圧まで昇圧する。このようにすればｎＭＯ
Ｓトランジスタ３による電圧降下がなくＶＣＣを出すこ
とができる。

【０００５】ローデータ出力時にはＤＰＤノードに出力
された電圧によってプルダウン側ｎＭＯＳトランジスタ
４をオンしデータ・バスの電圧をグラウンド電位までプ
ルダウンする。この時プルアップ側のｎＭＯＳトランジ
スタ３はオフである。ハイデータ出力時には、プルアッ
プ側ｎＭＯＳトランジスタ３がＶＰＵＭＰから昇圧電圧
を受け取ることによってオンとなり入出力端子５を所定
の電圧ＶＣＣと接続する。このためデータバスの電圧が
ＶＣＣにプルアップされる。プルダウン側ｎＭＯＳトラ
ンジスタ４はオフとなる。

【０００６】図１ではプルアップ側のトランジスタ３は
ｎＭＯＳトランジスタであるためｎ−ｗｅｌｌではなく
ｐ−ｗｅｌｌを有する。従ってリーク電流の問題は回避
される。図２は３Ｖ／５ＶトレラントＩ／Ｏを実現する
別の従来の構成を示す。出力ドライバーのプルアップ側
のｐＭＯＳトランジスタ１３と入出力端子１６との間に
ｎＭＯＳトランジスタ１４が挿入されている。出力バッ
ファ１１は出力イネーブル信号／ＯＥとデータを受け取
り、プルアップ側のｐＭＯＳトランジス１３のゲートに
印加する電圧をＤＰＵノードに出力することによってプ
ルアップ側のｐＭＯＳトランジスタ１３を制御するとと
もに、プルダウン側のｎＭＯＳトランジスタ１５のゲー
トに印加する電圧をＤＰＤノードに出力することによっ
てプルダウン側のｎＭＯＳトランジスタ１５を制御す
る。昇圧回路１２はｎＭＯＳトランジスタ１４のゲート
に常時ＶＣＣと閾値電圧Ｖｔｈの和を印加している。そ
のため、スタンバイ時にデータ・バスに５Ｖの信号が乗
ってきた時にｎＭＯＳトランジスタ１４のゲートとドレ
インの電圧バランスがとれる形になりプルアップ側のｐ
ＭＯＳトランジスタ１３のドレインにはリーク電流を流
すに足る電圧は加わらない。

【０００７】

【発明が解決しようとする課題】上述したように図１に
示す従来例では、３Ｖデバイスに５Ｖ信号が入力した場
合のリーク電流を防ぎ、ハイ・データ読出し時にはプル
アップ側のｎＭＯＳのゲート電圧を昇圧して、３Ｖ／５
ＶのトレラントＩ／Ｏを実現していた。しかしこの場合
ハイ・データ読出し時にプルアップ側のｎＭＯＳトラン
ジスタ３のゲート電圧をまずＶＣＣまで上げてそれから
昇圧するため、出力波形には段が生じアクセス・タイム
を遅らせる原因となっていた。またアクセスタイムを遅
らせないために、ＶＳＳからＶＣＣに昇圧しさらに昇圧
する動作を速く行うと、流れる電流の変化量が大きくノ
イズ発生の原因にもなっていた。

【０００８】また図２に示す従来例では、常にｎＭＯＳ
トランジスタ１４のゲートをＶＣＣ＋Ｖｔｈに昇圧して
いるため、スタンバイ時の消費電流が大きくなってい
た。またｎＭＯＳトランジスタ１４のゲートはＶＣＣ＋
Ｖｔｈにまでしか昇圧していないため、速いアクセス・
タイムを得るにはｎＭＯＳトランジスタ１２のサイズを
大きくして能力を上げる必要があった。

【０００９】そこで本発明の目的は、リーク電流を防ぐ
ともに消費電流を小さく抑えることができる３Ｖ／５Ｖ
トレラント出力ドライバー回路を具備する半導体装置を
提供することにある。

【００１０】

【課題を解決するための手段】請求項１記載の出力ドラ
イバ回路はｐＭＯＳプルアップ・トランジスタとｎＭＯ
Ｓプルダウン・トランジスタを有し、ｐＭＯＳプルアッ
プ・トランジスタと出力の間に直列に配されたｎＭＯＳ
トランジスタと、前記ｎＭＯＳトランジスタのゲート電
圧をハイ・データ出力時に昇圧する昇圧手段を備えてな
る。

【００１１】請求項１の出力ドライバ回路ではプルアッ
プ側のｐＭＯＳトランジスタは直接出力に接続されてお
らず、チップ・スタンバイ時にはプルアップ側のｐＭＯ
Ｓのドレイン電圧はリーク電流を生じるレベルにまでは
上昇しない。従ってリーク電流を防ぐとともに消費電流
を抑えることができる。請求項２記載の出力ドライバ回
路では、昇圧手段は、ハイ・データ出力時にｐＭＯＳプ
ルアップ・トランジスタがＯＮする前にｎＭＯＳトラン
ジスタのゲート電圧を昇圧する。

【００１２】請求項２の出力ドライバ回路によれば、デ
ータ読出し時には、貫通電流を避けるためにｐＭＯＳト
ランジスタのオンには遅延がかかっているので、その間
にプルアップ側のｎＭＯＳトランジスタのゲート電圧を
十分に昇圧することにより、ハイ・データ読出し時に出
力の段によるアクセスタイムの遅れが無く電流の変化量
をプルアップ側のｐＭＯＳトランジスタで制御すること
でノイズ発生を抑えることが可能になる。またプルアッ
プ側のｎＭＯＳトランジスタのゲート電圧は十分に昇圧
されているのでプルアップ側のｎＭＯＳトランジスタの
サイズを比較的小さくすることができる。

【００１３】請求項３記載の出力ドライバ回路では、昇
圧手段はチップ・アクティブ中にアクティブとなる昇圧
回路と出力イネーブル信号に基づいて昇圧回路が出力し
た昇圧電圧をｎＭＯＳトランジスタのゲートに伝えるス
イッチ回路から成る。請求項３の出力ドライバによれ
ば、リーク電流を防ぐとともに消費電流を抑えることが
できる。

【００１４】請求項４記載の出力ドライバ回路では昇圧
回路はハイ・データ出力時のみｎＭＯＳトランジスタの
ゲート電圧を昇圧する。請求項４の出力ドライバ回路で
は、消費電流をさらに抑えることができる。請求項５記
載の出力ドライバ回路では、昇圧手段をハイ・データ出
力時とロー・データ出力時とで出力を切り替えるスイッ
チ回路で構成し、ハイ・データ出力時にｐＭＯＳプルア
ップ・トランジスタと出力の問のｎＭＯＳトランジスタ
のゲートをセルフ・プーストする。

【００１５】請求項５の出力ドライバ回路によれば、昇
圧回路を省略することができ、出力ドライバ全体を簡素
化するとともに消費電流を抑えることができる。請求項
６記載の半導体メモリ装置は、情報を記憶するメモリセ
ルと、メモリセルへの情報の記憶を制御する制御回路
と、前記制御回路からの制御信号に基づいてメモリセル
からのデータをラッチするデータ・ラッチ回路と、前記
データ・ラッチ回路からのデータを外部の半導体装置に
対して出力する目的でｐＭＯＳプルアップ・トランジス
タとｎＭＯＳプルダウン・トランジスタから構成される
出力ドライバ回路を備えて成る半導体メモリ装置であっ
て、ｐＭＯＳプルアップ・トランジスタと出力の間に直
列に配されたｎＭＯＳトランジスタと、前記ｎＭＯＳト
ランジスタのゲート電圧をハイ・データ出力時に昇圧す
る昇圧手段を備えてなる。

【００１６】請求項６の半導体メモリ装置によれば、リ
ーク電流を防ぐとともに消費電流を抑えることができ
る。

【００１７】

【発明の実施の形態】図３は本発明の第１実施例による
半導体装置の出力ドライバ回路を示すブロック図であ
る。ｐＭＯＳプルアップ・トランジスタ２４と出力の問
にｎＭＯＳトランジスタ２５が直列に接続されている。
ハイ・データ読み出し時、昇圧回路２１はｎＭＯＳトラ
ンジスタ２５のゲートを昇圧するための電圧（昇圧電
圧）をＶＰＵＭＰノードおよびＶＰＵノードに出力す
る。しかし常時昇圧としないために、昇圧回路２１はス
イッチ回路２２に接続されている。チップ・スタンバイ
時（チップ・イネーブル信号／ＣＥがハイレベルにあり
オフの状態）にはＶＰＵノードに出力されるプルアップ
側のｎＭＯＳトランジスタ２５のゲート電圧はスイッチ
回路２２の作用によりＶＣＣになっていて、出力に５Ｖ
信号が入力した場合でもプルアップ側のｐＭＯＳトラン
ジスタ２４のドレイン電圧はＶＣＣ−Ｖｔｈにしかなら
ず、ｐＭＯＳトランジスタ２４のドレインとｎ−ｗｅｌ
ｌとの間に順バイアス電圧が加わらずリーク電流は流れ
ない。チップ・アクティブ時にはチップ・イネーブル信
号（／ＣＥ）によって昇圧回路２１が動作しＶＣＣを越
える昇圧電圧を作り、出力イネーブル信号（／ＯＥ）に
よってスイッチ回路２２がオンして昇圧電圧をｎＭＯＳ
トランジスタ２５のゲートに伝える。さらにハイ・デー
タ出力時にはＤＰＵノードに出力された電圧によってプ
ルアップ側のｐＭＯＳトランジスタ２４はオンになるよ
うに制御される。ハイ・データ出力時の出力電流をプル
アップ側のｐＭＯＳトランジスタ２４で制御し変化量を
小さくしてノイズ発生を抑えることが可能になる。なお
プルダウン側のｎＭＯＳトランジスタ２６の動作は従来
例と同様であるのでその説明は省略する。

【００１８】図６は図３の出力ドライバ回路の動作を示
す波形図である。チップ・イネーブル信号／ＣＥがロー
になるとＶＰＵＭＰノードの電圧は図３を参照して後述
する昇圧回路２１によってＶＣＣからただちに昇圧され
る。データがハイになってから所定の遅延があった後、
出力イネーブル信号／ＯＥがローとなり、それにともな
って図５を参照して後述するスイッチ回路２２が切り替
わって昇圧回路２１を選択し、ＶＰＵノードの電圧はＶ
ＣＣから昇圧電圧まで昇圧される。また出力イネーブル
信号／ＯＥがローとなることによって出力バッファ２３
はＤＰＵノードの電圧をローとしプルアップ側のｐＭＯ
Ｓトランジスタ２４をオンにする。よってデータバスに
ハイ・データが出力される。ここでデータがローになっ
た時、出力バッファ２３がＤＰＵノードに出力する電圧
はハイとなり、プルアップ側のｐＭＯＳトランジスタ２
４はオフとなる。同時にＤＰＤノードの電圧が上昇して
ｎＭＯＳトランジスタ２６がオンし、データバスにはロ
ー・データが出力される。このように図３に示した半導
体装置は、データのレベルに対応してすみやかに出力を
切り替えるとともに、出力イネーブル時にのみ昇圧回路
２１からの電圧がｎＭＯＳトランジスタ２５に供給され
るため、消費電流を抑えるように動作する。

【００１９】図４は図３の昇圧回路２１の構成を示す図
である。直列に繋がれたインバータＩＮＶ１、ＩＮＶ
２、ＩＮＶ３およびＩＮＶ４のうちインバータＩＮＶ４
の出力がＮＡＮＤゲートＧ１の一方の入力とされてい
る。一方、チップ・イネーブル信号／ＣＥがインバータ
ＩＮＶ５に入力され、インバータＩＮＶ５の出力がＮＡ
ＮＤゲートＧ１のもう一方の入力とされている。ＮＡＮ
ＤゲートＧ１の出力はインバータＩＮＶ１に入力される
とともに、インバータＩＮＶ６に入力されている。イン
バータＩＮＶ６の出力はコンデンサＣ１を介してｎＭＯ
ＳトランジスタＱ１およびｎＭＯＳトランジスタＱ２の
ゲートに共通に接続されている。

【００２０】電圧ＶＣＣはｎＭＯＳトランジスタＱ１お
よびＱ２を通りＶＰＵＭＰノードにそのまま出力され
る。ここでチップ・イネーブル信号／ＣＥがハイの時、
インバータＩＮＶ５の出力はローとなり、ＮＡＮＤゲー
トＧ１の出力はハイとなる。インバータＩＮＶ６の出力
はローとなりコンデンサＣ１には電荷がチャージされ
る。昇圧は行なわれない。

【００２１】ここでチップ・イネーブル信号／ＣＥがロ
ーに変化した時、インバータＩＮＶ５の出力はハイとな
る。ＮＡＮＤゲートＧ１の直前の出力はハイなのでこれ
がインバータＩＮＶ１〜ＩＮＶ４を通りＮＡＮＤゲート
Ｇ１にハイレベルの状態で入力される。よってＮＡＮＤ
ゲートＧ１の入力は共にハイとなり、これを受けてＮＡ
ＮＤゲートＧ１の出力はローとなる。よってインバータ
ＩＮＶ６の出力はハイ（電圧ＶＣＣ）となり、それにコ
ンデンサＣ１にチャージされた電荷がプラスされｎＭＯ
ＳトランジスタＱ２を介してＶＰＵＭＰノードに加わ
る。すなわちＶＰＵＭＰノードには昇圧電圧ＶＣＣ＋Ｖ
Ｃ（コンデンサＣ１のチャージ電圧）が供給される。

【００２２】図５は図３のスイッチ回路２２の構成を示
す図である。ｎＭＯＳトランジスタＱ５およびｐＭＯＳ
トランジスタＱ３が直列に繋がれｎＭＯＳトランジスタ
Ｑ５のソース側は接地されている。ｎＭＯＳトランジス
タＱ６およびｐＭＯＳトランジスタＱ４が直列に繋がれ
ておりｎＭＯＳトランジスタＱ６のソース側は接地され
ている。ｐＭＯＳトランジスタＱ３のゲートは直列に繋
がれたｐＭＯＳトランジスタＱ４およびｎＭＯＳトラン
ジスタＱ６のドレインに共通に接続されると共にｐＭＯ
ＳトランジスタＱ７のゲートに接続されている。ｐＭＯ
ＳトランジスタＱ４のゲートは直列に繋がれたｐＭＯＳ
トランジスタＱ３およびｎＭＯＳトランジスタＱ５のド
レインに共通に接続されると共にｐＭＯＳトランジスタ
Ｑ８のゲートに接続されている。ｐＭＯＳトランジスタ
Ｑ３のソースとｐＭＯＳトランジスタＱ４のソースはＶ
ＰＵＭＰノードに共通に接続されている。ｐＭＯＳトラ
ンジスタＱ７のソースはＶＰＵＭＰノードに接続され、
ｐＭＯＳトランジスタＱ８のソースはＶＣＣに接続され
ている。ｐＭＯＳトランジスタＱ７およびｐＭＯＳトラ
ンジスタＱ８のドレインは共通にＶＰＵノードに接続さ
れている。出力イネーブル信号／ＯＥはｎＭＯＳトラン
ジスタＱ５のゲートに供給されるとともにインバータＩ
ＮＶ７に入力され、インバータＩＮＶ７の出力はｎＭＯ
ＳトランジスタＱ６のゲートに供給されている。

【００２３】スイッチ回路２２は、出力イネーブル信号
／ＯＥがハイの時ＶＰＵノードに電圧ＶＣＣを供給し、
出力イネーブル／ＯＥがローの時ＶＰＵノードにＶＰＵ
ＭＰノードよりの昇圧電圧ＶＣＣ＋ＶＣを供給するよう
動作する。出力イネーブル信号／ＯＥがハイの時、ｎＭ
ＯＳトランジスタＱ５はオンとなり、ｎＭＯＳトランジ
スタＱ６はオフとなる。ｎＭＯＳトランジスタＱ５がオ
ンとなることによってｐＭＯＳトランジスタＱ４および
ｐＭＯＳトランジスタＱ８のゲートがグラウンドと同電
位とされ、ｐＭＯＳトランジスタＱ４およびｐＭＯＳト
ランジスタＱ８はそれぞれオンになる。ｐＭＯＳトラン
ジスタＱ４のドレインには、ＶＰＵＭＰノードから供給
される昇圧電圧が現れ、これがｐＭＯＳトランジスタＱ
７のゲートに供給されるため、ｐＭＯＳトランジスタＱ
７はオフとなる。従ってＶＰＵノードにはオンとなった
ｐＭＯＳトランジスタＱ８を介して電圧ＶＣＣのみが加
わり、昇圧は行なわれない。

【００２４】出力イネーブル信号／ＯＥがローになった
時、ｎＭＯＳトランジスタＱ５はオフとなり、ｎＭＯＳ
トランジスタＱ６はオンとなる。ｎＭＯＳトランジスタ
Ｑ６がオンとなることによって、ｐＭＯＳトランジスタ
Ｑ３およびｐＭＯＳトランジスタＱ７はそれぞれオンに
なる。ｐＭＯＳトランジスタＱ３のドレインには、ＶＰ
ＵＭＰノードから供給される昇圧電圧が現れ、これがｐ
ＭＯＳトランジスタＱ８のゲートに供給されるため、ｐ
ＭＯＳトランジスタＱ８はオフとなる。従って、ＶＰＵ
ノードにはオンとなったｐＭＯＳトランジスタＱ７を介
してＶＰＵＭＰノードから供給される昇圧電圧が加わ
り、昇圧が行なわれる。

【００２５】図７は本発明の第２実施例による半導体装
置の出力ドライバ回路を示すブロック図である。図７
中、図３の構成要素に対応する構成要素については同じ
符号を付すとともにその説明を省略する。図３の構成に
おけるスイッチ回路２２がデータとは無関係に動作する
のに対し、図７のスイッチ回路３１はデータ信号を受け
取る構成とされている。出力イネーブル信号／ＯＥがロ
ーになりデータがハイになった時にのみ、昇圧回路３２
が動作してスイッチ回路１１により昇圧電圧をＶＰＵノ
ードに出力する。すなわちプルアップ側のｎＭＯＳトラ
ンジスタ２５のゲートはハイ・データ出力時のみ昇圧さ
れる。この場合チップ・アクティブ中に常に昇圧回路２
１が動作している図３の実施例に比べ、ハイ・データ出
力時のみ昇圧されるので消費電流を少なくすることがで
きる。

【００２６】図９は図７の出力ドライバ回路の動作を示
す波形図である。出力イネーブル信号／ＯＥ（後述する
半導体装置全体のブロック図である図１３ではＯＥＢ）
がローになると、データはハイの場合に図８を参照して
後述するスイッチ回路３１によってＶＰＵノードがＶＣ
Ｃと切り離され、同じく図８を参照して後述する昇圧回
路３２で昇圧される。同時に出力バッファ２３ではハイ
・データを出力するためにＤＰＵ、ＤＰＤノードがＶＳ
Ｓになる。これにより入出力端子２７にはハイ・データ
が出力される。プルアップ側ｎＭＯＳトランジスタ２５
のゲートが昇圧されているので、プルアップ側ｎＭＯＳ
トランジスタ２５による電圧降下がなくデータ・バスの
電圧はＶＣＣになる。

【００２７】またデータがローの場合にはＶＰＵノード
は昇圧されることなくその電圧はＶＣＣである。出力バ
ッファではロー・データを出力するためにＤＰＵ、ＤＰ
Ｄノードの電圧はＶＣＣになり、入出力端子２７にはロ
ー・データが出力される。このように図７の出力ドライ
バ回路はデータのレベルに応じてすみやかに出力を切り
替えるとともに、ハイデータ出力時のみ昇圧回路からの
昇圧電圧の供給が行なわれるため消費電流をさらに抑え
るように動作する。

【００２８】図８は図７のスイッチ回路３１と昇圧回路
３２を一つのまとまりとして図示したものである。出力
イネーブル信号／ＯＥがインバータＩＮＶ８に入力さ
れ、インバータＩＮＶ８の出力はＮＡＮＤゲートＧ２に
入力されている。ＮＡＮＤゲートＧ２のもう一方の入力
としてデータ信号が与えられている。ｎＭＯＳトランジ
スタＱ１１およびｐＭＯＳトランジスタＱ９が直列に繋
がれｎＭＯＳトランジスタＱ１１のソース側は接地され
ている。ｎＭＯＳトランジスタＱ１２およびｐＭＯＳト
ランジスタＱ１０が直列に繋がれておりｎＭＯＳトラン
ジスタＱ１２のソース側は接地されている。ｐＭＯＳト
ランジスタＱ９のゲートは直列に繋がれたｐＭＯＳトラ
ンジスタＱ１０およびｎＭＯＳトランジスタＱ１２のド
レインに共通に接続されている。ｐＭＯＳトランジスタ
Ｑ１０のゲートは直列に繋がれたｐＭＯＳトランジスタ
Ｑ９およびｎＭＯＳトランジスタＱ１１のドレインに共
通に接続されると共にｐＭＯＳトランジスタＱ１３のゲ
ートに接続されている。ｐＭＯＳトランジスタＱ９のソ
ースとｐＭＯＳトランジスタＱ１０のソースはＶＰＵノ
ードに共通に接続されている。ｐＭＯＳトランジスタＱ
１３のソースには電圧ＶＣＣが供給されている。ｐＭＯ
ＳトランジスタＱ１３のドレインはＶＰＵノードに接続
されている。ＮＡＮＤゲートＧ２の出力はｎＭＯＳトラ
ンジスタＱ１１のゲートに供給されているとともにイン
バータＩＮＶ９を介してｎＭＯＳトランジスタＱ１２の
ゲートに供給されている。インバータＩＮＶ９の出力は
コンデンサＣ２を介してＶＰＵノードにも供給されてい
る。

【００２９】出力イネーブル信号／ＯＥがロ−でデータ
がローの時、ＮＡＮＤゲートＧ２の出力はハイとなる。
従ってｎＭＯＳトランジスタＱ１１がオンになり、ｎＭ
ＯＳトランジスタＱ１２がオフとなる。ｎＭＯＳトラン
ジスタＱ１１がオンになることによりｐＭＯＳトランジ
スタＱ１０およびｐＭＯＳトランジスタＱ１３のゲート
がグラウンドと同電位とされｐＭＯＳトランジスタＱ１
０およびｐＭＯＳトランジスタＱ１３がそれぞれオンと
なる。電圧ＶＣＣはｐＭＯＳトランジスタＱ１３を通り
そのままＶＰＵノードに供給される。一方インバータＩ
ＮＶ９の出力はローとなるためコンデンサＣ２には電荷
がチャージされる。

【００３０】ここでデータがハイになるとＮＡＮＤゲー
トＧ２の出力がローとなる。従ってｎＭＯＳトランジス
タＱ１２がオンになり、ｎＭＯＳトランジスタＱ１１が
オフとなる。ｎＭＯＳトランジスタＱ１２がオンになる
ことによりｐＭＯＳトランジスタＱ９のゲートがグラウ
ンドと同電位とされ、ｐＭＯＳトランジスタＱ９はオン
となる。従ってｐＭＯＳトランジスタＱ９のドレインに
はＶＰＵノードの電圧が現れそれがｐＭＯＳトランジス
タＱ１３のゲートに供給されるためｐＭＯＳトランジス
タＱ１３はオフとなり、ＶＰＵノードは電圧ＶＣＣから
切り離される。一方、インバータＩＮＶ９の出力はハイ
（電圧ＶＣＣ）となり、それにコンデンサＣ２にチャー
ジされた電荷がプラスされＶＰＵノードに加わる。すな
わちＶＰＵノードには昇圧電圧ＶＣＣ＋ＶＣ（コンデン
サのチャージ電圧）が出力される。

【００３１】図１０は本発明の第３実施例による半導体
装置の出力ドライバ回路を示すブロック図である。図１
０中、図３に示す構成要素に対応する構成要素について
は同じ符号で示すとともにその説明を省略する。スイッ
チ回路４１は出力イネーブル信号／ＯＥとデータに基づ
いて動作する。出力イネーブル信号／ＯＥがローになり
データがハイになった時、スイッチ回路４１はＶＰＵノ
ードを電圧ＶＣＣと切り離す。すなわちプルアップ側の
ｎＭＯＳトランジスタ２５のゲートをハイ・データ出力
時にＶＣＣと切り離す。この時ｐＭＯＳトランジスタ２
４がオンすることによって、プルアップ側のｎＭＯＳト
ランジスタ２５のゲート電圧はセルフ・ブースト作用に
よって昇圧される。セルフ・ブースト作用はプルアップ
側のｎＭＯＳトランジスタ２５のソースとゲート間の寄
生キャパシタンスによって生じるものである。

【００３２】このように第３実施例による出力ドライバ
回路は昇圧回路を持たないのでレイアウト面積を小さく
することができる。図１２は図１０の出力ドライバ回路
の動作を示す波形図である。データがハイになっている
時に出力イネーブル信号／ＯＥがローになると、ＤＰＵ
ノードの電圧がローになることによってプルアップ側の
ｐＭＯＳトランジスタ２４がオンするとともに、図１１
を参照して後述するスイッチ回路４１の作用によってＶ
ＰＵノードは電圧ＶＣＣから切り離される。プルアップ
側のｐＭＯＳトランジスタ２４がオンすることによっ
て、プルアップ側のｎＭＯＳトランジスタ２５のゲート
電圧（ＶＰＵノードの電圧）がセルフ・ブースト作用に
よって昇圧電圧まで上昇する。よって入出力端子２７に
はハイ・データが供給される。データがローになるとＤ
ＰＵノードの電圧がハイになることによってプルアップ
側のｐＭＯＳトランジスタがオフになる。同時にＤＰＤ
ノ−ドの電圧はハイになりプルダウン側のｎＭＯＳトラ
ンジスタ２６がオンになる。よって入出力端子２７には
ロー・データが供給される。

【００３３】図１１は図１０のスイッチ回路４１の構成
を示す図である。データ信号はＮＡＮＤゲートＧ３に入
力される。出力イネーブル信号／ＯＥはインバータＩＮ
Ｖ１０を介してＮＡＮＤゲートＧ３のもう一方の入力と
なる。ｎＭＯＳトランジスタＱ１６およびｐＭＯＳトラ
ンジスタＱ１４が直列に繋がれｎＭＯＳトランジスタＱ
１６のソース側は接地されている。ｎＭＯＳトランジス
タＱ１７およびｐＭＯＳトランジスタＱ１５が直列に繋
がれておりｎＭＯＳトランジスタＱ１７のソース側は接
地されている。ｐＭＯＳトランジスタＱ１４のゲートは
直列に繋がれたｐＭＯＳトランジスタＱ１５およびｎＭ
ＯＳトランジスタＱ１７のドレインに共通に接続されて
いる。ｐＭＯＳトランジスタＱ１５のゲートは直列に繋
がれたｐＭＯＳトランジスタＱ１４およびｎＭＯＳトラ
ンジスタＱ１６のドレインに共通に接続されると共にｐ
ＭＯＳトランジスタＱ１８のゲートに接続されている。
ｐＭＯＳトランジスタＱ１４のソースとｐＭＯＳトラン
ジスタＱ１５のソースはＶＰＵノードに共通に接続され
ている。ｐＭＯＳトランジスタＱ１８のソースには電圧
ＶＣＣが供給されている。ｐＭＯＳトランジスタＱ１８
のドレインはＶＰＵノードに接続されている。ＮＡＮＤ
ゲートＧ３の出力はｎＭＯＳトランジスタＱ１６のゲー
トに供給されているとともにインバータＩＮＶ１１を介
してｎＭＯＳトランジスタＱ１７のゲートに供給されて
いる。

【００３４】出力イネーブル信号／ＯＥがロ−でデータ
がローの時、ＮＡＮＤゲートＧ３の出力はハイとなる。
従ってｎＭＯＳトランジスタＱ１６がオンになり、ｎＭ
ＯＳトランジスタＱ１７がオフとなる。ｎＭＯＳトラン
ジスタＱ１６がオンになることによりｐＭＯＳトランジ
スタＱ１５およびｐＭＯＳトランジスタＱ１８のゲート
がグラウンドと同電位とされｐＭＯＳトランジスタＱ１
５およびｐＭＯＳトランジスタＱ１８がそれぞれオンと
なる。電圧ＶＣＣはｐＭＯＳトランジスタＱ１８を通り
そのままＶＰＵノードに供給される。

【００３５】ここでデータがハイになるとＮＡＮＤゲー
トＧ３の出力がローとなる。従ってｎＭＯＳトランジス
タＱ１７がオンになり、ｎＭＯＳトランジスタＱ１６が
オフとなる。ｎＭＯＳトランジスタＱ１７がオンになる
ことによりｐＭＯＳトランジスタＱ１４のゲートがグラ
ウンドと同電位とされ、ｐＭＯＳトランジスタＱ１４は
オンとなる。従ってｐＭＯＳトランジスタＱ１４のドレ
インにはＶＰＵノードの電圧が現れそれがｐＭＯＳトラ
ンジスタＱ１８のゲートに供給されるためｐＭＯＳトラ
ンジスタＱ１８はオフとなり、ＶＰＵノードは電圧ＶＣ
Ｃから切り離される。前述したように、プルアップ側の
ｐＭＯＳトランジスタ２４がオンすることによって、プ
ルアップ側のｎＭＯＳトランジスタ２５のゲート電圧
（ＶＰＵノードの電圧）がセルフ・ブースト作用によっ
て昇圧電圧まで上昇する。

【００３６】図１３は本発明の第２実施例または第３実
施例による出力ドライバ回路が適用される半導体装置の
一例の全体構成図である。図１３は、メモリに第２実施
例または第３実施例による出力ドライバ回路が適用され
る例を示している。図１３中、図７および図１０の構成
要素に対応する構成要素については同一の符号で示すと
ともにその説明を省略する。メモリの主な構成を説明す
ると、５１はメモリの動作を制御する制御回路、５２は
上記各実施例で述べたチップ・イネーブル信号・出力イ
ネーブル信号を出力するチップ・イネーブル／出力イネ
ーブル回路、５３は情報を記憶するメモリセル、５４は
制御回路からの制御信号等および指定されたアドレスに
基づいてメモリセル５３を構成するトランジスタの内Ｘ
方向に連なったトランジスタに共通にアクセスするＸデ
コーダ、５５はメモリセル５３からのデータをラッチす
るデータ・ラッチ回路、５６はＲＹ信号および／ＢＹ信
号を出力するＲＹ、／ＢＹバッファ、５７はメモリセ
ルのデータを消去するための消去回路、５８は書き込み
信号をメモリセルに供給するための書き込み回路、５９
は書き込みおよび消去のタイミングを司るパルスを供給
する書き込み／消去パルス・タイマ、６０はメモリセル
を構成するトランジスタのソースに供給する電流を制御
するソース電流制御回路、６１は図示しない外部装置か
ら到来するデータを受け付けるための入力バッファ、６
２はメモリセル５３を構成するトランジスタのうちＹ方
向につらなるトランジスタに共通の信号を供給するため
のＹゲート、６３は制御回路からの制御信号等および指
定されたアドレスに基づいてメモリセル５３を構成する
トランジスタの内Ｙ方向に連なったトランジスタにＹデ
コーダ６２を介して共通にアクセスするＹデコーダ、６
４は制御回路５１から供給されるアドレスをラッチする
アドレス・ラッチ回路である。

【００３７】外部装置から入出力端子２７、入力バッフ
ァを介して得たデータはデータラッチ回路５５にラッチ
され制御回路の制御の下でＹゲート６２を介してメモリ
セル５３に書き込まれる。次に読み出しについて述べる
と、制御回路の制御の下で、データ・ラッチ回路５５は
Ｙゲートを介して得たメモリセル５３からのデータを出
力ドライバ回路に供給する。メモリセルからのデータお
よび出力イネーブル信号（図１３ではＯＥＢ）に基づい
て、スイッチ回路４１単独で（第３実施例の場合）また
はスイッチ回路３１と昇圧回路３２との組み合わせで
（第２実施例の場合）、出力ドライバを構成するトラン
ジスタを制御する。データがハイの場合とローの場合の
違いは既に同実施例の説明で述べたので省略する。なお
図１３では出力ドライバを構成するトランジスタの図示
は省略されている。

【００３８】以上、本発明の実施例により説明したが、
本発明はこれらの実施例に限定されるものではなく、本
発明の範囲内で改良及び変形が可能であることは言うま
でもない。

【００３９】

【発明の効果】本発明では、プルアップ側の構成をｐＭ
ＯＳトランジスタとｎＭＯＳトランジスタの直列接続と
し、スタンドバイ時にはｎＭＯＳトランジスタのゲート
電圧をＶＣＣにして３Ｖデバイスに５Ｖ信号が入力した
場合のリーク電流を防ぐ。またこの時昇圧回路は動作し
ていないので消費電流を抑えることができる。データ読
出し時には、貫通電流を避けるためにｐＭＯＳトランジ
スタのオンには遅延がかかっているので、その間にプル
アップ側のｎＭＯＳトランジスタのゲート電圧を十分に
昇圧することにより、ハイ・データ読出し時に出力の段
によるアクセスタイムの遅れが無く電流の変化量をプル
アップ側のｐＭＯＳトランジスタで制御することでノイ
ズ発生を抑えることが可能になる。またプルアップ側の
ｎＭＯＳトランジスタのゲート電圧は十分に昇圧されて
いるのでプルアップ側のｎＭＯＳトランジスタのサイズ
を比較的小さくすることができる。

【図面の簡単な説明】

【図１】従来の出力ドライバ回路の一例を示す図。

【図２】従来の出力ドライバ回路の別の一例を示す図。

【図３】本発明の第１実施例による出力ドライバ回路を
示すブロック図。

【図４】図３に示す出力ドライバ回路の昇圧回路を示す
図。

【図５】図３に示す出力ドライバ回路のスイッチ回路を
示す図。

【図６】図３に示す出力ドライバ回路の動作を示す波形
図。

【図７】本発明の第２実施例による出力ドライバ回路を
示すブロック図。

【図８】図７に示す出力ドライバ回路の昇圧回路とスイ
ッチ回路を示す図。

【図９】図７に示す出力ドライバ回路の動作を示す波形
図。

【図１０】本発明の第３実施例による出力ドライバ回路
を示すブロック図。

【図１１】図１０に示す出力ドライバ回路のスイッチ回
路を示す図。

【図１２】図１０に示す出力ドライバ回路の動作を示す
波形図。

【図１３】本発明の出力ドライバ回路が適用される半導
体装置の一例の全体構成図。

【符号の説明】

１、１１、２３出力バッファ回路２、１２、２１、３２昇圧回路３、４、１４、１５、２５、２６ｎＭＯＳトランジ
スタ１３、２４、ｐＭＯＳトランジスタ５、１６、２７入出力端子２２、３１、４１スイッチ回路

Claims

【特許請求の範囲】

【請求項１】ｐＭＯＳプルアップ・トランジスタとｎ
ＭＯＳプルダウン・トランジスタを有する出力ドライバ
回路を有する半導体装置において、ｐＭＯＳプルアップ
・トランジスタと出力の間に直列に配されたｎＭＯＳト
ランジスタと、前記ｎＭＯＳトランジスタのゲート電圧
をハイ・データ出力時に昇圧する昇圧手段を備えてなる
ことを特徴とする半導体装置。
【請求項２】前記昇圧手段は、ハイ・データ出力時に
ｐＭＯＳプルアップ・トランジスタがＯＮする前にｎＭ
ＯＳトランジスタのゲート電圧を昇圧することを特徴と
する請求項１記載の半導体装置。
【請求項３】前記昇圧手段はチップ・アクティブ中に
アクティブとなる昇圧回路と出力イネーブル信号に基づ
いて昇圧回路が出力した昇圧電圧をｎＭＯＳトランジス
タのゲートに伝えるスイッチ回路から成ることを特徴と
する請求項１記載の半導体装置。
【請求項４】前記昇圧手段の昇圧回路はハイ・データ
出力時のみｎＭＯＳトランジスタのゲート電圧を昇圧す
ることを特徴とする請求項３記載の半導体装置。
【請求項５】前記昇圧手段をハイ・データ出力時とロ
ー・データ出力時とで出力を切り替えるスイッチ回路で
構成し、ハイ・データ出力時にｐＭＯＳプルアップ・ト
ランジスタと出力の間のｎＭＯＳトランジスタをセルフ
・ブーストすることを特徴とする請求項１記載の半導体
装置。
【請求項６】情報を記憶するメモリセルと、メモリセルへの情報の記憶を制御する制御回路と、前記制御回路からの制御信号に基づいてメモリセルから
のデータをラッチするデータ・ラッチ回路と、前記データ・ラッチ回路からのデータを外部の半導体装
置に対して出力する目的でｐＭＯＳプルアップ・トラン
ジスタとｎＭＯＳプルダウン・トランジスタから構成さ
れる出力ドライバ回路を備えて成る半導体メモリ装置で
あって、ｐＭＯＳプルアップ・トランジスタと出力の間に直列に
配されたｎＭＯＳトランジスタと、前記ｎＭＯＳトラン
ジスタのゲート電圧をハイ・データ出力時に昇圧する昇
圧手段を備えてなることを特徴とする半導体メモリ装
置。