DE10154879A1 - Halbleiterspeicherbauelement mit Bitleitungen - Google Patents

Halbleiterspeicherbauelement mit Bitleitungen

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Abstract

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit wenigstens einem Speicherzellenfeld (100L), das eine erste Bitleitung (BL0), eine dazu prallele zweite Bitleitung (BL0B) und mit den Bitleitungen gekoppelte Speicherzellen beinhaltet, und einem Abtastverstärkerschaltkreis (120) zur Abtastung einer Potentialdifferenz zwischen der ersten und zweiten Bitleitung. DOLLAR A Erfindungsgemäß sind ein erster Isolationstransistor (M4) zum elektrischen Verbinden und Trennen der ersten Bitleitung mit bzw. von dem Abtastverstärkerschaltkreis, ein zweiter Isolationstransistor (M5) zum elektrischen Verbinden und Trennen der zweiten Bitleitung mit bzw. von dem Abtastverstärkerschaltkreis und ein MOS-Transistor (C¶BL¶) vorgesehen, der eine mit einer Source-Elektrode des ersten oder zweiten Isolationstransistors einteilige Source-Elektrode aufweist und vorzugsweise als Bitleitungsanhebekondensator fungiert. DOLLAR A Verwendung z. B. als DRAM-Bauelement.

Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement nach dem Oberbegriff des Anspruchs 1, insbesondere auf einen dynamischen Speicher mit wahlfreiem Zugriff (DRAM) dieser Bauart.
Fig. 1 zeigt ein Schaltbild eines Teils eines Halbleiterspeicherbauele­ ments, auf den sich die Erfindung speziell bezieht. Beispielhaft ist das gezeigte Halbleiterspeicherbauelement ein DRAM, wobei dessen in Fig. 1 gezeigter Teil eine Speicherzelle 10 beinhaltet, von der ein Anschluss eines Kondensators 11 über einen Ladungstransfertransistor 12 an eine Bitleitung BLB angeschlossen ist. In einer weiteren gezeigten Speicher­ zelle 20 ist ein Anschluss eines Kondensators 21 über einen Ladungs­ transfertransistor 22 an eine Bitleitung BL angeschlossen. Ein Plattenpo­ tential Vp wird an den jeweils anderen Anschluss der Kondensatoren 11 und 21 angelegt. Gate-Elektroden der Ladungstransfertransistoren 12 und 22 sind mit einer Wortleitung WL0 bzw. WL1 gekoppelt. Wenn die Information einer Speicherzelle, z. B. der Zelle 10, ausgelesen wird, wer­ den die Bitleitungen BL und BLB auf ein Vorladungspotential gesetzt. Wenn der Ladungstransfertransistor 12 für eine vorgegebene Zeitdauer leitend geschaltet wird, wird eine Potentialdifferenz zwischen den Bitlei­ tungen BL und BLB durch einen Abtastverstärker 30 verstärkt.
Mit dem Herunterskalieren von Schaltkreisbauelementen und der Ver­ ringerung von Betriebsspannungen ist die Potentialänderung einer Bitlei­ tung in einem Lesevorgang abgeschwächt worden. Außerdem erhöht sich das Verhältnis eines Leckstroms eines Kondensators zur elektri­ schen Ladung, die vom Kondensator gehalten wird. Der Leckstrom, der auftritt, wenn ein höherer Pegel "H" an einem Kondensator gehalten wird, ist höher als derjenige, der auftritt, wenn dort ein niedrigerer Pegel "L" gehalten wird. Wenn die Potentialänderung so klein ist, unterliegt der Abtastverstärker eventuellen fehlerhaften Vorgängen, die ein Abgeben von fehlerhaften Daten zur Folge haben können. Daher wird für die Po­ tentialänderung eine effiziente Marge benötigt, um eine Potentialdiffe­ renz zwischen Bitleitungen ohne fehlerhafte Betriebsvorgänge des Ab­ tastverstärkers zu verstärken.
Die Source- und die Drain-Elektrode eines MOS-Transistors 31, dessen Gate-Elektrode an eine Dummy-Wortleitung DWL0 gekoppelt ist, sind mit der Bitleitung BLB verbunden, während diejenigen eines MOS- Transistors 32, dessen Gate-Elektrode an eine Dummy-Wortleitung DWL1 gekoppelt ist, mit einer Bitleitung BL verbunden sind. Jeder der MOS-Transistoren 31 und 32 fungiert als ein Kondensator, der als ein "Bitleitungsanhebekondensator" oder "Bitleitungsvorspannungskonden­ sator" bezeichnet wird. Wenn die Information der Speicherzelle 10 aus­ gelesen wird, steigt das Potential der Wortleitung WL0 auf hohen Pegel an, so dass der Ladungstransfertransistor 12 leitend geschaltet wird. Gleichzeitig geht das Potential der Dummy-Wortleitung DWL0 als Kom­ plement einer positiven Ladung für die Bitleitung BLB von 0V auf den hohen Pegel einer Versorgungsspannung über. Eine Kompensation der abgeschwächten Potentialänderung kann über die Bitleitungsanhebe­ kondensatoren 31, 32 erfolgen, und dadurch kann eine stabile Datenab­ tastmarge sichergestellt werden.
Halbleiterspeicherbauelemente mit einem Anhebe- oder "Boost"- Kondensator dieser Art sind in den Patentschriften US 5.255.235 und US 5.768.204 offenbart.
Bei Halbleiterspeicherbauelementen stellen sowohl die Verbesserung einer Datenabtastmarge als auch die Verringerung der Chipabmessung signifikante Faktoren für die Wettbewerbsfähigkeit der Produkte dar. Wichtige Faktoren zur Verringerung der Chipabmessung stellen dabei die Erzielung einer sehr geringen Schaltkreis-Leiterbahnbreite und einer optimalen Schaltkreisanordnung dar. Wie oben erwähnt, ist die Verringe­ rung der Chipabmessung im Zusammenhang mit der Verwendung eines Bitleitungsanhebekondensators zur Verbesserung einer Datenabtast­ marge praktisch zwingend. Um ein Anwachsen der Chipabmessung bei Verwendung des Anhebekondensators zu verhindern, wird ein Verfah­ ren zur effizienten Anordnung eines vorzugsweise als Bitleitungsanhe­ bekondensator fungierenden MOS-Transistors in einem begrenzten Ge­ biet benötigt.
Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelementes der eingangs genannten Art zugrunde, bei dem eine effiziente Anordnung eines vorzugsweise als Anhebekon­ densator fungierenden MOS-Transistors realisiert ist.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Halblei­ terspeicherbauelementes mit den Merkmalen des Anspruchs 1. Dieses Halbleiterspeicherbauelement umfasst einen MOS-Transistor, der be­ vorzugt als Anhebekondensator fungiert und dessen Source-Elektrode einteilig mit der Source-Elektrode eines von mehreren Isolationstransis­ toren ausgebildet ist, die eine jeweilige Bitleitung mit einem Abtastver­ stärkerschaltkreis verbinden bzw. von diesem trennen. Auf diese Weise kann Platz eingespart werden, ohne das Leistungsvermögen des Bau­ elements zu beeinträchtigen.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt, in denen zeigen
Fig. 1 ein Schaltbild eines für die Anwendung der Erfindung geeigneten Halbleiterspeicherbauelementes,
Fig. 2 ein Schaltbild eines erfindungsgemäßen Halbleiterspeicherbau­ elementes,
Fig. 3 ein Blockschaltbild zur Veranschaulichung der Anordnung eines in Fig. 2 verwendeten Bitleitungsanhebekondensators und
Fig. 4 ein Blockschaltbild zur Veranschaulichung einer weiteren Anord­ nung des in Fig. 2 gezeigt Bitleitungsanhebekondensators.
Fig. 2 veranschaulicht schematisch ein erfindungsgemäßes Halbleiter­ speicherbauelement in Form eines DRAM-Bauelements, das ein erstes Speicherzellenfeld 100L und ein zweites Speicherzellenfeld 100R um­ fasst. Jedem der Speicherzellenfelder 100L und 100R sind eine Mehr­ zahl von Bitleitungspaaren und die Bitleitungspaare überkreuzende Wortleitungen zugeordnet, wobei die Speicherzellen der Speicherzellen­ felder an den Überkreuzungsstellen der Bitleitungspaare mit den Wort­ leitungen angeordnet sind. Zwischen den Speicherzellenfeldern 100L und 100R ist ein Abtastverstärkungsgebiet definiert. In diesem sind Ent­ zerrungs- und Isolationsschaltkreise sowie ein Abtastverstärkerschalt­ kreis gebildet.
Beispielsweise ist zwischen dem Speicherzellenfeld 100L und einem Abtastverstärkerschaltkreis 120 ein Entzerrungs- und Isolationsschalt­ kreis 140L für Bitleitungen angeordnet. Zwischen dem Speicherzellen­ feld 100R und dem Abtastverstärkerschaltkreis 120 ist ein Entzerrungs- und Isolationsschaltkreis 140R für Bitleitungen angeordnet. Nachfolgend wird der Einfachheit halber nur der Aufbau derjenigen Schaltungen nä­ her beschrieben, die sich auf ein einziges Bitleitungspaar, z. B. BL0 und BL0B, beziehen, es versteht sich jedoch, dass zu anderen Bitleitungs­ paaren gehörige Schaltkreise mit identischem Aufbau und identischer Funktion realisiert werden können. Für den Abtastverstärker 120 sei un­ geachtet seiner individuellen Teile ohne Beschränkung der Allgemein­ heit angenommen, dass er für alle Bitleitungen dieselbe Einheit darstellt.
Der Abtastverstärkerschaltkreis 120 ist aus einem p-Pufferabtast­ verstärker und einem n-Pufferabtastverstärker aufgebaut. Der n-Puffer­ abtastverstärker besteht aus zwei NMOS-Transistoren M6 und M7 und koppelt eine Bitleitung eines relativ niedrigeren Potentials von den Bitlei­ tungen BL0 und BL0B an eine Signalleitung LAL einer Massespannung. Der p-Pufferabtastverstärker besteht aus zwei PMOS-Transistoren M8 und M9 und koppelt eine Bitleitung eines relativ höheren Potentials von den Bitleitungen BL0 und BL0B an eine Signalleitung LAH einer Versor­ gungsspannung.
Der Entzerrungs- und Isolationsschaltkreis 140L für Bitleitungen ist aus fünf NMOS-Transistoren M1 bis M5 aufgebaut. Die NMOS-Transistoren M1 bis M3 werden basierend auf einem Entzerrungssteuersignal EQL dazu benutzt, ein zugehöriges Paar von Bitleitungen BL0 und BL0B, das im Speicherzellenfeld 100L angeordnet ist, auf eine Bitleitungsspannung VBL vorzuladen und abzugleichen. Die NMOS-Transistoren M4 und M5 werden basierend auf einem Isolationssteuersignal ISOL dazu benutzt, das zugehörige Paar von Bitleitungen BL0 und BL0B mit dem Abtastver­ stärkerschaltkreis 120 elektrisch zu verbinden bzw. von diesem zu tren­ nen.
Drain-Elektroden der NMOS-Transistoren M4 und M5 sind elektrisch über "O"-markierte Kontakte (aktive n+-Bitleitungskontakte) CNT1 und CNT2 mit der Bitleitung BL0 bzw. BL0B verbunden. Source-Elektroden der NMOS-Transistoren M4 und M5 sind über "O"-markierte Kontakte (aktive n+-Bitleitungskontakte) CNT3 und CNT4 mit leitfähigen Leitungen L1 bzw. L2 verbunden. Dies bedeutet, dass die Bitleitungen BL0 und BL0B über die leitfähigen Leitungen L1 und L2 mit dem Abtastverstär­ kerschaltkreis 120 verbunden sind, wenn die NMOS-Transistoren M4 und M5 leitend geschaltet sind.
In gleicher Weise wie der Schaltkreis 140L ist der Entzerrungs- und Iso­ lationsschaltkreis 140R für Bitleitungen aus fünf NMOS-Transistoren M10 bis M14 aufgebaut. Die NMOS-Transistoren M12 bis M14 werden basierend auf einem Entzerrungssteuersignal EQR dazu benutzt, ein im Speicherzellenfeld 100R angeordnetes Paar zugehöriger Bitleitungen BL0 und BL0B auf die Bitleitungsspannung VBL vorzuladen und ab­ zugleichen. Die NMOS-Transistoren M10 und M11 werden basierend auf einem Isolationssteuersignal ISOR dazu benutzt, die zugehörigen Bitleitungen BL0 und BL0B elektrisch mit dem Abtastverstärkerschalt­ kreis 120 zu verbinden bzw. von diesem zu trennen.
Drain-Elektroden der NMOS-Transistoren M10 und M11 sind elektrisch mit den im Speicherzellenfeld 100R angeordneten Bitleitungen BL0 und BL0B über "O"-markierte Kontakte (aktive n+-Bitleitungskontakte) CNT5 bzw. CNT6 verbunden. Source-Elektroden der NMOS-Transistoren M10 und M11 sind über "O"-markierte Kontakte (aktive n+-Bitleitungs­ kontakte) CNT7 und CNT8 mit den leitfähigen Leitungen L1 bzw. L2 verbunden. Dies bedeutet, dass die im Speicherzellenfeld 100R ange­ ordneten Bitleitungen über die leitfähigen Leitungen L1 und L2 mit dem Abtastverstärkerschaltkreis 120 verbunden sind, wenn die NMOS- Transistoren M10 und M11 leitend geschaltet sind.
Es versteht sich, dass durch die Wirkung der anderen Komponenten die Bitleitungen BL0, BL0B unterbrochen sein können. Beispielsweise kön­ nen in Fig. 2 die Bitleitungen BL0 und BL0B eine "linke" Seite und eine "rechte" Seite aufweisen.
Wie aus Fig. 2 weiter ersichtlich, beinhaltet das DRAM-Bauelement au­ ßerdem Bitleitungsanhebekondensatorgebiete 160L und 160R entlang des Abtastverstärkerschaltkreises 120. Das Bitleitungsanhebekondensa­ torgebiet 160L befindet sich zwischen dem Abtastverstärkerschaltkreis 120 und dem Entzerrungs- und Isolationsschaltkreis 140L für Bitleitun­ gen. Das Bitleitungsanhebekondensatorgebiet 160L befindet sich zwi­ schen dem Abtastverstärkerschaltkreis 120 und dem Entzerrungs- und Isolationsschaltkreis 140R für Bitleitungen.
Im Kondensatorgebiet 160L ist ein Bitleitungsanhebekondensator CBL gebildet, um eine positive Ladung für die Bitleitung BL0 bzw. die leitfähi­ ge Leitung L1 zu kompensieren, die im Speicherzellenfeld 100L ange­ ordnet ist. Im Kondensatorgebiet 160R ist ein Bitleitungsanhebekonden­ sator CBLB gebildet, um eine positive Ladung für die Bitleitung BL0B bzw. die leitfähige Leitung L2 zu kompensieren, die im Speicherzellenfeld 100R angeordnet ist.
Jeder der Anhebekondensatoren CBL und CBLB kann unter Verwendung eines n-leitenden MOS-Transistors mit einer Source-, einer Drain- und einer Gate-Elektrode aufgebaut sein. Die Source-Elektrode bzw. ein ak­ tiver n+-Bereich des dem Kondensator CBL entsprechenden MOS- Transistors ist so gebildet bzw. ausgelegt, dass sie einteilig mit einer Source-Elektrode bzw. einem aktiven n+-Bereich des NMOS-Transistors M4 zur Isolation einer Bitleitung ist. In gleicher Weise ist die Source- Elektrode bzw. der aktive n+-Bereich eines dem Kondensator CBLB ent­ sprechenden MOS-Transistors so gebildet bzw. ausgelegt, dass sie ein­ teilig mit der Source-Elektrode bzw. dem aktiven n+-Bereich des NMOS- Transistors M11 zur Isolation einer Bitleitung ist.
Eine erste mögliche Anordnung eines solchen Bitleitungsanhebekon­ densators ist in Fig. 3 veranschaulicht. Dabei repräsentieren dicke Um­ rahmungslinien die aktiven n+-Bereiche, in denen NMOS-Transistoren gebildet sind, aus denen ein jeweiliger Entzerrungs- und Isolations­ schaltkreis für Bitleitungen gebildet ist.
Wie aus Fig. 3 ersichtlich, ist eine linke Seite der Bitleitung BL0 elekt­ risch mit einer Drain-Elektrode bzw. einem aktiven n+-Bereich des Bitlei­ tungsisolationstransistors M4 über den Bitleitungs-/Drainkontakt CNT1 verbunden. Eine Source-Elektrode des Bitleitungsisolationstransistors M4 ist über den Bitleitungs-/Sourcekontakt CNT3 mit der leitfähigen Lei­ tung L1 verbunden. Die leitfähige Leitung L1 ist mit dem Abtastverstär­ kerschaltkreis 120 gekoppelt. Bei Verwendung von Polysilizium können die Bitleitung BL0 und die leitfähige Leitung L1 aus derselben Schicht gebildet sein. Der aktive n+-Bereich erstreckt sich zum Bitleitungsanhe­ bekondensatorgebiet 160L, so dass ein Ende des aktiven Bereichs von einem Gate-Bereich DWL0 des den Anhebekondensator CBL bildenden MOS-Transistors begrenzt sein kann. Der Drain-Bereich des MOS- Transistors M4 ist nicht gezeigt. Ein aktiver Bereich im Bitleitungsanhe­ bekondensatorgebiet 160L ist so definiert, dass er innerhalb einer Zone gebildet sein kann, in der ein Paar von Bitleitungen angeordnet ist.
Eine rechte Seite der Bitleitung BL0B ist elektrisch mit einer Drain- Elektrode bzw. einem aktiven n+-Bereich des Bitleitungsisolationstransis­ tors M11 über den Bitleitungs-/Drainkontakt CNT6 verbunden. Eine Source-Elektrode bzw. ein aktiver n+-Bereich des Transistors M11 ist über den Bitleitungs-/Sourcekontakt CMT8 mit der leitfähigen Leitung L2 verbunden. Die leitfähige Leitung L2 ist mit dem Abtastverstärkerschalt­ kreis 120 gekoppelt. Bei Verwendung von Polysilizium können die Bitlei­ tung BL0B und die leitfähige Leitung L2 aus derselben Schicht gebildet sein. Der aktive n+-Bereich erstreckt sich bis zum Bitleitungsanhebekon­ densatorgebiet 160R, so dass ein Ende des aktiven Bereichs durch ei­ nen Gate-Bereich DWL1 des MOS-Transistors für den Anhebekonden­ sator CBLB begrenzt sein kann. Die Drain-Elektrode des MOS-Transistors M11 ist nicht gezeigt. Ein aktiver Bereich im Bitleitungsanhebekonden­ satorgebiet 160R ist so definiert, dass er innerhalb einer Zone gebildet sein kann, in der ein Paar von Bitleitungen angeordnet sind.
Gemäß dieser Entwurfsauslegung ist ein Source-Bereich oder aktiver n+-Bereich eines MOS-Transistors für einen Anhebekondensator eintei­ lig mit einem Source-Bereich oder aktiven n+-Bereich eines Bitleitungs­ isolationstransistors gebildet. Dadurch kann Platz eingespart werden. Die Source-Elektrode bzw. der aktive n+-Bereich des MOS-Transistors ist über den gemeinsam genutzten Bitleitungs-/Sourcekontakt CNT3/CNT8 mit der leitfähigen Leitung L1/L2 und der Bitleitung BL0/BL0B verbunden.
In Fig. 3 ist bezogen auf eine Bitleitungsrichtung der Gate-Bereich DWL0/DWL1 des MOS-Transistors für einen Anhebekondensator breiter als ein aktiver Bereich definiert. In Fig. 4 ist eine andere Anordnung ge­ zeigt, bei der bezogen auf eine Bitleitungsrichtung der Gate-Bereich DWL0 bzw. DWL1 des jeweiligen MOS-Transistors für den Anhebekon­ densator schmaler als ein zugehöriger aktiver Bereich ist. Im übrigen entspricht die Anordnung von Fig. 4 derjenigen von Fig. 3, so dass in­ soweit auf die obige Beschreibung von Fig. 3 verwiesen werden kann.
Wie oben erläutert, ist erfindungsgemäß die gemeinsame Nutzung eines Source-Bereichs durch einen MOS-Transistor für einen Anhebekonden­ sator und durch einen Bitleitungsisolationstransistor realisiert, wodurch sich die vom MOS-Transistor belegte Fläche minimieren lässt. Außer­ dem teilt sich der Source-Bereich des NMOS-Transistors auch einen Kontakt, der für die Source-Elektrode des Bitleitungsisolationstransistors gebildet ist, ohne dass ein separater Kontakt zur Kopplung des Source- Bereichs des MOS-Transistors an eine Bitleitung gebildet werden muss, so dass eine separate Kontaktfläche für den MOS-Transistor entfallen kann.

Claims (14)

1. Halbleiterspeicherbauelement mit
wenigstens einem Speicherzellenfeld (100L, 100R) mit einer ers­ ten Bitleitung (BL0), einer zur ersten parallelen zweiten Bitleitung (BL0B) und Speicherzellen, die mit der ersten und zweiten Bitlei­ tung gekoppelt sind, und
einem Abtastverstärkerschaltkreis (120) zur Abtastung einer Po­ tentialdifferenz zwischen der ersten und zweiten Bitleitung,
gekennzeichnet durch
einen ersten Isolationstransistor (M4) zum elektrischen Verbin­ den und Trennen der ersten Bitleitung (BL0) mit bzw. von dem Abtastverstärkerschaltkreis (120), wobei der erste Isolationstran­ sistor eine Source-, eine Drain- und eine Gate-Elektrode auf­ weist,
einen zweiten Isolationstransistor (M5) zum elektrischen Verbin­ den und Trennen der zweiten Bitleitung (BL0B) mit bzw. von dem Abtastverstärkerschaltkreis, wobei der zweite Isolations­ transistor eine Source-, eine Drain- und eine Gate-Elektrode aufweist, und
wenigstens einen MOS-Transistor (CBL), der eine mit der Sour­ ce-Elektrode des ersten oder zweiten Isolationstransistors eintei­ lige Source-Elektrode aufweist.
2. Halbleiterspeicherbauelement nach Anspruch 1, weiter dadurch ge­ kennzeichnet, dass der erste Isolationstransistor die erste Bitleitung über eine erste leitfähige Leitung (L1) mit dem Abtastverstärker­ schaltkreis verbindet bzw. von diesem trennt und der zweite Isolati­ onstransistor die zweite Bitleitung über eine zweite leitfähige Lei­ tung (L2) mit dem Abtastverstärkerschaltkreis verbindet bzw. von diesem trennt, wobei die erste leitfähige Leitung über einen ersten Kontakt (CNT3) mit der Source-Elektrode des ersten Isolationstran­ sistors und die zweite leitfähige Leitung über einen zweiten Kontakt (CNT4) mit der Source-Elektrode des zweiten Isolationstransistors verbunden sind.
3. Halbleiterspeicherbauelement nach Anspruch 1 oder 2, weiter da­ durch gekennzeichnet, dass der wenigstens eine MOS-Transistor als Anhebekondensator (CBL) fungiert.
4. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass ein aktiver Bereich des MOS- Transistors derart ausgebildet ist, dass er auf ein Gebiet zwischen einem Gate-Bereich des MOS-Transistors und einer Seite des Ab­ tastverstärkerschaltkreises begrenzt ist.
5. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass der MOS-Transistor zwischen einem Entwurfsgebiet für den ersten und zweiten Isolationstransis­ tor und einem Entwurfsgebiet für den Abtastverstärkerschaltkreis angeordnet ist.
6. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeichnet, dass der MOS-Transistor in einem Gebiet ausgebildet ist, in welchem sich die erste und zweite Bitlei­ tung befinden.
7. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 6, weiter gekennzeichnet durch
ein zweites Speicherzellenfeld mit einer dritten Bitleitung, einer zur dritten parallelen vierten Bitleitung und Speicherzellen, die mit der dritten und vierten Bitleitung gekoppelt sind,
einen dritten Isolationstransistor (M10) zum elektrischen Verbin­ den und Trennen der dritten Bitleitung mit bzw. von dem Abtast­ verstärkerschaltkreis, wobei der dritte Isolationstransistor eine Source-, eine Drain- und eine Gate-Elektrode aufweist,
einen vierten Isolationstransistor (M11) zum elektrischen Verbin­ den und Trennen der vierten Bitleitung mit bzw. von dem Abtast­ verstärkerschaltkreis, wobei der vierte Isolationstransistor eine Source-, eine Drain- und eine Gate-Elektrode aufweist, und
einen zweiten MOS-Transistor (CBLB), der eine mit der Source- Elektrode des dritten oder vierten Isolationstransistors einteilige Source-Elektrode aufweist.
8. Halbleiterspeicherbauelement nach Anspruch 7, weiter dadurch ge­ kennzeichnet, dass der zweite MOS-Transistor als Anhebekonden­ sator (CBLB) fungiert.
9. Halbleiterspeicherbauelement nach Anspruch 7 oder 8, weiter da­ durch gekennzeichnet, dass ein aktiver Bereich des zweiten MOS- Transistors derart ausgebildet ist, dass er auf ein Gebiet zwischen einem Gate-Bereich des MOS-Transistors und einer Seite des Ab­ tastverstärkerschaltkreises begrenzt ist.
10. Halbleiterspeicherbauelement nach einem der Ansprüche 7 bis 9, weiter dadurch gekennzeichnet, dass der zweite MOS-Transistor zwischen einem Entwurfsgebiet für den dritten und vierten Isolati­ onstransistor und einem Entwurfsgebiet für den Abtastverstärker­ schaltkreis angeordnet ist.
11. Halbleiterspeicherbauelement nach einem der Ansprüche 7 bis 10, weiter dadurch gekennzeichnet, dass der zweite MOS-Transistor in einem Gebiet ausgebildet ist, in dem sich die dritte und vierte Bitlei­ tung befinden.
12. Halbleiterspeicherbauelement nach einem der Ansprüche 7 bis 11, weiter dadurch gekennzeichnet, dass der Abtastverstärkerschalt­ kreis auch eine Potentialdifferenz zwischen der dritten und vierten Bitleitung abtastet.
13. Halbleiterspeicherbauelement nach einem der Ansprüche 7 bis 12, weiter dadurch gekennzeichnet, dass der erste und der zweite MOS-Transistor in einem Gebiet ausgebildet sind, in welchem die erste bzw. dritte Bitleitung angeordnet ist.
14. Halbleiterspeicherbauelement nach einem der Ansprüche 7 bis 12, weiter dadurch gekennzeichnet, dass der erste und der zweite MOS-Transistor in einem Gebiet ausgebildet sind, in welchem die zweite bzw. vierte Bitleitung angeordnet ist.
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