DE19819039B4

DE19819039B4 - Halbleiterspeichervorrichtung

Info

Publication number: DE19819039B4
Application number: DE19819039A
Authority: DE
Inventors: Yasuhiko Tsukikawa
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-09-30
Filing date: 1998-04-28
Publication date: 2004-02-12
Anticipated expiration: 2018-04-29
Also published as: JP4330183B2; KR100283542B1; JPH11111943A; DE19819039A1; KR19990029217A; TW392160B; US5905679A

Abstract

Halbleiterspeichervorrichtung, die auf einem Halbleitersubstrat (120) eines ersten Leitungstyps gebildet ist, mit
einem Eingabeanschluß (DQj), der ein externes Signal empfängt,
einem ersten Stromversorgungsanschluß, der ein erstes Stromversorgungspotential (Vss) empfängt,
einem zweiten Stromversorgungsanschluß, der ein zweites Stromversorgungspotential (Vdd) empfängt,
einem Substratpotentialerzeugungsmittel (30) zum Empfangen des ersten und zweiten Stromversorgungspotentials (Vss, Vdd), das ein Substratpotential (Vbb) erzeugt und das Substratpotential (Vbb) zu dem Halbleitersubstrat (120) liefert,
einer Eingabesignalleitung (102), die ein an den Eingabeanschluß (DQj) angelegtes Signal überträgt,
einem ersten Wannenbereich (140, 142, 150) eines zweiten Leitungstyps, der in einer Hauptoberfläche des Halbleitersubstrats (120) gebildet ist und einen Potentialpegel (Vin) der Eingabesignalleitung (102) empfängt,
einem zweiten Wannenbereich (130) des ersten Leitungstyps, der in dem ersten Wannenbereich (140, 142, 150) derart gebildet ist, daß der erste Wannenbereich (140, 142, 150) den zweiten Wannenbereich (130) außer für die Hauptoberfläche umgibt, und der den Potentialpegel (Vin) der Eingabesignalleitung (102) empfängt, und
einem ersten dotierten Bereich (134) des zweiten Leitungstyps, der in der Hauptoberfläche des zweiten Wannenbereiches (130) gebildet ist und das zweite Stromversorgungspotential (Vdd) empfängt.

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung.
Speziell betrifft sie eine Halbleiterspeichervorrichtung, die ein Überschwingen und Unterschwingen eines Eingabesignals durch eine Schaltung mit einem PN-Übergang klemmt, und sie betrifft eine Anordnung einer Halbleiterspeichervorrichtung, die als Reaktion auf ein schnell angelegtes externes Signal betreibbar ist.
Ein schneller Betrieb einer Halbleiterspeichervorrichtung braucht schnelle Änderungen beim Steigen und Fallen eines extern in die Halbleiterspeichervorrichtung eingegebenen Signales.
Dies führt zu dem Einstellen einer hohen Treiberfähigkeit einer Signaltreiberschaltung einer externen Vorrichtung, die einen Datenwert an die Halbleiterspeichervorrichtung anlegt.
Die Verbindungen auf der Leiterplatte, auf der eine Halbleiterspeichervorrichtung tatsächlich montiert ist, weisen beispielsweise äquivalent eine parasitäre, verteilte, induktive Widerstandskomponente auf. Folglich verursacht eine größere Änderungsrate eines Eingabesignales bezüglich der Zeit eine größere Störung der Wellenform des in die Halbleiterspeichervorrichtung aufgenommenen Signales.
12 zeigt, wie sich die Wellenform eines Eingabesignales bezüglich der Zeit in einer Halbleitervorrichtung ändert. In der Figur ist der hohe Pegel des Eingabesignals der Pegel eines Potentials VIH und der niedrige Pegel des Eingabesignals der Pegel eines Potentials VIL.
Wenn das Eingabesignal von einem niedrigen Pegel zu einem hohen Pegel zum Zeitpunkt t1 anfängt zu steigen, übersteigt die Wellenform des in die Halbleiterspeichervorrichtung aufgenommene Signales den Potentialpegel VIH und führt zu einer sogenannten Überschwingungswellenform, wie oben beschrieben wurde.
Wenn das Eingabesignal ähnlich zum Zeitpunkt t2 von einem hohen Pegel auf einen niedrigen Pegel fällt, weist die Wellenform des Eingabesignals aufgrund einer induktiven Widerstandskomponente, die in einer Verbindung auf der Leiterplatte vorhanden ist, ein Unterschwingen auf.
Das Vorhandensein eines solchen Überschwingens und Unterschwingens in der Wellenform eines Eingabesignales verursacht jedoch einen instabilen Betrieb der Halbleiterspeichervorrichtung und verschlechtert ebenfalls die Stabilität des Betriebes des genauen bzw. gesamten Systems, das auf der Leiterplatte, auf der die Halbleiterspeichervorrichtung montiert ist, gebildet ist.
Folglich werden die Wellenformen von Eingabesignalen im allgemeinen in Halbleiterspeichereinrichtungen derart geformt, daß die Erzeugung des Überschwingens und Unterschwingens der Eingabesignale unterdrückt wird.
13 ist ein Schaltbild, das die Anordnung einer Klemmschaltung 700 zum Formen von Eingabewellenformen zeigt, die auf einem Chip einer Halbleiterspeichervorrichtung untergebracht ist.
In 13 ist ein n-Kanal-MOS-Transistor Q1 zwischen einer Signalleitung 704, die ein an eine Eingabeanschlußfläche 702 ange legtes Signal überträgt, und einem Stromversorgungspotential Vdd vorgesehen. Ein n-Kanal-MOS-Transistor Q2 ist ebenfalls zwischen der Signalleitung 704 und einem Massepotential GND vorgesehen. Das Gate des n-Kanal-MOS-Transistors Q1 ist mit der Signalleitung 704 verbunden und ist derart in Diodenverbindung, daß die Richtung der Signalleitung 704 zu dem Stromversorgungspotential Vdd die Vorwärtsrichtung ist.
Ähnlich ist das Gate des n-Kanal-MOS-Transistors Q2 mit dem Massepotential GND verbunden und ist derart in Diodenverbindung, daß die Richtung von dem Massepotential GND zu der Signalleitung 704 eine Vorwärtsrichtung ist.
14 ist eine Querschnittsansicht zum Darstellen einer Anordnung der in 13 gezeigten Klemmschaltung 700 im Querschnitt.
Die n-Kanal-MOS-Transistoren Q1 und Q2 sind beide in einer p-Wanne 722, die in der Hauptoberfläche eines p-Substrates 720 gebildet ist.
Die p-Wanne 722 ist beispielsweise auf ein Substratpotential Vbb vorgespannt, das von einer Substratpotentialerzeugungsschaltung (nicht gezeigt) geliefert wird, die ein externes Stromversorgungspotential und ein Massepotential zum Erzeugen eines negativen Substratpotentials empfängt.
Bei der Anordnung des in 13 und 14 gezeigten Klemmelementes 700 wird der n-Kanal-MOS-Transistor Q1 eingeschaltet, wenn der Pegel eines Eingabesignals höher ist als ein Potential Vdd + Vth, wobei Vth eine Schwellenspannung des n-Kanal-MOS-Transistors Q1 darstellt.
Währenddessen entspricht die Rückwärtsvorspannung des n-Kanal-MOS-Transistors Q1 dem Potential Vbb und ein Potential Vsb zwischen dem Substrat und dem Source des n-Kanal-MOS-Transistors Q1 beträgt somit Vsb = Vdd + ∣⁣Vbb∣⁣ beim Vorsehen eines Klemmbetriebes. Somit wird der n-Kanal-MOS-Transistor durch einen gro ßen Substrateffekt beeinflußt. Es wird angemerkt, daß ∣⁣Vbb∣⁣ den Absolutwert des Substratpotentials Vbb darstellt.
Wenn folglich eine Schwellenspannung Vth des n-Kanal-MOS-Transistors in dem normalen Substratvorspannungszustand 0,8V beträgt, steigt die Schwellenspannung aufgrund eines großen Substrateffektes beispielsweise auf Vth mit ungefähr 1,2 V an.
Somit weist die in 13 und 14 gezeigte Anordnung der Klemmschaltung 700 den Nachteil auf, daß der Klemmeffekt nicht effektiv bereitgestellt werden kann.
Weiterhin ist die in 13 und 14 gezeigt Anordnung nachteilig weniger widerstandsfähig gegen einen Eingabestoß bzw. eine Eingabespitze, da die Klemmelemente beide aus n-Kanal-MOS-Transistoren bestehen und die Oxidfilme der n-Kanal-MOS-Transistoren durch die Eingabespitze zerstört werden. Es ist daher schwierig, die in 13 und 14 gezeigte Anordnung der Klemmschaltung 700 in praktisch eingesetzten Vorrichtungen zu verwenden.
15 ist ein Schaltbild, das eine Anordnung einer Klemmschaltung 800 als anderes Beispiel der Klemmschaltung zeigt, die auf einem Chip einer Halbleiterspeichervorrichtung untergebracht ist.
Die Klemmschaltung 800 weist einen p-Kanal-MOS-Transistor Q3 auf, der zwischen einer Signalleitung 704 und einem Stromversorgungspotential Vdd vorgesehen ist.
Das Gate des p-Kanal-MOS-Transistors Q3 ist mit dem Stromversorgungspotential Vdd verbunden und ist somit in einer Diodenverbindung, so daß die Richtung von der Signalleitung 704 zu dem Stromversorgungspotential Vdd eine Vorwärtsrichtung ist.
Die verbleibende Anordnung ist ähnlich zu der Anordnung der in 13 gezeigten Klemmschaltung 700 und daher sind identische Abschnitte durch identische Bezugszeichen bezeichnet und die Beschreibung davon wird nicht wiederholt.
16 ist eine Querschnittsansicht zum Darstellen der Anordnung der in 15 gezeigten Klemmschaltung 800 im Querschnitt.
Der p-Kanal-MOS-Transistor Q3 ist in einer n-Wanne 820 vorgesehen, die in der Hauptoberfläche des p-Substrates 720 gebildet ist, und der n-Kanal-MOS-Transistor Q2 ist einer p-Wanne 822 vorgesehen, die benachbart zu der n-Wanne 820 vorgesehen ist.
Die n-Wanne 820 ist auf das Stromversorgungspotential Vdd vorgespannt und die p-Wanne 822 ist auf das Massepotential GND vorgespannt.
Das p-Substrat 720 muß auf das Massepotential aufgrund des folgenden Grundes vorgespannt sein. Für die Anordnung der in 16 gezeigten Klemmschaltung 800 sind ein p-Diffusionsbereich 824, der dem Drainbereich des p-Kanal-MOS-Transistors Q3 entspricht und der mit der Eingabesignalleitung verbunden ist, und die n-Wanne 820 vorwärts vorgespannt, wenn der Potentialpegel eines Eingabesignales Vdd + Vbi erreicht oder übersteigt, wobei Vbi eine Vorwärtsschwellenspannung eines pn-Überganges darstellt. Da weiterhin das Substrat ein p-Substrat ist, wird ein pnp-Bipolartransistor, der durch den p-Diffusionsbereich 824, die n-Wanne 820 und das p-Substrat 720 gebildet ist, eingeschaltet.
Somit fließt ein Klemmstrom von dem p-Diffusionsbereich 824 zu dem p-Substrat 720. Wenn folglich das p-Substrat 720 beispielsweise von einer Substratpotentialerzeugungsschaltung (nicht gezeigt) mit einem Potential versorgt wird, wird der Klemmstrom in die Substratpotentialerzeugungsschaltung fließen.
Der Klemmstrom, der in das Substrat fließt, wird ein positives Potential in dem Substrat verursachen. Dies wird ein Latch-Up-Phänomen in der CMOS-Schaltung induzieren, was sehr nachteilig für einen guten Betrieb des DRAM ist.
Das p-Substrat 720 muß daher auf das Massepotential GND vorgespannt werden.
Währenddessen ist beim Betrieb als Klemmelement der pn-Übergang vorteilhaft größer bzw. besser bei einer Stromaufnahmefähigkeit als der MOS-Transistor.
Es kann daher gesagt werden, daß die Anordnung der Klemmschaltung 800 wünschenswerter ist als die der Klemmschaltung 700, die in 13 gezeigt ist, da die Klemmschaltung 800 weiter das Überschwingen von Eingabesignalen unterdrückt.
17 ist ein Schaltbild, das eine Anordnung einer Klemmschaltung 900 als weiteres Beispiel der Klemmschaltung zeigt, die auf einem Chip einer Halbleiterspeichervorrichtung montiert bzw. vorgesehen ist.
Bei der Klemmschaltung 900 ist eine pn-Übergangsdiode Q4 zwischen der Eingabesignalleitung 704 und dem Stromversorgungspotential Vdd derart verbunden, daß die Richtung von der Signalleitung 704 zu dem Stromversorgungspotential Vdd eine Vorwärtsrichtung ist, und ist eine pn-Übergangsdiode Q5 derart zwischen dem Massepotential GND und der Eingabesignalleitung 704 verbunden, daß die Richtung von dem Massepotential GND zu der Eingabesignalleitung 704 eine Vorwärtsrichtung ist.
18 ist eine Querschnittsansicht zum Darstellen der Anordnung der in 17 gezeigten Klemmschaltung 900 im Querschnitt.
In 18 wird eine n-Wanne 920, die in einer Hauptoberfläche des p-Substrates 720 gebildet ist, mit dem Stromversorgungspotential Vdd versorgt.
Währenddessen wird eine p-Wanne 922, die benachbart zu der n-Wanne 920 vorgesehen ist, mit dem Massepotential GND versorgt.
Die Eingabesignalleitung 704 ist mit einem p-Diffusionsbereich 924, der in einer Hauptoberfläche des n-Wanne 920 vorgesehen ist, verbunden. Die Eingabesignalleitung 704 ist ebenfalls mit einem n-Diffusionsbereich 926, der in einer Hauptoberfläche der p-Wanne 922 gebildet ist, verbunden.
Eine solche Anordnung führt zu einer Vorwärtsvorspannung des p-Diffusionsbereiches 924, der mit der Signalleitung und der n-Wanne 920 verbunden ist, wenn der Potentialpegel eines Eingabesignales das Potential Vdd + Vbi erreicht oder übersteigt, wie bei der Klemmschaltung 800, die mit Bezug zu 16 beschrieben wurde. Da das Substrat ebenfalls in diesem Beispiel ein p-Substrat ist, wird ein pnp-Bipolartransistor, der aus dem p-Diffusionsbereich 924, der n-Wanne 920 und dem p-Substrat 720 gebildet ist, eingeschaltet.
Somit fließt ein Klemmstrom von dem p-Diffusionsbereich 924 zu dem p-Substrat 720, wie in dem Beispiel, das in 16 gezeigt ist. Das heißt, daß das p-Substrat in der Klemmschaltung 900, die in 18 gezeigt ist, ebenfalls mit dem Massepotential GND verbunden werden muß.
In diesem Beispiel ist das Klemmelement eine pn-Übergangsdiode und weist somit eine größere Stromaufnahmefähigkeit als ein MOS-Transistor auf. Weiterhin macht die Verwendung einer pn-Übergangsdiode als Klemmelement den Oxidfilm entbehrlich und weist somit den Vorteil auf, daß der Oxidfilm durch eine Eingabespitze nicht zerstört wird.
Es ist daher vorteilhaft, eine Klemmschaltung durch Verwenden einer pn-Übergangsdiode zu bilden.
19 zeigt eine Anordnung eines Speicherzellenfeldabschnittes in einer Halbleiterspeichervorrichtung, speziell in einem dynamischen Direktzugriffsspeicher (DRAM) im Querschnitt und 20 ist eine Draufsicht der Anordnung des Speicherzellenfeldes.
In 19 ist eine p-Wanne 740 in einer Hauptoberfläche des p-Substrates 720 vorgesehen. Eine Speicherzelle ist in der p-Wanne 740 angeordnet.
Im allgemeinen ist jede Speicherzelle aus einem einzelnen n-Kanal-MOS-Transistor 750 und aus einem einzelnen Speicherzellenkondensator (nicht gezeigt) gebildet.
Der n-Kanal-MOS-Transistor 750 wird als Zugrifftransistor bezeichnet und öffnet und schließt die Verbindung zwischen einer Elektrode des Speicherzellenkondensators und einem ausgewählten Paar von Bitleitungen.
Die p-Wanne 740 ist auf eine negative Spannung Vbb, die niedriger ist als das Massepotential, fixiert, damit die Schwellenspannung des Zugrifftransistors erhöht wird und die Haltezeit der in der Speicherzelle gespeicherten elektrischen Ladung erhöht wird.
Die p-Wanne 740 ist ebenfalls mit einem n-MOS-Leseverstärker 752 vorgesehen, der auf den von einer Speicherzelle gelesenen Datenwert reagiert, zum Verstärken des Potentialpegels eines Paares von Bitleitungen, die mit der ausgewählten Speicherzelle verbunden sind.
Eine n-Wanne 742 ist benachbart zu der p-Wanne 740 vorgesehen. In der n-Wanne 742 ist ein p-Kanal-MOS-Leseverstärker 754 vorgesehen, der mit dem n-Kanal-MOS-Leseverstärker 752 derart zusammenarbeitet, daß der Potentialpegel eines Paares von Bitleitungen als Reaktion eines in einer ausgewählten Speicherzelle gespeicherten Datenwertes verstärkt wird. Der Potentialpegel der n-Wanne 742 ist auf ein Stromversorgungspotential Vcc des p-Kanal-MOS-Leseverstärkers fixiert, wobei das Stromversorgungspotential Vcc ein internes Stromversorgungspotential darstellt, das von einer externen Stromversorgungsspannung Vdd durch einen Spannungsabsenkkonverter (nicht gezeigt), der in der Halbleiterspeichervorrichtung montiert ist, herunterkonvertiert ist.
Eine andere n-Wanne 744 ist ebenfalls benachbart zu der p-Wanne 740 vorgesehen. In der n-Wanne 744 ist ein p-Kanal-MOS-Transistor 756 der Transistoren, die eine Worttreiberschaltung zum Treiben des Potentialpegels einer ausgewählten Wortleitung bilden, gebildet. Im allgemeinen ist die Ausgabe hohen Pegels von einem Worttreiber zum Treiben einer Wortleitung ein Pegel einer Spannung Vpp, der höher ist als die interne Stromversorgungsspannung Vcc, damit der Effekt des Spannungsabfalles, der durch den Zugriffstransistor verursacht wird, verhindert wird. Die Spannung Vpp wird von der externen Stromversorgungsspannung Vdd mittels einer Verstärkerschaltung erzeugt, die in der integrierten Halbleiterschaltungsvorrichtung montiert ist.
Die n-Wanne 744 wird somit auf den Potentialpegel Vpp fixiert.
Mit Bezug nun zu 20 ist das Speicherzellenfeld in eine Mehrzahl von Speicherzellenblöcken aufgeteilt, die jeweils mit einem Band von Leseverstärkern SAB vorgesehen sind. Jeder Speicherzellenblock ist ebenfalls mit einem Band von Worttreibern WDB mit den in 19 gezeigten Worttreiberschaltungen derart vorgesehen, daß das Band der Worttreiber WDB und das Band der Leseverstärker SAB sich schneiden.
21 ist eine Querschnittsansicht eines anderen Beispieles einer Speicherzellenfeldanordnung eines der Anmelderin bekannten DRAM.
Das in 21 gezeigte Speicherzellenfeld ist in der ebenen Anordnung ähnlich zu dem in 20 gezeigten Speicherzellenfeld.
Bei der in 21 gezeigten Anordnung sind ebenfalls der n-Kanal-MOS-Transistor 750, der in einer Speicherzelle enthalten ist, der n-Kanal-MOS-Leseverstärker 752, der einen Leseverstärker bildet, und der n-Kanal-MOS-Transistor 758, der einen Worttreiber bildet, in der p-Wanne 740, die in einer Hauptoberfläche des p-Substrates 720 gebildet ist, vorgesehen.
Die p-Wanne 740 ist auf eine negative Spannung Vbb, die niedriger ist als das Massepotential GND, derart fixiert, daß die Schwellenspannung des Zugrifftransistors erhöht wird und die Haltezeit der in der Speicherzelle gespeicherten elektrischen Ladung erhöht wird.
Es ist eine n-Wanne 742, in der der p-Kanal-MOS-Leseverstärker 754, der einen Leseverstärker bildet, vorgesehen ist, neben der p-Wanne 740 vorgesehen. Der Potentialpegel der n-Wanne 742 ist auf die interne Stromversorgungsspannung Vcc fixiert.
Die in 21 gezeigte Anordnung unterscheidet sich von der in 19 gezeigten Anordnung darin, daß die Worttreiberschaltung zum Treiben einer Wortleitung nur durch den n-Kanal-MOS-Transistor 758 gebildet ist.
Somit wird eine Schaltung eines so genannten Eigenverstärkungstyps (self-boost-Typs) als der Worttreiber in der in 21 gezeigten Anordnung verwendet.
Folglich benötigt beim Treiben des Potentialpegels einer Wortleitung bei der in 21 gezeigten Anordnung die Worttreiberschaltung die Reihenfolge des Vorsehens eines Vorladebetriebs gefolgt von einem Verstärkungsbetrieb.
Als Ergebnis wird nachteilig eine längere Zeit zum Aktivieren einer Wortleitung benötigt und somit wird die Zugriffsgeschwindigkeit im Vergleich mit der in 19 gezeigten Anordnung verzögert.
In den beiden 19 und 21 wird der Potentialpegel des p-Substrates ebenfalls auf dem Potentialpegel der p-Wanne, d.h. dem Substratpotential Vbb, gehalten.
Folglich ist die Verwendung der in 15 bis 18 gezeigten Klemmschaltungen 800 und 900 in DRAM mit den Anordnungen, die in 19 und 21 gezeigt sind, mit dem folgenden Nachteil verbunden. In beiden Klemmschaltungen 800 in 15 und 900 in 17 muß der Potentialpegel des p-Substrates das Massepotential GND sein. Im Gegensatz dazu muß in beiden Anordnungen, die in 19 und 21 gezeigt sind, der Potentialpegel des p-Substrates das Substratpotential Vbb sein. Folglich können die exakten Klemmschaltungen 800 und 900 nicht bei dem in 19 oder 21 gezeigten DRAM verwendet werden.
Ein solcher Nachteil kann durch Verwenden einer Anordnung eines DRAM gelöst werden, der eine Querschnittsanordnung aufweist, wie sie in 22 gezeigt ist.
Der DRAM in 22 unterscheidet sich in der Querschnittsanordnung von dem, der in 19 gezeigt ist, wie folgt.
Genauer ist bei der Anordnung des DRAM, die in 22 gezeigt ist, die p-Wanne 740 elektrisch von dem p-Substrat 720 durch Einführen einer n-Dreierwanne 746 getrennt.
In anderen Worten ermöglicht die in 22 gezeigte Anordnung, daß der Potentialpegel der p-Wanne 740 auf dem Substratpotential Vbb gehalten wird, daß der Potentialpegel der n-Wanne 744 auf einem erhöhten Potential Vpp gehalten wird und daß der Potentialpegel des p-Substrates auf das Massepotential gesetzt wird.
Die in 22 gezeigte Anordnung weist jedoch den folgenden Nachteil auf.
Genauer benötigt die in 22 gezeigte Anordnung eine n-Wanne 748, die zwischen der p-Wanne 740 und der n-Wanne 742 vorgesehen ist und die neben der p-Wanne 740 ist, so daß die p-Wanne 740 komplett durch eine n-Wanne umgeben ist.
Somit umgeben die n-Wanne 744, die n-Dreierwanne 746 und die n-Wanne 748 die p-Wanne 740 komplett und das Potential davon wird auf dem erhöhten Potential Vpp gehalten.
Währenddessen muß der Potentialpegel der n-Wanne 742, die mit dem p-Kanal-MOS-Leseverstärker 754 vorgesehen ist, auf dem in ternen Stromversorgungspotential Vcc gehalten werden und folglich muß ein Trennband 780 zwischen den n-Wannen 748 und 742 vorgesehen sein.
Das Vorsehen eines solchen Trennbandes wird jedoch die Fläche des Speicherzellenfeldes erhöhen und somit die Chipfläche, wenn eine Mehrzahl von Bändern von Leseverstärkern in dem Speicherzellenfeld vorgesehen sind, wie in 20 gezeigt ist.
Der Potentialpegel der p-Wanne 740 kann ebenfalls auf das Substratpotential Vbb gesetzt sein und der Potentialpegel des p-Substrates kann auf den Massepegel GND durch beispielsweise Fixieren des Potentialpegels der n-Dreierwanne 746 auf Vcc gesetzt sein.
In diesem Beispiel muß die p-Wanne 740 komplett durch die n-Dreierwanne 746, die n-Wanne 748 und eine neue n-Wanne, die zwischen der n-Wanne 744 und der p-Wanne 740 vorgesehen ist, umgeben sein, so daß sie elektrisch von dem p-Substrat getrennt ist.
In diesem Beispiel wird ein Trennband zwischen der n-Wanne 744, die mit dem p-Kanal-MOS-Transistor 756, der einen Worttreiber bildet, vorgesehen ist, und der neuen n-Wanne, die zum Umgeben der p-Wanne 740 vorgesehen ist, benötigt.
Folglich wird die Fläche des Speicherzellenfeldes und damit ebenfalls die Chipfläche in diesem erhöhte werden, wenn eine Mehrzahl von Worttreibern in dem Speicherzellenfeld, wie in 20 gezeigt ist, vorgesehen ist.

Aus US 5 668 755 A ist eine Halbleiterspeichervorrichtung bekannt, die zur Vermeidung des Latch-Up-Effektes eine Triple-Well-Struktur einsetzt mit einem zweiten Wannenbereich eines ersten Leitungstyps, der in einem ersten Wannenbereich eines zweiten Leitungstyps derart gebildet ist, dass der erste Wannenbereich den zweiten Wannenbereich umgibt.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung vorzusehen, die eine Klemmschaltung, die einen pn-Übergang verwendet, aufnehmen kann.

Die Aufgabe wird durch die Halbleiterspeichervorrichtung des Anspruches 1 oder 2 gelöst.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Die Halbleiterspeichervorrichtung kann verhindern, daß die Chipfläche ansteigt, wenn eine Klemmschaltung darauf verwendet wird, die einen pn-Übergang verwendet.

Zusammenfassend ist die vorliegende Erfindung eine Halbleiterspeichervorrichtung, die auf einem Halbleitersubstrat eines ersten Leitungstyps gebildet ist, und enthält einen Eingabeanschlußfleck bzw, einen Eingabeanschluß, einen ersten Stromversorgungsanschluß, einen zweiten Stromversorgungsanschluß, eine Substratpotentialerzeugungsschaltung, eine Eingabesignalleitung, einen ersten Wannenbereich, einen zweiten Wannenbereich und einen ersten dotierten Bereich.

Der Eingabeanschluß empfängt ein externes Signal. Der erste Stromversorgungsanschluß empfängt ein externes Stromversorgungspotential. Der zweite Stromversorgungsanschluß empfängt eine zweites Stromversorgungspotential.

Die Substratpotentialerzeugungsschaltung empfängt das erste und zweite Stromversorgungspotential und erzeugt ein Substratpotential und liefert das erzeugte Substratpotential an das Halbleitersubstrat.

Die Eingabesignalleitung überträgt ein an den Eingabeanschluß eingegebenes Signal. Der erste Wannenbereich eines zweiten Leitungstyps ist in einer Hauptoberfläche des Halbleitersubstrates gebildet und empfängt einen Potentialpegel der Eingabesignalleitung. Der zweite Wannenbereich des ersten Leitungstyps ist in dem ersten Wannenbereich derart gebildet, daß der erste Wannenbereich den zweiten Wannenbereich außer für die Hauptoberfläche davon umgibt, und er empfängt einen Potentialpegel der Eingabesignalleitung. Der erste dotierte Bereich des zweiten Leitungstyps ist an der Hauptoberfläche des zweiten Wannenbereiches gebildet und empfängt das zweite Stromversorgungspotential.

In einem anderen Aspekt ist die vorliegende Erfindung eine Halbleiterspeichervorrichtung, die auf einem Halbleitersubstrat eines ersten Leitungstyps gebildet ist, und enthält einen Eingabeanschluß, einen ersten Stromversorgungsanschluß, einen zweiten Stromversorgungsanschluß, eine Substratpotentialerzeugungsschaltung, eine Eingabesignalleitung, einen ersten Wannenbereich, einen zweiten Wannenbereich und einen zweiten dotierten Bereich.

Der Eingabeanschluß empfängt ein externes Signal. Der erste Stromversorgungsanschluß empfängt ein erstes Stromversorgungspotential. Der zweite Stromversorgungsanschluß empfängt ein zweites Stromversorgungspotential.

Die Eingabesignalleitung überträgt ein an dem Eingabeanschluß empfangenes Signal. Der erste Wannenbereich eines zweiten Leitungstyps ist in einer Hauptoberfläche des Halbleitersubstrates gebildet und empfängt ein vorbestimmtes Potential. Der zweite Wannenbereich des ersten Leitungstyps ist in dem ersten Wannenbereich derart gebildet, daß der erste Wannenbereich den zweiten Wannenbereich außer für die Hauptoberfläche davon umgibt, und empfängt das erste Stromversorgungspotential.

Der zweite dotierte Bereich des zweiten Leitungstyps ist an einer Hauptoberfläche des zweiten Wannenbereiches gebildet und empfängt einen Potentialpegel der Eingabesignalleitung.

Somit ist ein Hauptvorteil der vorliegenden Erfindung daß, wenn der Eingabeanschluß ein Eingabesignal empfängt, das einen vorbestimmten Absolutwert erreicht oder übersteigt, ein pn-Übergang, der aus dem ersten oder zweiten dotierten Bereich und dem zweiten Wannenbereich gebildet ist, vorwärtsgespannt wird und der Potentialpegel des Eingabesignales geklemmt wird. Da die Klemmschaltung einen pn-Übergang verwendet, weist sie eine hohe Stromaufnahmefähigkeit auf und ist sehr widerstandsfähig gegen Eingabespitzen.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

1 ein schematisches Blockschaltbild einer Anordnung einer Halbleiterspeichervorrichtung 1000 entsprechend einem ersten Ausführungsbeispiel,

2 speziell eine Anordnung einer einzelnen Speicherzellenebene, die in 1 gezeigt ist,

3 speziell eine Anordnung eines Bandes von Leseverstärkern, die in 2 gezeigt sind,

4, 5 und 6 Querschnittsansichten von entsprechenden Anordnungen von Klemmschaltungen 100, 200 und 300 entsprechend dem ersten, zweiten bzw. dritten Ausführungsbeispiel,

7 eine Draufsicht einer Anordnung der in 6 gezeigten Klemmschaltung 300,

8, 9 und 10 entsprechende ebene Muster der ersten, zweiten bzw, dritten Variation des dritten Ausführungsbeispielen,

11 eine Querschnittsanordnung, wenn die Klemmschaltung entsprechend dem dritten Ausführungsbeispiel und DRAM auf einem gleichen Substrat gebildet sind,

12 ein Zeitablaufdiagramm, das darstellt, wie sich ein Eingabesignal mit der Zeit ändert,

13 ein Schaltbild einer Anordnung einer der Anmelderin bekannten Klemmschaltung 700,

14 eine Querschnittsansicht der Anordnung der in 13 gezeigten Klemmschaltung 700,

15 ein Schaltbild, das eine Anordnung einer der Anmelderin bekannten Klemmschaltung 800 zeigt,

16 eine Querschnittsansicht der Anordnung der in 15 gezeigten Klemmschaltung 800,

17 ein Schaltbild, das eine Anordnung einer der Anmelderin bekannten Klemmschaltung 900 zeigt,

18 eine Querschnittsansicht der Anordnung der in

17 gezeigten Klemmschaltung 900,

19 eine Querschnittsansicht einer Anordnung eines der Anmelderin bekannten DRAM,

20 ein ebenes Muster einer der Anmelderin bekannten DRAM-Speicherzelle,

21 eine Querschnittsansicht einer anderen Anordnung eines der Anmelderin bekannten DRAM und

22 eine Querschnittsansicht eines anderen Beispieles eines der Anmelderin bekannten DRAM.

Erstes Ausführungsbeispiel
1 ist ein schematisches Blockschaltbild, das eine Anordnung einer Halbleiterspeichervorrichtung 1000 entsprechend einem ersten Ausführungsbeispiel zeigt.
Die Halbleiterspeichervorrichtung 1000 in 1 enthält vier Speicherzellenebenen M#0-M#3, die durch Mittelbereich CR1 und CR2, die sich in Längs- bzw. Querrichtung erstrecken, getrennt sind.
Die Speicherzellenebenen M#0-M#3 weisen jeweils beispielsweise eine Speicherkapazität von 16M Bits auf. Das heißt, daß die Halbleiterspeichervorrichtung 1000 eine Speicherkapazität von 64M Bits aufweist.
Bei der Halbleiterspeichervorrichtung 1000 ist jede Speicherzellenebene mit einer Zeilenauswahlschaltung 16 (ein Zeilenvordekoder, ein Zeilendekoder und ein Wortleitungstreiber) und einer Spaltenauswahlschaltung 18 (ein Spaltenvordekoder, ein Spaltendekoder und ein IO-Gatter) zum Auswählen einer Speicherzelle als Reaktion auf ein extern angelegtes Adreßsignal vorgesehen, wie später beschrieben wird.
Während 1 den Wortleitungstreiber und ähnliches nur so zeigt, daß sie entlang einer longitudinalen Seite von jeder Speicherzellenebene vorhanden sind, sind sie praktisch in einer Mehrzahl von Bändern in jeder Speicherzellenebene vorgesehen, wie später beschrieben wird.
Die Speicherzellenebenen M#0-M#3 sind jeweils in beispielsweise 16 Spaltengruppen aufgeteilt und jede Spaltengruppe ist mit einem entsprechenden Paar GIOP von globalen IO-Leitungen vorgesehen. Wenn eine der Speicherzellenebenen M#0-M#3 ausgewählt wird, wird eine Speicherzelle mit einem Bit in jeder Spaltengruppe ausgewählt und mit dem Paar GIOP der globalen IO-Leitungen der ausgewählten Speicherzelle verbunden.
Die Halbleiterspeichervorrichtung 1000 weist ebenfalls einen Vorverstärker/Schreibpuffer 7, der für ein Paar GIOP von globalen IO-Leitungen zum Eingeben und Ausgeben eines Datenwertes von und zu dem Paar GIOP von globalen IO-Leitungen vorgesehen ist, einen Lesetreiber 8, der für den Vorverstärker/Schreibpuffer 7 zum Verstärken des intern gelesenen Datenwertes von einem entsprechenden Vorverstärker und zum Übertragen des verstärkten intern gelesenen Datenwertes zu einem Lesedatenbus RDAB (RDABa- RDABd) vorgesehen ist, und eine Treiberschaltung 11, die Signale auf den Lesedatenbusse RDABa-RDABd empfängt und selektiv die angelegten Signale zu einem Ausgabepuffer 13 über einen Ausgabebus RDB überträgt, auf.
Der Vorverstärker/Schreibpuffer 7 überträgt den Datenwert einer ausgewählten Speicherzelle einer ausgewählten Spaltengruppe in jeder der Speicherzellenebenen M#0-M#3 über den Lesetreiber 8 zu einem entsprechenden der Lesebusse RDABa-RDABd.
Der Schreibpuffer von dem Vorverstärker/Schreibpuffer 7 ist mit einem Eingabepuffer 12 über einen Eingabedatenbus WD verbunden. Die Schreibpuffer 7 für eine von den Speicherzellenebenen M#0-M#3 ausgewählte Speicherzellenebene werden aktiviert und ein Datenwert wird über den Schreibpuffer 7 in eine ausgewählte Speicherzelle, die in einer ausgewählten Spaltengruppe in der ausgewählten Speicherzellenebene enthalten ist, eingeschrieben.
Die Halbleiterspeichervorrichtung 1000 enthält ebenfalls einen Adressenpuffer, der ein extern angelegtes Adressensignal empfängt und ein internes Adressensignal erzeugt, eine ATD-Erzeugungsschaltung 4, die eine Änderung in einem internen Adressensignal (ein internes Spaltenadressensignal) von dem Adressenpuffer 3 derart erfaßt, daß ein Adressenänderungserfassungssignal ATD erzeugt wird, eine PAE-Erzeugungsschaltung 5, die auf das Adressenänderungserfassungssignal ATD von der ATD-Erzeugungsschaltung 4 reagiert, zum Erzeugen eines Vorverstärkerfreigabesignales PAE zum Aktivieren des Vorverstärkers, der in dem Vorverstärker/Schreibpuffer 7 enthalten ist, eine IOEQ-Erzeugungsschaltung 6, die auf das Adressenänderungserfassungssignal ATD von der ATD-Erzeugungsschaltung 4 reagiert, zum Erzeugen eines Ausgleichsbestimmungssignales IOEQ zum Ausgleichen des Paares GIOP der globalen IO-Leitungen und eine Steuerschaltung 10, die das Zeilenadressenauslösesignal/RAS, das Spaltenadressenauslösesignal/CAS und das Schreibfreigabesignal/WE, die extern angelegt werden, und ein internes Adressensignal von dem Adressenpuffer derart empfängt, daß ein Signal zum Steuern eines Betriebs des DRAM 1000 ausgegeben wird.
Das Paar GIOP von globalen IO-Leitungen ist aus einem Paar von komplementären Signalleitungen gebildet und überträgt komplementäre Datensignale. Das Ausgleichssignal IOEQ gleicht die Potentiale der globalen IO-Leitungen des Paares GIOP der globalen IO-Leitungen aus.
Die Halbleiterspeichervorrichtung 1000 enthält ebenfalls einen internen Spannungsabsenkkonverter 29, der ein extern angelegtes Stromversorgungspotential Vdd empfängt und eine interne Stromversorgungsspannung Vcc, die niedriger ist als das externe Stromversorgungspotential Vdd, erzeugt, eine Substratpotentialerzeugungsschaltung 30, die das externe Stromversorgungspotential Vdd und ein Massepotential Vss empfängt und ein negatives Substratpotential Vbb erzeugt, und eine Verstärkerschaltung 31, die das externe Stromversorgungspotential Vdd und das Massepotential Vss empfängt und ein verstärktes bzw. erhöhtes Potential Vbb, das von dem externen Stromversorgungspotential Vdd verstärkt ist, ausgibt.
Das interne Stromversorgungspotential Vcc wird an eine Wanne angelegt, in der eine Schaltung zum Treiben der Speicherzellenebenen M#0-M#3 (ein Leseverstärker zum Laden und Entladen einer Bitleitung) und ein p-Kanal-MOS-Transistor in dem Feld gebildet sind.
Der Ausgabepuffer 13 und der Eingabepuffer 12 übertragen einen Datenwert mit dem äußeren der Vorrichtung über einen gemeinsamen Dateneingabe-/-ausgabeanschluß DQO-DQi.
Zwischen dem Eingabepuffer 12 und dem Dateneingabe-/-ausgabeanschluß DQj (j = 0 bis i) ist eine Klemmschaltung 100 zum Vorsehen eines Klemmbetriebes eines Eingabesignalpegels vorgesehen. Eine solche Klemmschaltung 100 ist für jeden der Eingabe-/ausgabeanschlüsse zum Empfangen von extern angelegten Signalen vorgesehen.
Genauer ist die Klemmschaltung 100 ebenfalls für einen Adressensignaleingabeanschluß und für Eingabe-/Ausgabeanschlüsse für externe Steuersignale (Signale/RAS, /CAS, /WE und ähnliches) vorgesehen.
Im folgenden wird jedoch zur Vereinfachung der Beschreibung die Klemmschaltung 100, die für den Dateneingabe-/-ausgabeanschluß DQj vorgesehen ist, beispielhaft beschrieben.
2 zeigt spezieller eine Anordnung eines Abschnittes bezüglich einer einzelnen Speicherzellenebene M# (im folgenden wird M#0-M#3 allgemein als M# bezeichnet).
In 2 ist die Speicherzellenebene M# in 16 Zeilenblöcken MRB0-MRB15 in der Spaltenrichtung und in 16 Spaltenblöcken MCB0-MCB15 in der Zeilenrichtung aufgeteilt.
Genauer enthält die Speicherzellenebene M# einen Speicherzellenblock MCnn für jeden Bereich, bei dem sich ein Zeilenblock MRBn (n = 0–15) und ein Spaltenblock MCBn (n = 0–15) schneiden. Jeder Speicherzellenblock MCnn weist Speicherzellen von 64K Bits, die in einer Matrix angeordnet sind, auf.
In Bereichen zwischen den Zeilenblöcken MRB0-MRB15 sind Bänder SAB1-SAB15 von Leseverstärkern zum Erfassen und Verstärken der Daten der Speicherzellen, die als Reaktion auf externe Adressensignale ausgewählt sind, angeordnet.
Die Bänder der Leseverstärker SAB0 und SAB16 sind ebenfalls außerhalb der Zeilenblöcke MRB0-MRB15 angeordnet.
Ein Leseverstärker, der in den Bändern der Leseverstärker SABn und SAB(n + 1), die an beiden Seiten eines Zeilenblockes MRBn (n = 0–15) angeordnet sind, enthalten ist, erfaßt und verstärkt den Datenwert einer Speicherzelle, die mit einer ausgewählten Zeile verbunden ist.
Somit sind die Bänder der Leseverstärker SAB1-SAB15 jeweils gemeinsam für zwei Zeilenblöcke vorgesehen.
Zwischen den Spaltenblöcken MCB0-MCB15 sind Bänder WD1-WD15 von Worttreibern zum Aktivieren der Wortleitungen, die als Reaktion auf externe Adressensignale ausgewählt sind, angeordnet.
Die Bänder der Worttreiber WD0 und WD16 sind ebenfalls außerhalb der Spaltenblöcke MCB0-MCB15 angeordnet.
Ein Worttreiber, der in den Bändern der Worttreiber WDn und WD(n + 1), die an beiden Seiten eines einzelnen Spaltenblockes MCBn (n = 0–15) angeordnet sind, enthalten ist, aktiviert eine Wortleitung entsprechend einer ausgewählten Zeile.
Somit sind die Bänder der Worttreiber WD1-WD15 jeweils gemeinsam für zwei Spaltenblöcke vorgesehen.
3 ist ein Schaltbild, das speziell die Anordnung der Bänder der Leseverstärker SABn und SABn + 1, die in 2 gezeigt sind, zeigt.
3 zeigt repräsentativ eine Anordnung eines Abschnittes, der einer einzelnen Spaltenauswahlleitung CSL zugeordnet ist.
Die Spaltenauswahlleitung CSL in einem als Reaktion auf ein externes Adressensignal ausgewählten Spaltenblock wird nur auf einen ausgewählten Zustand gesetzt, d.h. der Potentialpegel davon erreicht einen hohen Pegel.
Es sind beispielsweise vier Paare von Bitleitungen BLP0-BLP3 für eine Spaltenauswahlleitung CSL angeordnet. Die Paare der Bitleitungen BLP0-BLP3 enthalten jeweils Bitleitungen BL und /BL, die zueinander komplementäre Signale übertragen. Die Schnittpunkte der Paare von Bitleitungen BLP0-BLP3 und einer Wortleitung WL sind jeweils mit einer entsprechenden Speicherzelle MC vorgesehen.
3 zeigt beispielhaft Speicherzellen MC, die an den Schnittstellen der Bitleitungen BL und einer spezifischen Wortleitung WL angeordnet sind.
Die Speicherzelle MC enthält einen Zugriffstransistor, der durch die Wortleitung WL eingeschaltet wird, und einen Speicherzellenkondensator, dessen eine Elektrode mit einer entsprechenden Bitleitung über den Zugriffstransistor verbunden ist.
Die andere Elektrode des Speicherzellenkondensators empfängt ein Zellplattenpotential Vcp, welches im allgemeinen die Größe der Hälfte des Potentials Vcc aufweist.
Die Paare der Bitleitungen BLP0 und BLP2 sind mit ihren entsprechenden Leseverstärkern SA0 und SA2, die in dem Band der Leseverstärker SABn enthalten sind, über ihren entsprechenden Trenngatter TGa0 und TGa2, die als Reaktion auf ein Bitleitungstrennsteuersignal BRIb leiten, verbunden.
Die Paare der Bitleitungen BLP1 und BLP3 sind mit ihren entsprechenden Leseverstärkern SA1 und SA3, die in dem Band der Leseverstärker SABn + 1 enthalten sind, über ihre entsprechenden Trenngatter TGa1 und TGa3, die als Reaktion auf ein Bitleitungstrennsteuersignal BLIa leiten, verbunden.
Die Leseverstärker SA, die in dem Band der Leseverstärker SABn enthalten sind, sind mit ihren entsprechenden Paaren von Bitleitungen, die in dem Zeilenblock MRB(n – 1) enthalten sind, über ihre entsprechenden Trenngatter TGb0 und TGb2, die als Reaktion auf ein Trennsteuersignal BLIb leiten, verbunden.
Die Leseverstärker SA, die in dem Band der Leseverstärker SABn + 1 enthalten sind, sind mit ihren entsprechenden Paaren von Bitleitungen, die in dem Zeilenblock MRBn + 1 enthalten sind, über ihre entsprechenden Trenngatter TGb1 und TGb3, die als Reaktion auf ein Trennsteuersignal BRIa leiten, verbunden.
Ein Leseverstärker SA ist für jedes Paar von Bitleitungen vorgesehen und ist für Paare von Bitleitungen von benachbarten Zeilenblöcken gemeinsam vorgesehen. In einem Zeilenblock MRBn sind die Leseverstärker SA an beiden Seiten der Paare von Bitleitungen in einer versetzten Art und somit in einer sogenannten versetzten, gemeinsamen Leseverstärkeranordnung angeordnet.
In dem Band der Leseverstärker SABn sind die Paare von lokalen IO-Leitungen LIOa und LIOb parallel mit der Wortleitung WL angeordnet und erstrecken sich über einen Spaltenblock.
Das Band der Leseverstärker SABn + 1 weist ähnlich angeordnete Paare von lokalen IO-Leitungen LIOc und LIOd auf.
Die Leseverstärker SA0-SA3 sind entsprechend mit Spaltenauswahlgattern IG0-IG3, die als Reaktion auf ein Signalpotential auf der Spaltenauswahlleitung CSL leiten, vorgesehen. Wenn das Signalpotential einer entsprechenden Spaltenauswahlleitung CSL einen hohen Pegel erreicht, wodurch ein ausgewählter Zustand angezeigt wird, leiten die Spaltenauswahlgatter IG0-IG3 und verbinden die Leseverstärker SA0-SA3 mit den entsprechenden Paaren von lokalen IO-Leitungen LIOa-LIOd.
Wenn der Zeilenblock MRBn ausgewählt wird, werden die Bitleitungstrennsteuersignale BLIa und BRIb auf einen hohen Pegel gesetzt und werden die Bitleitungstrennsteuersignale BRIa und BLIb auf einen niedrigen Pegel gesetzt. Die Paare von Bitleitungen BLP0-BLP3 werden somit mit den entsprechenden Leseverstärkern SA0-SA3 verbunden.
In dem Bereitschaftszustand werden alle Bitleitungstrennsteuersignale BLIa, BLIb, BRIa und BRIb auf einen hohen Pegel gesetzt und die Trennsteuergatter TGa0-TGa3 und TGb0-TGb3 werden alle in einen leitenden Zustand gesetzt.
Beim Lesebetrieb oder ähnlichem wird ein ausgewählter Zeilenblock nur mit Leseverstärkern SA verbunden, damit die gesamte Kapazität der Paare von Bitleitungen, die mit den Leseverstär kern SA verbunden sind, derart reduziert wird, daß ein schneller Lesebetrieb und die Übertragung einer ausreichenden Lesespannung zu einem Leseknoten (d.h. einem ausgelesenen Datenwert von einer Speicherzelle) ermöglicht wird.
Die Paare von lokalen IO-Leitungen LIOa-LIOd werden entsprechend mit den Paaren von globalen IO-Leitungen GIOa-GIOd, die jeweils in einer entsprechenden Spaltengruppe angeordnet sind (nicht gezeigt), verbunden.
4 ist eine Querschnittsansicht einer Anordnung der in dem in 1 gezeigten Eingabepuffer 12 für jeden Dateneingabe-/-ausgabeanschluß DQj (j= 0 – i) vorgesehenen Klemmschaltung 100.
Die Klemmschaltung 100 wird mit dem Substratpotential Vbb, das von der Substratpotentialerzeugungsschaltung 30 geliefert wird, über einen p-Diffusionsbereich 122 versorgt.
In einer Hauptoberfläche eines p-Substrates 120 ist eine p-Wanne 130 vorgesehen, die umfangsmäßig durch eine n-Wanne 140 umgeben ist. Eine n-Dreierwanne 150 ist ebenfalls in dem Substrat an dem Bodenabschnitt der p-Wanne 130 vorgesehen. Somit umgeben die n-Wanne 140 und die n-Dreierwanne 150 komplett die p-Wanne 130, außer für die Hauptoberfläche der p-Wanne 130.
Bei der in 4 gezeigten Klemmschaltung 100 sind eine Eingabesignalleitung 102, die ein Eingabesignal (Potentialpegel: Vin) von dem Dateneingabe-/-ausgabeanschluß DQj überträgt, und eine n-Wanne 140 über einen n-Diffusionsbereich 142, der in einer Hauptoberfläche der n-Wanne 140 gebildet ist, verbunden.
Die Eingabesignalleitung 102 und die p-Wanne 130 sind ebenfalls über einen p-Diffusionsbereich 132, der in einer Hauptoberfläche der p-Wanne 130 gebildet ist, elektrisch verbunden.
In der Hauptoberfläche der p-Wanne 130 ist ebenfalls ein n-Diffusionsbereich 134 vorgesehen, der das externe Stromversorgungspotential Vdd empfängt.
Wenn ein Eingabesignal überschwingt und sein Potentialpegel das Potential Vdd + Vbi in der Klemmschaltung 100 von 4, die wie oben angeordnet ist, übersteigt, werden der n-Diffusionsbereich 134 und die p-Wanne 130, die das externe Stromversorgungspotential Vdd empfängt, vorwärts vorgespannt, wobei Vbi eine Schwellenspannung des pn-Übergangs darstellt. Somit fließen Elektronen von dem n-Diffusionsbereich 134 zu der p-Wanne 130. Die so in die p-Wanne 130 injizierten Elektronen werden alle in der p-Wanne 130 oder in der umgebenen n-Wanne 140 oder in der n-Dreierwanne 150 absorbiert und somit wird das Überschwingen bzw. Überschreiten geklemmt.
Es ist ebenfalls möglich, das Potential des p-Substrates auf das Substratpotential Vbb zu setzen, da kein Strom in das p-Substrat 120 fließt.
Somit kann die Klemmschaltung 100, die wie oben gebildet ist, den Potentialpegel der Eingabesignalleitung 102, die ein Eingabesignal überträgt, das beim Überschwingen ist, klemmen, wobei der Potentialpegel des p-Substrates 120 auf dem negativen Substratpotential Vbb gehalten wird.
Folglich kann die Klemmschaltung 100 auf beispielsweise einem p-Substrat zusammen mit einem DRAM, der in 19 gezeigt ist, gebildet werden.
Zweites Ausführungsbeispiel
5 ist eine Querschnittsansicht einer Anordnung einer Klemmschaltung 200 entsprechend einem zweiten Ausführungsbeispiel.
In 5 empfängt ein p-Substrat 120 ein Substratpotential Vbb von der Substratpotentialerzeugungsschaltung 30 über einen p- Diffusionsbereich 222, der in einer Hauptoberfläche des p-Substrates 120 gebildet ist.
Eine p-Wanne 230 ist in der Hauptoberfläche des p-Substrates 120 gebildet.
Eine n-Wanne 240 ist derart gebildet, daß sie die p-Wanne 230 umfangsmäßig umgibt, und eine n-Dreierwanne 250 ist an einem Randbereich zwischen einer Bodenfläche der p-Wanne 230 und dem p-Substrat 120 gebildet.
Somit umgeben die n-Wanne 240 und die n-Dreierwanne 250 die p-Wanne 230 komplett, außer für die Hauptoberfläche der p-Wanne 230.
Die n-Wanne 240 empfängt ein Massepotential GND über einen n-Diffusionsbereich 242, der in einer Hauptoberfläche der n-Wanne 240 gebildet ist.
Die p-Wanne 230 empfängt ebenfalls ein Massepotential GND über einen Diffusionsbereich 232, der in der Hauptoberfläche der p-Wanne 230 gebildet ist.
Ein n-Diffusionsbereich 234 ist ebenfalls in einer Hauptoberfläche der p-Wanne 230 gebildet.
Der n-Diffusionsbereich 234 ist elektrisch mit einer Eingabesignalleitung 102, die ein Eingabesignal von einem Anschluß (z.B. dem Dateneingabe-/-ausgabeanschluß DQj) zum Empfangen eines externen Signals überträgt, verbunden.
Die obige Anordnung ermöglicht, daß der n-Diffusionsbereich 234 und die p-Wanne 230 vorwärts vorgespannt sind, wenn der Potentialpegel eines Eingabesignals nicht größer als -Vbi ist.
Somit fließen Elektronen von dem n-Diffusionsbereich 234 zu der p-Wanne 230. Die Elektronen werden alle in der p-Wanne 230, der n-Wanne 240 und der n-Dreierwanne 250 absorbiert bzw. aufgenom men und das Eingabesignal wird auf das Massepotential GND geklemmt.
Entsprechend dieser Anordnung fließt kein Strom in das p-Substrat 120 während dem Klemmbetrieb und der Potentialpegel des p-Substrates kann somit auf das Substratpotential Vbb gesetzt werden.
Im Gegensatz dazu wird, wenn die n-Dreierwanne 250 nicht vorhanden ist, der Potentialpegel der p-Wanne 230 das Potential Vbb sein. Somit wird solange der Pegel eines Eingabesignales nicht größer als – ∣⁣Vbb∣⁣ – Vbi beträgt, der durch die n-Diffusionsschicht 234 und p-Wanne 230 gebildete pn-Übergang nicht vorwärts vorgespannt und die Klemmfähigkeit der Klemmschaltung 200 wird verschlechtert.
Bei der Anordnung, die in 5 gezeigt ist, kann der Potentialpegel des p-Substrates auf dem Substratpotential Vbb gehalten werden, während die Fähigkeit des Klemmens des Potentialpegels des Eingabesignals 102 auf die Massenpotentialseite verbessert werden kann.
Es sollte angemerkt werden, daß bei der obigen Beschreibung die Potentialpegel der n-Wanne 240 und der n-Dreierwanne 250 auf dem Massepotential GND gehalten werden.
Die vorliegende Erfindung ist jedoch auf ein solches Beispiel nicht beschränkt und der Potentialpegel der p-Wanne 230 kann beispielsweise das Massepotential GND sein und die Potentialpegel der n-Wanne 240 und der n-Dreierwanne 250 können das externe Stromversorgungspotential Vdd sein.
Drittes Ausführungsbeispiel
6 ist eine Querschnittsansicht einer Anordnung einer Klemmschaltung 300 entsprechend einem dritten Ausführungsbeispiel.
Die Klemmschaltung 300 weist eine Klemmschaltung 100 für das externe Stromversorgungspotential Vdd, die in dem ersten Ausführungsbeispiel gezeigt ist, und eine Klemmschaltung 200 für ein Massepotential GND, die in dem zweiten Ausführungsbeispiel gezeigt ist, die beide mit einer Eingabe-/Ausgabesignalleitung 102, die ein Signal von einem Anschluß (z.B. einem Dateneingabe-/-ausgabeanschluß DQj) zum Empfangen eines externen Signales überträgt, verbunden sind, auf.
Es sollte angemerkt werden, daß der p-Diffusionsbereich 132 in 6 in der p-Wanne 130 auf beiden Seiten des n-Diffusionsbereiches 134 vorgesehen ist.
Weiterhin ist der n-Diffusionsbereich 234 in der p-Wanne 230 an beiden Seiten des p-Diffusionsbereiches 232 vorgesehen.
Die Abschnitte, die identisch zu denen der Klemmschaltungen 100 und 200 des ersten und zweiten Ausführungsbeispieles sind, sind durch identische Bezugszeichen bezeichnet und die Beschreibung davon wird nicht wiederholt.
Bei der in 6 gezeigten Anordnung kann die Klemmschaltung 300 den Potentialpegel der Eingabesignalleitung 102 klemmen, wenn der Potentialpegel eines Eingabesignales bezüglich dem externen Stromversorgungspotential Vdd überschwingt bzw. dieses übersteigt und bezüglich dem Massepotential GND unterschwingt bzw. dieses unterschreitet.
In diesem Beispiel kann der Potentialpegel des Substrates 120 ebenfalls auf dem Substratpotential Vbb, das von der Substratpotentialerzeugungsschaltung 30 geliefert wird, gehalten werden.
7 zeigt ein Beispiel eines ebenen Musters der Anordnung der in 6 gezeigten Klemmschaltung.
Der Querschnitt entlang B-B' in 7 entspricht der Querstruktur der in 6 gezeigten Klemmschaltung 300.
In 7 ist die n-Wanne 140 derart gebildet, daß sie die p-Wanne 130 umgibt.
Die p-Wanne 130 ist mit rechteckigen p-Diffusionsbereichen 132 in der longitudinalen Richtung vorgesehen.
Der n-Diffusionsbereich 134 ist ebenfalls in der p-Wanne 130 in der longitudinalen Richtung derart vorgesehen, daß der n-Diffusionsbereich 134 zwischen den zwei p-Diffusionsbereichen 132 eingefügt ist.
Die n-Wanne 140 ist ebenfalls mit dem n-Diffusionsbereich 142, der derart gebildet ist, daß die p-Wanne umgeben wird, vorgesehen.
Die n-Wanne 240 ist ebenfalls derart gebildet, daß die p-Wanne 230 umgeben ist.
In dem p-Wannenbereich 230 sind in der longitudinalen Richtung zwei rechteckige n-Diffusionsbereiche 234 vorgesehen.
Der p-Diffusionsbereich 232 ist in der longitudinalen Richtung der p-Wanne 230 derart vorgesehen, daß der p-Diffusionsbereich 232 zwischen den n-Diffusionsbereichen 234 eingefügt ist.
In der n-Wanne 240 ist ebenfalls der n-Diffusionsbereich 242, der die p-Wanne 230 umgibt, vorgesehen.
In der in 7 gezeigten Anordnung empfängt der n-Diffusionsbereich 134 das externe Stromversorgungspotential Vdd mittels einer Metallverdrahtung 402.
Währenddessen empfängt die n-Wanne 240 das Massepotential GND von einer Metallverdrahtung 404 über den Diffusionsbereich 242.
Die p-Wanne 230 empfängt das Massepotential GND von der Metallverdrahtung 404 über den p-Diffusionsbereich 232.
Weiterhin ist die Eingabesignalleitung 102 mit der n-Wanne 140 über den n-Diffusionsbereich 142 und mit der p-Wanne 130 über den p-Diffusionsbereich 132 verbunden.
Die Eingabesignalleitung 102 ist ebenfalls mit dem n-Diffusionsbereich 234 verbunden.
Die obige Anordnung ermöglicht eine Klemmschaltung 300 mit der Querschnittstruktur, die in 6 gezeigt ist.
Erste Variation des dritten Ausführungsbeispieles
8 zeigt ein anderes Verbindungsmuster, das eine Anordnung, die eine ähnliche Funktion zu der der in 6 gezeigten Klemmschaltung aufweist, verwirklicht.
In 8 umgibt die n-Wanne 140 die p-Wanne 130.
In der p-Wanne 130 sind in der longitudinalen Richtung zwei rechteckige n-Diffusionsbereiche 134 vorgesehen.
Der p-Diffusionsbereich 132 ist ebenfalls in der longitudinalen Richtung der p-Wanne 130 derart gebildet, daß der p-Diffusionsbereich 132 zwischen den zwei n-Diffusionsbereichen 134 eingefügt ist.
In der n-Wanne 140 ist ebenfalls der n-Diffusionsbereich 142, der die p-Wanne umgibt, vorgesehen.
Die Eingabesignalleitung 102 ist mit der n-Wanne 140 über den n-Diffusionsbereich 142 und mit der p-Wanne 130 über den p-Diffusionsbereich 132 verbunden.
Der n-Diffusionsbereich 134 empfängt das Stromversorgungspotential Vdd von der Metallverdrahtung 402.
Die Anordnungen der Abschnitte der p-Wanne 230 und der n-Wanne 240 sind ähnlich zu denen, die in 7 gezeigt sind. Folglich sind identische Abschnitte durch identische Bezugszeichen bezeichnet und die Beschreibung davon wird nicht wiederholt.
Die obige Anordnung ermöglicht eine Klemmschaltung, die eine ähnliche Funktion zu der Klemmschaltung 300, die die Querschnittstruktur aufweist, die in 6 gezeigt ist, aufweist.
Zweite Variation des dritten Ausführungsbeispieles
9 ist eine Draufsicht eines anderen Beispieles eines ebenen Musters einer Klemmschaltung mit einer Funktion, die ähnlich zu der in 6 gezeigten Klemmschaltung ist.
In 9 umgibt die n-Wanne 240 die p-Wanne 230.
In der p-Wanne 230 sind in longitudinaler Richtung zwei rechtekkige p-Diffusionsbereiche 232 vorgesehen.
Der n-Diffusionsbereich 234 ist ebenfalls in der longitudinalen Richtung der p-Wanne 230 derart gebildet, daß der n-Diffusionsbereich 234 zwischen den zwei p-Diffusionsbereichen 232 eingefügt ist.
In der n-Wanne 240 ist ebenfalls der n-Diffusionsbereich 242, der die p-Wanne 230 umgibt, vorgesehen.
Der n-Diffusionsbereich 234 ist mit der Eingabesignalleitung 102 verbunden.
Die p-Wanne 230 und die n-Wanne 240 empfangen das Massepotential GND von der Metallverdrahtung 404 über den p-Diffusionsbereich 232 bzw. den n-Diffusionsbereich 242.
Die Anordnungen der Abschnitte der p-Wanne 230 und der n-Wanne 240 sind ähnlich zu denen, die in 7 gezeigt sind. Folglich sind identische Abschnitt mit identischen Bezugszeichen bezeichnet und eine Beschreibung davon wird nicht wiederholt.
Die obige Anordnung ermöglicht eine Klemmschaltung, die eine ähnliche Funktion zu der Klemmschaltung 300 mit der in 6 gezeigten Querschnittsstruktur aufweist.
Dritte Variation des dritten Ausführungsbeispiels
10 ist eine Draufsicht, die ein anderes Beispiel eines ebenen Musters einer Klemmschaltung mit einer ähnlichen Funktion zu der in 6 gezeigten Klemmschaltung 300 zeigt.
In 10 umgibt die n-Wanne 140 die p-Wanne 130.
In der p-Wanne 130 sind in der longitudinalen Richtung zwei rechteckige n-Diffusionsbereiche 134 vorgesehen.
Der p-Diffusionsbereich 132 ist ebenfalls in der longitudinalen Richtung der p-Wanne 130 derart vorgesehen, daß der p-Diffusionsbereich 132 zwischen den zwei n-Diffusionsbereichen 134 eingefügt ist.
In der n-Wanne 140 ist ebenfalls der n-Diffusionsbereich 142 gebildet, der die p-Wanne umgibt.
Die Eingabesignalleitung 102 ist mit der n-Wanne 140 über den n-Diffusionsbereich 142 und mit der p-Wanne 130 über den p-Diffusionsbereich 132 verbunden.
Der n-Diffusionsbereich 134 empfängt das Stromversorgungspotential Vdd von der Metallverdrahtung 402.
Die Abschnitte der p-Wanne 230 und der n-Wanne 240 sind in der Anordnung ähnlich zu denen, die in 9 gezeigt sind. Folglich sind identische Abschnitte durch identische Bezugszeichen bezeichnet und eine Beschreibung davon wird nicht wiederholt.
Die obige Anordnung ermöglicht eine Klemmschaltung mit einer ähnlichen Funktion zu der Klemmschaltung 300 mit der in 6 gezeigten Querschnittsstruktur.
11 ist eine Querschnittsansicht, die die Klemmschaltung 300 von 6 zeigt, die zusammen mit dem DRAM von 19 auf dem gleichen Substrat gebildet ist.
Die Abschnitte in 11, die identisch zu den Anordnungen des DRAM von 19 sind und der Klemmschaltung 300 von 6 sind, sind durch identische Bezugszeichen bezeichnet und eine Beschreibung davon wird nicht wiederholt.
Entsprechend der obigen Anordnung kann die Klemmschaltung, die einen pn-Übergang verwendet und sowohl Überschwingen bezüglich dem Stromversorgungspotential und Unterschwingen bezüglich dem Massepotential klemmen kann, auf einem Substrat mit einem darauf gebildeten DRAM montiert bzw. gebildet werden.
Dies ermöglicht eine auf dem gleichen Substrat wie ein DRAM zu bildende Klemmschaltung, die sehr widerstandsfähig gegen Eingabespitzen und ähnliches ist und eine signifikante Klemmfähigkeit aufweist.

Claims

Halbleiterspeichervorrichtung, die auf einem Halbleitersubstrat (120) eines ersten Leitungstyps gebildet ist, mit einem Eingabeanschluß (DQj), der ein externes Signal empfängt, einem ersten Stromversorgungsanschluß, der ein erstes Stromversorgungspotential (Vss) empfängt, einem zweiten Stromversorgungsanschluß, der ein zweites Stromversorgungspotential (Vdd) empfängt, einem Substratpotentialerzeugungsmittel (30) zum Empfangen des ersten und zweiten Stromversorgungspotentials (Vss, Vdd), das ein Substratpotential (Vbb) erzeugt und das Substratpotential (Vbb) zu dem Halbleitersubstrat (120) liefert, einer Eingabesignalleitung (102), die ein an den Eingabeanschluß (DQj) angelegtes Signal überträgt, einem ersten Wannenbereich (140, 142, 150) eines zweiten Leitungstyps, der in einer Hauptoberfläche des Halbleitersubstrats (120) gebildet ist und einen Potentialpegel (Vin) der Eingabesignalleitung (102) empfängt, einem zweiten Wannenbereich (130) des ersten Leitungstyps, der in dem ersten Wannenbereich (140, 142, 150) derart gebildet ist, daß der erste Wannenbereich (140, 142, 150) den zweiten Wannenbereich (130) außer für die Hauptoberfläche umgibt, und der den Potentialpegel (Vin) der Eingabesignalleitung (102) empfängt, und einem ersten dotierten Bereich (134) des zweiten Leitungstyps, der in der Hauptoberfläche des zweiten Wannenbereiches (130) gebildet ist und das zweite Stromversorgungspotential (Vdd) empfängt.
Halbleiterspeichervorrichtung, die auf einem Halbleitersubstrat (120) eines ersten Leitungstyps gebildet ist, mit einem Eingabeanschluß (DQj), der ein externes Signal empfängt, einem ersten Stromversorgungsanschluß, der ein erstes Stromversorgungspotential (Vss) empfängt, einem zweiten Stromversorgungsanschluß, der ein zweites Stromversorgungspotential (Vdd) empfängt, einem Substratpotentialerzeugungsmittel (30) zum Empfangen des ersten und zweiten Stromversorgungspotentials (Vss, Vdd), das ein Substratpotential (Vbb) erzeugt und das Substratpotential (Vbb) an das Halbleitersubstrat (120) liefert, einer Eingabesignalleitung (102), die ein an den Eingabeanschluß (DQj) angelegtes Signal überträgt, einem ersten Wannenbereich (240, 242, 250) eines zweiten Leitungstyps, der in einer Hauptoberfläche des Halbleitersubstrats (120) gebildet ist und ein vorbestimmtes Potential (Vss, Vdd) empfängt, einem zweiten Wannenbereich (230) des ersten Leitungstyps, der in dem ersten Wannenbereich (240, 242, 250) derart gebildet ist, daß der erste Wannenbereich (240, 242, 250) den zweiten Wannenbereich (230) außer für die Hauptoberfläche umgibt, und der das erste Stromversorgungspotential (Vss) empfängt, und einem zweiten dotierten Bereich (234) des zweiten Leitungstyps, der in der Hauptoberfläche des zweiten Wannenbereiches (230) gebildet ist und einen Potentialpegel (Vin) der Eingabesignalleitung (102) empfängt.
Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, bei der der erste Leitungstyp der p-Typ ist, der zweite Leitungstyp der n-Typ ist, das zweite Stromversorgungspotential (Vdd) größer ist als das erste Stromversorgungspotential (Vss) und das Substratpotential (Vbb) ein negatives Potential ist.
Halbleiterspeichervorrichtung nach Anspruch 2 oder 3, bei der das vorbestimmte Potential das erste Stromversorgungspotential (Vss) ist.
Halbleiterspeichervorrichtung nach Anspruch 2 oder 3, bei der das vorbestimmte Potential das zweite Stromversorgungspotential (Vdd) ist.
Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5, weiter mit einem Herunterkonvertiermittel (31) zum Empfangen des ersten und zweiten Stromversorgungspotentials (Vdd, Vss) und zum Erzeugen eines internen Stromversorgungspotentials (Vcc) mit einem Wert zwischen dem ersten und zweiten Stromversorgungspotential (Vdd, Vss) und einer internen Schaltung, die auf ein an die Eingabesignalleitung (102) angelegtes Signal reagiert, zum Halten eines geschriebenen Datenwertes, wobei die interne Schaltung einen dritten Wannenbereich (740) des p-Typs, der in der Hauptoberfläche des Halbleitersubstrates (720) gebildet ist, einen vierten Wannenbereich (742) des n-Typs, der in der Hauptoberfläche des Halbleitersubstrates (720) benachbart zu dem dritten Wannenbereich (740) gebildet ist und der das interne Stromversorgungspotential (Vcc) empfängt, ein Speicherzellenfeld (M#0-M#3), das in dem dritten Wannenbereich (740) gebildet ist, enthält, wobei das Speicherzellenfeld (M#0-M#3) eine Mehrzahl von Wortleitungen (WL), die in dem Speicherzellenfeld (M#0-M#3) entlang einer Zeilenrichtung angeordnet sind, eine Mehrzahl von Paaren von Bitleitungen (BL, /BL), die in dem Speicherzellenfeld (M#0-M#3) entlang einer Spaltenrichtung angeordnet sind, eine Mehrzahl von Speicherzellen (MC), die jeweils an einem Schnittpunkt der Wortleitung (WL) und dem Paar der Bitleitungen (BL, /BL) angeordnet sind, und einen n-Kanal-Leseverstärker (752), der auf einen in einer Speicherzelle (MC), die in einem Lesebetrieb ausgewählt ist, gehaltenen Datenwert reagiert, zum Verstärken einer Potentialdifferenz eines entsprechenden Paares von Bitleitungen (BL, /BL) und einen p-Kanal-Leseverstärker (754), der in dem vierten Wannenbereich (742) gebildet ist und auf einen in einer Speicherzelle (MC), die in einem Lesebetrieb ausgewählt ist, gehaltenen Datenwert reagiert, zum Verstärken der Potentialdifferenz des entsprechenden Paares von Bitleitungen (BL, /BL) aufweist.