Claims (22)
단일 기입 입력을 가진 듀얼포트 판독 및 기입 메모리에 있어서, 복수의 어드레스가능 기억위치를 가진 랜덤액세스 메모리(RAM) 어레이를 구비하는데, 상기 RAM은 기입데이타, 어드레스 및 기입 인에이블 입련단자의 세트를 포함하는 단일 기입포트를 가지며; 한쌍의 포트와 관련된 기입데이타, 기입어드레스 및 명령 정보의 세트를 기억하기 위한 클럭 입력 레지스터 수단과; 상기 정보세트를 수신하기 위해 상기 레지스터수단에 접속되며, 정보세트를 상기 RAM의 기입데이타, 기입 어드레스 및 기입 인에이블 단자의 대응위치에 인가하도록 접속된 멀티플렉서 선택수단과; 상기 멀티플렉서 선택수단에 인가된 2가지 상태의 기입 선택신호와 상기 RAM의 기입펄스 입력단자에 인가된 제1및 제2순차 기입펄스 신호를 포함하며 각 동작사이클동안 메모리에 일련의 타이밍신호를 인가하기 위한 입력 수단을 구비하는데, 상기 RAM은 상기 기입선택신호가 제1상태에 있을때 상기 선택수단에 의해 인가된 명령 정보에 응답하여 상기 하나의 포트의 데이타를 관련된 상기 어드레스에 의해 지정된 복수의 위치중 하나의 위치에 기입하도록 상기 제1기입펄스 신호에 의해 인에이블되며, 상기 기입선택신호가 상기 제2상태에 있을때 각 동작사이클동안 듀얼포트 기입능력을 제공하도록 상기 명령정보에 응답하여 상기 포트중 다른 포트의 데이타를 관련된 어드레스에 의해 지정된 상기 위치중 다른 위치에 기입하도록 상기 제2기입 펄스 신호에 의해 인에이블되는 것을 특징으로 하는 단일 기입 입력의 듀얼포트판독 및 기입 메모리.11. A dual port read and write memory having a single write input, comprising: a random access memory (RAM) array having a plurality of addressable storage locations, said RAM comprising a set of write data, an address, and a write enable terminal. Has a single write port; Clock input register means for storing a set of write data, write addresses and command information associated with a pair of ports; Multiplexer selecting means connected to said register means for receiving said set of information, and connected to apply said information set to corresponding positions of write data, write address and write enable terminal of said RAM; Applying a series of timing signals to the memory during each operation cycle, comprising a write selection signal in two states applied to the multiplexer selecting means and a first and second sequential write pulse signals applied to a write pulse input terminal of the RAM. An input means for said data, said RAM being one of a plurality of locations designated by said address associated with data of said one port in response to command information applied by said selection means when said write selection signal is in a first state; Another port of said port responsive to said command information to enable dual port write capability for each operation cycle when said write select signal is in said second state, said write write signal being enabled by said first write pulse signal to The second write pulse signal to write the data of " A dual port read and write memory of the single write inputs being enabled by the.
제1항에 있어서, 상기 각 동작사이클은 판독부분. 연장된 수정부분 및 짧은 기입부분을 포함하며, 상기 제1및 제2순차 기입 펄스 신호는 상기 각 동작사이클중 상기 연장된 수정부분동안 발생하는 것을 특징으로 하는 단일기입 입력의 듀얼포트 판돌 및 기입 메모리.The read portion of claim 1, wherein each operation cycle is performed. And a first write and a second write pulse signal, wherein said first and second sequential write pulse signals occur during said extended correction portion of said respective operating cycles. .
제2항에 있어서, 상기 입력수단은 적어도 한쌍의 입력단자 및 출력단자를 가진 AND게이팅 수단을 포함하며, 상기 입력단자쌍의 하나는 상기 레지스터수단으로부터 상기 명령정보세트를 수신하기 위해 상기 멀티플렉서 선택수단에 접속되고, 상기 입력단자쌍중 다른 하나는 상기 제1및 제2기입펄스신호를 수신하도록 접속되며, 상기 출력단자는 상기 기입펄스 입력 단자에 접속되고, 상기 AND게이팅 수단은 상기 각 동작 사이클동안 상기 기입 선택 신호에 응답하여 상기 멀티플렉서 선택수단에 의해 연속적으로 인가된 상기 명련정보세트의 함수로서 상기 제1및 제2기입 펄스신호를 연속적으로 인가하는 것을 특징으로 하는 단일기입 입력의 듀얼포트 판독 및 기입 메모리.3. The apparatus of claim 2, wherein the input means comprises an AND gating means having at least one pair of input terminals and an output terminal, wherein one of the pair of input terminals is the multiplexer selecting means for receiving the set of command information from the register means. A second one of the input terminal pairs is connected to receive the first and second write pulse signals, the output terminal is connected to the write pulse input terminal, and the AND gating means is connected during the operation cycle. Dual port read and write of a single write input, characterized in that the first and second write pulse signals are successively applied as a function of said clear information set continuously applied by said multiplexer selecting means in response to a write select signal Memory.
제2항에 있어서, 상기 판독포트에 인가된 판독 어드레스에 응답하여 상기 기억위치로부터 데이타를 액세싱하기 위해 상기 RAM에 접속된 적어도 한쌍의 판독포트와; 상기 RAM 위치로부터 독출된 상기 데이타를 일시적으로 기억하기 위한 투명래치수단과; 상기 투명래치수단과, 상기 판독포트에 의해 독출된 데이타를 수용 하기 위한 상기 RAM과, 상기 기입데이타 정보세트를 수용하기 위한 상기 레지스터 수단에 접속된 데이타 출력 멀티플렉서 선택수단과; 상기 기입어드레스 및 명령 정보 세트를 수신하기 위한 상기 레지스터 수단에 접속되며, 상기 판독어드레스를 수신하기 위한 상기 판독포트쌍의 하나에 접속되는 복수의 입력세트를 가진 비교수단을 추가로 구비하는데, 상기 비교수단은 상기 출력데이타 멀티플렉서 선택수단에 접속된 출력세트를 가지며, 상기 임의의 하나의 판독 어드레스와 상기 기입 어드레스 사이에서 동일한 비교가 검출되면 상기 데이타 멀티 플렉서 선택수단으로 하여금 상기 RAM으로 부터 독출된 데이타 대신에 상기 기입데이타를 상기 투명래치수단으로 전달하도록 상기 출력세트에 신호를 발생하여 가장 최근의 출력데이타가 각 판독포트의 액세스에 응답하여 상기 메모리에 제공되도록 구성한 것을 특징으로 하는 단일 기입입력의 듀얼포트판독 및 기입메모리.3. The apparatus of claim 2, further comprising: at least a pair of read ports connected to said RAM for accessing data from said storage location in response to a read address applied to said read port; Transparent latch means for temporarily storing the data read from the RAM location; Data output multiplexer selecting means connected to said transparent latch means, said RAM for accommodating data read by said read port, and said register means for accommodating said set of write data information; And a comparison means having a plurality of input sets connected to said register means for receiving said write address and command information set, and connected to one of said read port pairs for receiving said read address. The means has an output set connected to said output data multiplexer selecting means, and if said same comparison is detected between said any one read address and said write address, causing said data multiplexer selecting means to read data read from said RAM. Instead, a signal is generated in the output set to transmit the write data to the transparent latch means such that a most recent output data is provided to the memory in response to an access of each read port. Port read and write memory.
제4항에 있어서, 상기 비교수단은 CWA, DWA, CWC 및 DWC 각각 이 상기 레지스터 수단에 기억된 상기 기입어드레스 및 명령정보에 대응하고 RA 및 RB가 상기 판독포트에 인가된 상기 판독어드레스에 대응하며, CWA = RA 및 CWC = 1 또는, CWA = RA 및 DWC = 1 또는, CWB = RA 및 CWC = 1 또는, DWB=RB 및 DWC=1과 같이 판독어드레스와 기입 어드레서 사이에서 검출될때 각각의 동일비교에 대해 출력신호를 발생하는 것을 특징으로 하는 단일기입 입력의 듀얼포트판독 및 기입메모리.5. The apparatus according to claim 4, wherein the comparing means corresponds to the write address and command information each of which CWA, DWA, CWC and DWC are stored in the register means and that the RA and RB correspond to the read address applied to the read port. , CWA = RA and CWC = 1 or CWA = RA and DWC = 1 or CWB = RA and CWC = 1 or DWB = RB and DWC = 1, respectively, the same when detected between the read and write address A single port input dual port read and write memory characterized by generating an output signal for comparison.
제2항에 있어서, 상기 선택수단에 의해 인가된 상기 어드레스는 상기 기입 선택신호가 상기 제1 및 제2상태에 있을때 메모리 테스팅을 용이하게 하는 각 동작 사이클 동안 다른 데이타가 동일 위치에 기입되도록 동일위치에 대한 지정제한 없이 코드화 되는 것을 특징으로 하는 단일기입 입력의 듀얼포트판독 및 기입메모리.3. The address of claim 2, wherein the address applied by the selection means is the same location such that different data is written to the same location during each operation cycle that facilitates memory testing when the write selection signal is in the first and second states. Dual-port read and write memory of a single write input, characterized in that it is coded without specifying restrictions on the write.
제2항에 있어서, 상기 기입선택신호는 각 동작사이클동안 상기 멀티플렉서 선택수단으로 하여금 항상 동일순서로 기입데이타, 기입 어드레스 및 명령정보의 세트를 선택하게끔 하는 동일한 연속상태를 반복하는 것을 특징으로 하는 단일기입 입력의 듀얼포트판독 및 기입메모리.3. A single signal according to claim 2, wherein said write selection signal repeats the same continuous state causing said multiplexer selecting means to always select the set of write data, write address and command information in the same order during each operation cycle. Dual port read and write memory for write input.
제2항에 있어서, 상기 일련의 타이밍신호는 상기 각 동작 사이클중 짧은 기입부분동안 발생하는 클럭신호를 포함하고, 상기 입력 수단은 기입데이타, 어드레스 및 명령정보를 기억하여 다음 동작 사이클동안 메모리에기입하도록 하는 상기 레지스터 수단에 상기 클럭신호를 인가하는 것을 특징으로 하는 단일기입 입력의 듀얼포트판독 및 기입메모리.3. The apparatus of claim 2, wherein the series of timing signals includes a clock signal generated during a short write portion of each of the operation cycles, and the input means stores write data, address, and command information and writes to memory during the next operation cycle. And the clock signal is applied to said register means.
제2항에 있어서, 상기 어레이는 복수의 바이트폭을 가진 메모리 모듈을 포함하고, 각 모듈은 특정한 다수의 기억위치를 가지며 소망의 비트폭을 소망의 다수의 위치에 제공하도록 병렬로 배열되는 것을 특징으로 하는 단일 기입 입력의 듀얼포트판독 및 기입메모리.3. The array of claim 2, wherein the array comprises a memory module having a plurality of byte widths, each module having a specific number of storage locations and arranged in parallel to provide a desired bit width at a desired number of locations. Dual port read and write memory with a single write input.
제2항에 있어서, 상기 판독포트에 인가된 판독어드레스에 응답하여 상기 기억위치로부터 데이타를 액세스하기 위해 상기 RAM에 접속된 한쌍의 판독포트와; 상기 RAM위치로부터 독출된 상기 데이타를 일시적으로 기억하기 위한 투명래치수단과; 상기 투명래치수단 및 상기 RAM에 접속된 데이타 출력 수단을 추가로 포함하며, 상기 일련의 타이밍신호는 출력래치 인에이블 펄스신호를 추가로 포함하고, 상기 입력수단은 각 동작사이클의 판독부분동안 상기 판독포트에 의해 독출된 상기 데이타 출력 수단으로부터 수신된 상기 데이타를 일시적으로 기억하기 위한 상기 투명래치수단에 상기 출력래치 인에이블펄스 신호를 인가하기 위한 수단을 포함하는것을 특징으로 하는 단일기입 입력의 듀얼포트 판독 및 기입메모리.3. The apparatus of claim 2, further comprising: a pair of read ports connected to said RAM for accessing data from said storage location in response to a read address applied to said read port; Transparent latch means for temporarily storing the data read out from the RAM location; The transparent latch means and data output means connected to the RAM, wherein the series of timing signals further comprise an output latch enable pulse signal, wherein the input means is adapted to read during the read portion of each operation cycle. And means for applying said output latch enable pulse signal to said transparent latch means for temporarily storing said data received from said data output means read by a port. Read and write memory.
단일기입 입력포트를 가진 듀얼포트판독 및 기입 레지스터 파일 메모리에 있어서, 복수의 어드레스 가능 기억위치를 가진 랜던 액세스 메모리(RAM)어레이를 구비하는데, 상기 RAM은 다수의 기입데이타, 어드레스 입력단자 및 기입펄스 제어단자를 포함하는 단일기입 입력포트를 가지며; 복수의 클럭입력레지스터를 구비하는데, 상기 복수의 레지스터중 다른 쌍들은 기입데이타, 어드레스 및 명령 정보를 수신하여 기억하기 위해 한쌍의 소오스와 관련되고; 입력단자세트, 제어입력단자 및 다수의 출력단자를 각각 가진 복수의 멀티플렉서 회로를 구비하는데, 상기 멀티플렉서 회로중 다른 멀티플렉서회로의 입력단자세트 상기 소오스쌍으로부터 상기 데이타, 어드레스 및 명령정보를 수신하도록 접속되며, 상기 다른 멀티플럭세회로중 대응회로의 상기 출력 단자는 상기 RAM의 기입데이타, 어드레스 및 기입펄스 제어단자에 접속하고, 상기 각 멀티플렉서회로의 상기제어입력단자를 2가지 상태의 기입선택신호를 수신하도록 접속되며;각 동작사이클동안 각 멀티플렉서 회로의 상기 제어입력단자에 인가된 상기 2가지 상태의 기입선택신호와 상기 기입펄스 제어단자에 인가된 제1 및 제2순차 기입펄스 신호를 포함하는 일련의 타이밍신호를 인가하기 위한 입력수단을 구비하는데 상기 RAM으로 하여금 상기 어드레스에 의해 지정된 복수의 위치중 하나의 위치에 상기 소오스쌍중 하나와 관련된 상기 하나의 클럭입력 레지스터에 기억된 상기 데이타를 기입하게하는 상기 제1기입펄스신호는 상기 기입선택신호가 제1상태에 있을때 지정된 상기 명령정보의 함수로써 상기 멀티플렉서회로의 출력에 전달된 것과 관련되고, 상기 RAM으로 하여금 상기 어드레스에 의해 지정된 상기 위치중 하나의 위치에 상기 소오스쌍중 다른 하나의 위치와 관련된 상기 다른 하나의 클럭입력 레지스터에 기억된 데이타를 기입하게 하는 상기 제2기입펄스신호는 상기 기입선택신호가 제2상태에 있을때 지정된 상기 명령정보의 함수로써 상기 멀티플렉서회로의 출력에 전달된 것과 관련하여 각 동작사이클동안 듀얼기입 능력을 제공하는 것을 특징으로 하는 단일기입 입력포트의 듀얼 포트판독 및 기입레지스터 파일메모리.A dual port read and write register file memory having a single write input port, comprising: a random access memory (RAM) array having a plurality of addressable storage locations, the RAM comprising a plurality of write data, address input terminals, and write pulses; Has a single write input port including a control terminal; A plurality of clock input registers, wherein different pairs of the plurality of registers are associated with a pair of sources to receive and store write data, address, and command information; And a plurality of multiplexer circuits each having an input terminal set, a control input terminal and a plurality of output terminals, the input terminal set of another multiplexer circuit among the multiplexer circuits connected to receive the data, address and command information from the source pair. And the output terminal of the corresponding circuit among the other multiplexed circuits is connected to a write data, an address and a write pulse control terminal of the RAM, and the control input terminal of each of the multiplexer circuits receives a write select signal of two states. A series of timings including the write select signal of the two states applied to the control input terminal of each multiplexer circuit and the first and second sequential write pulse signals applied to the write pulse control terminal during each operation cycle; An input means for applying a signal to the RAM to The first write pulse signal for causing the write selection signal to enter the first state to cause the data stored in the one clock input register associated with one of the source pairs to be written to one of a plurality of locations designated by the address. The other one associated with the other one of the source pairs at one of the locations specified by the address, the RAM being associated with the one passed to the output of the multiplexer circuit as a function of the command information specified when The second write pulse signal for writing data stored in a clock input register during each operation cycle in relation to that delivered to the output of the multiplexer circuit as a function of the command information specified when the write select signal is in the second state. Dual write single input port, characterized by dual write capability Port read and write register file memory.
제11항에 있어서, 상기 각 동작사이클은 판독부분, 연장된 수정부분 및 짧은 기입부분을 포함하며, 상기 제1및 제2순차 기입펄스 신호는 상기 각 동작사이클중 연장된 수정부분동안 발생되는 것을 특징으로 하는 단일기입 입력포트의 듀얼포트판독 및 기입 레지스터 파일메모리.12. The method of claim 11, wherein each operation cycle includes a read portion, an extended modification portion, and a short write portion, wherein the first and second sequential write pulse signals are generated during an extended modification portion of each operation cycle. Dual port read and write register file memory with single-write input ports.
제12항에 있어서, 상기 입력수단은 적어도 한쌍의 입력단자 및 출력단자를 가긴 AND 게이팅 수단을 포함하며, 상기 입력단자쌍의 하나는 상기 소오스쌍과 관련된 상기 클릭입력레지스터로 부터 상기 명령정보를 수신하도록 상기 복수의 멀티플렉서 회로중 하나에 접속되고, 상기 입력단자쌍중 다른 하나는 상기 제1및 제2순차 기입펄스신호를 수신하도록 접속되며, 상기 출력단자는 상기 기입펄스단자에 접속되고, 상기 입력단자쌍중 다른 하나는 상기 제1및 제2순차 기입펄스신호를 수신하도록 접속되며, 상기 출력단자는 상기 기입펄스단자에 접속되고, 상기 AND 게이팅 수단은 상기 동작사이클동안 상기 멀티플렉서회로중 다른 하나의 회로에 의해 상기 클럭 입력레지스터의 다른쌍중 하나로 부터 순차적으로 전달된 상기 명령정보의 함수로써 상기 기입펄스신호를 연속적으로 인가하는 것을 특징으로 하는 단일기입 입력포트의 듀얼포트판독 및 기입레지스터파일 메모리.13. The apparatus of claim 12, wherein the input means comprises an AND gating means having at least a pair of input terminals and an output terminal, wherein one of the pair of input terminals receives the command information from the click input register associated with the source pair. One of the plurality of multiplexer circuits, the other of the pair of input terminals is connected to receive the first and second sequential write pulse signals, the output terminal is connected to the write pulse terminal, and the input terminal The other of the pairs is connected to receive the first and second sequential write pulse signals, the output terminal is connected to the write pulse terminal, and the AND gating means is connected to the other of the multiplexer circuits during the operation cycle. The function as a function of the command information sequentially transmitted from one of the other pairs of clock input registers by Dual port read single write of the input port, characterized in that for continuously applying a pulse signal and a write register file memory.
제11항에 있어서, 상기 판독포트에 인가된 판독어드레스에 응답하여 상기 기억위치로부터 데이타를 액세싱하기 위해 상기 RAM에 접속된 적어도 한쌍의 판독포트와; 각 판독포트의 상기 RAM위치로부터 독출된 상기 데이타를 일시적으로 기억하기 위한 복수의 투명래치와; 상기 투명래치와 상기 RAM으로 부터 독출된 데이타를 수신하기 위한 상기 RAM판독포트와, 기입데이타 정보세트를 수용하기 위한 상기 레지스터에 접속된 복수의 데이타 출력멀티플렉서회로와, 상기기입어드레스 및 명령정보 세트를 수신하기 위한 상기 레지스터수단에 접속되며, 판독어드레스를 수신하기 위한 상기 판독포스쌍의 하나에 접속되는 복수의 입력세트를 각각 가진 비교회로 세트를 추가로 구비하는데, 상기 각 비교회로는 복수의 출력데이타 멀티플랙서회로중 하나에 접소된 출력세트를 가지며, 임의의 하나의 판독어드레스와 상기 기입어드레스 사이에서동일한 비교가 검출되면 상기 데이타 멀티플렉회로로 하여금 상기 RAM으로부터 독출된 데이타 대신에 상기 기입데이타를 상기 투명래치로 전달하도록 상기 출력세트에 신호를 발생하여 가장 최근의 출력데이타가 각 판독포트와 엑세스에 응답하여 상기 메모리에 제공되도록 구성한 것을 특징으로 하는 단일기입 입력포트의 듀얼포트판독 및 기입레지스터 파일 메모리.12. The apparatus of claim 11, further comprising: at least a pair of read ports connected to said RAM for accessing data from said storage location in response to a read address applied to said read port; A plurality of transparent latches for temporarily storing the data read out from the RAM position of each read port; A plurality of data output multiplexer circuits connected to the RAM read port for receiving data read from the transparent latch and the RAM, the register for accommodating a set of write data information, and the write address and command information set. And a comparison circuit set each having a plurality of input sets connected to said register means for receiving and connected to one of said read force pairs for receiving a read address, each comparison circuit having a plurality of output data. One of the multiplexer circuits has a set of outputs that are tethered, and if the same comparison is detected between any one of the read and write addresses, the data multiplexer circuit writes the write data instead of the data read from the RAM. To generate a signal on the output set for delivery to the transparent latch A dual-port read and write register file memory of a single write input port, characterized in that the most recent output data is provided to the memory in response to each read port and access.
제14항에 있어서, 상기 비교 회로 세트중 하나는, CWA, DWA, CWA 및 DWC 각각 이 상기 레지스터에 기억된 기입어드레스 및 명령정보에 대응하고 RA 및 RB가 상기 판독포트에 인가된 상기 판독어드레스에 대응하며, CWA = RA 및 CWC = 1 또는, CWA = RA 및 DWC = 1또는, CWB = RN 및 CWC = 1또는, DWB=RB 및 DWC=1과 같이 판독어드레스와 기입 어드레스 사이에서 검출될때 각각의 동일비교에 대한 출력신호를 발생하는 것을 특징으로 하는 단일기입 입력 포트의 듀얼포트판독 및 기입레지스터의 파일 메모리.15. The apparatus according to claim 14, wherein one of the sets of comparison circuits corresponds to write addresses and command information in which CWA, DWA, CWA, and DWC, respectively, are stored in the register, and to which RA and RB are applied to the read port. Corresponding to CWA = RA and CWC = 1 or CWA = RA and DWC = 1 or CWB = RN and CWC = 1 or DWB = RB and DWC = 1 respectively, when detected between the read address and the write address A file memory of a dual port read and write register of a single write input port, characterized by generating output signals for the same comparison.
제11항에 있어서 상기 멀티 플렉서회로중 대응하는 것에 의해 인가된 상기 어드레스는 상기 기입선택신호가 상기 제1및 제2상태에 있을때 테스팀을 용이하게 하는 각 동작사이클동안 다른 데이타가 동일 위치에 기입되도록 동일위치에 대한 지정제한 없이 코드화 되는 것을 특징으로 하는 단일 기입입력포트의 듀얼포트 판독 및 기입레지스터 파일 메모리.12. The apparatus of claim 11, wherein the address applied by corresponding ones of the multiplexer circuits is adapted to facilitate testing when the write select signal is in the first and second states. A dual port read and write register file memory for a single write input port, characterized in that it is coded without restriction to the same position to be written.
제12항에 있어서, 상기 기입선택신호는 각 동작사이클동안 상기 복수의 멀티플렉서회로로 하여금 항상 동일 순서로 기입데이타, 및 명령정보의 세트를 선택하게끔 하는 동일한 연속상태를 반복하는 것을 특징으로 하는 단일기입 입력포트의 듀얼 포트판독 및 기입레지스터 파일 메모리.13. The single write of claim 12, wherein the write select signal repeats the same continuous state causing the multiplexer circuits to always select the set of write data and command information in the same order during each operation cycle. Dual port read and write register file memory for input port.
제12항에 있어서, 상기 일련의 타이밍신호는 상기 각 동작사이클중 짧은 기입부분동안 발생하는 클릭신호를 포함하고 상기 입력 수단은 각 소오스로부터 수신된 기입데, 어드레스 및 명령정보세트 기억하여 다음 동작 사이클동안 메모리에 기입하도록 하는 상기 레지스터에 상기 클럭신호를 인가하는 것을 특징으로 하는 단일기입 입력포트의 듀얼포트 판독 및 기입레지스터 파일메모리.13. The method of claim 12, wherein the series of timing signals includes a click signal generated during a short write portion of each operation cycle, and the input means writes received from each source, storing a set of address and command information for the next operation cycle. And applying the clock signal to the register for writing to the memory while the dual port read and write register file memory of a single write input port.
제12항에 있어서, 상기 어레이는 복수의 바이트 폭을 가진 메모리 모듈을 포함하고 각 모듈은 특정한 다수의 기억위치를 가지며, 소망의 비트폭을 소망의 다수의 위치에 제공하도록 병렬로 배열되는 것을 특징으로 하는 단일기입 입력포트의 듀얼포트 판독 및 기입레지스터 파일메모리.13. The apparatus of claim 12, wherein the array comprises memory modules having a plurality of byte widths, each module having a specific number of storage locations, arranged in parallel to provide a desired bit width to a desired number of locations. Port read and write register file memory for single-write input ports.
제12항에 있어서, 상기 판독포트에 인가된 판독어드레스에 응답하여 상기기억위치로부터 데이타를 액세스하기 위해 상기 RAM에 접속된 한쌍의 판독포트와; 각 판독포트의 상기 RAM 위치로부터 독출된 상기 데이타를 일시적으로 기억하기 위한 복수의 투명래치와; 상기 투명래치 및 상기 RAM에 접속된 데이타 출력회로 수단을 추가로 포함하며, 상기 일련의 타이밍 신호는 출력래치 인에이블 펄스신호를 추가로 포함하고, 상기 입력수단은 각 동작 사이클의 판독 부분동안 상기 판독포트에 의해 독출된 상기 데이타출력 수단으로부터 수신된 상기 데이타를 일시적으로 기억하기 위한 상기 복수의 투명래치에 상기 출력래치 인에이블 펄스신호를 인가하기 위한 수단을 포함하는 것을 특징으로 하는 단일기입 입력포트의 듀얼포트판독 및 기입레지스터 파일메모리.13. The system of claim 12, further comprising: a pair of read ports connected to said RAM for accessing data from said storage location in response to a read address applied to said read port; A plurality of transparent latches for temporarily storing the data read out from the RAM position of each read port; Further comprising data output circuit means connected to said transparent latch and said RAM, said series of timing signals further comprising an output latch enable pulse signal, said input means being adapted for said read during the read portion of each operating cycle. Means for applying the output latch enable pulse signal to the plurality of transparent latches for temporarily storing the data received from the data output means read by the port. Dual port read and write register file memory.
단일집적회로칩상에 집적되며 듀얼기입포트동작을 하기 위한 표준 듀얼판독 및 단일기입포트로된 랜덤 액세스 메모리(RAM)부분을 가지는 디지탈 메모리장치를 구성하는 방법에 있어서, 소정수의 기억위치 및 소정의 비트폭을 제공하도록 복수의 어드레스가능 기억위치와, 다수의 기입데이타, 어드레스 및 기입펄스제어단자를 포함하는 단일기입포트를 가진 다수의 RAM 부분을 병렬로 상기 칩상에 설치하는 단계와; 다수의 클럭입력 레지스터를 칩상에 접속하는 단계를 포함하는데, 상기 레지스터의 다른쌍은 한쌍의 소오스에 관련되 기입데이타, 어드레스 및 명령정보를 수신하며; 상기 입력레지스터의 다른쌍과 상기 RAM부분 사이에 복수의 멀티플렉서회로를 칩상에 접속하는 단계를 포함하는데, 다른 멀티플렉서회로는 상기 입력레지스터로부터의 기입데이타, 기입어드레스 및 기입명령정보를 세트를 상기 단일기입포트데이타, 어드레스 및 기입필수 제어단자에 인가하며; 상기 RAM 부분으로 부터 독출된 데이타를 수신하기 위한 듀얼판독포트에 투명래치회로를 침상에서 접속하는 단계와; 각 동작사이클동안 출력래치 스트로브 신호 2가지 상태의 기입선택신호, 제1, 제2순차 기입펄스 신호 및 종료사이클 클럭신호를 포함하는 일련의 타이밍신호를 상기 칩에 인가하기 위한 수단을 접속하는 단계와; 상기 RAM 부분으로부터 독출된 상기 데이타를 기억하는 투명래치회로에 상기 출력 래치 스트로브신호를 인가하는 단계와; 상기 2가지 상태의 기입선택신호의 상태 함수로써 상기 한쌍의 소오스와 관련된 상기 명령정보세트를 연속적으로 전달하기 위해 상기 멀티플렉서회로에 상기 기입선택 신호를 인가하는 단계와; 각 동작 사이클동안 기입어드레스 정보 세트에 의해 지정된 위치로 기입데이타가 상기 RAM부분에 두번기입되도록 상기 명령정보 세트에 응답하여 상기 제1 및 제2순차 기입펄스신호를 각 RAM부분의 상기 기입펄스 제어단자에 인가하는 단계와; 다음동작 사이클 동안 상기 RAM부분으로 기입될 기입데이타, 어드레스 및 명령정보의 세트를 기억하기 위한 다수의 입력레지스터에 상기 종료 사이클 클럭신호를 인가하는 단계를 포함하는 것을 특징으로 하는 디지탈 메모리장치 구성방법.A method of constructing a digital memory device integrated on a single integrated circuit chip and having a random access memory (RAM) portion having a standard dual read and single write port for dual write port operation, comprising: a predetermined number of storage positions and a predetermined number; Installing a plurality of RAM portions on the chip in parallel with a plurality of addressable storage locations and a single write port comprising a plurality of write data, an address and a write pulse control terminal to provide a bit width; Connecting a plurality of clock input registers on a chip, the other pair of registers receiving write data, address and command information associated with a pair of sources; Connecting a plurality of multiplexer circuits on a chip between the other pair of input registers and the RAM portion, wherein the other multiplexer circuits write a set of write data, write addresses and write command information from the input registers into the single write. Applies to port data, address, and write required control terminals; Connecting a transparent latch circuit on a bed to a dual read port for receiving data read from the RAM portion; Connecting means for applying a series of timing signals to the chip, the write latch signal in two states, the first and second sequential write pulse signals, and the end cycle clock signal during each operation cycle; ; Applying the output latch strobe signal to a transparent latch circuit that stores the data read from the RAM portion; Applying the write select signal to the multiplexer circuit to continuously convey the set of command information associated with the pair of sources as a function of the state of the write select signal of the two states; The write pulse control terminal of each RAM portion sends the first and second sequential write pulse signals in response to the instruction information set so that write data is written twice into the RAM portion to the position designated by the write address information set during each operation cycle. Applying to; And applying said end cycle clock signal to a plurality of input registers for storing a set of write data, address, and command information to be written to said RAM portion during a next operation cycle.
제21항에 있어서, 각 동작사이클동안, 상기 RAM 부분의 각각은 첫번째로 투명래치 회로에 데이타를 전달하기 위해 정상지속시간을 가진 판독동작을 수행하고, 그다음으로 두번 기입되는 연장된 지속시간을 가진 수정동작을 수행하며, 마지막으로 상기 클럭입력 레지스터에 대해 짧은 지속시간을 가진 기입동작을 수행하는 것을 특징으로 하는 디지탈메모리 장치 구성방법.22. The apparatus of claim 21, wherein during each operating cycle each of the RAM portions first performs a read operation with normal duration to transfer data to the transparent latch circuit, and then has an extended duration written twice. Performing a modification operation and finally performing a write operation with a short duration on the clock input register.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.