JPH04350745A - 記憶判定回路 - Google Patents
記憶判定回路Info
- Publication number
- JPH04350745A JPH04350745A JP3124208A JP12420891A JPH04350745A JP H04350745 A JPH04350745 A JP H04350745A JP 3124208 A JP3124208 A JP 3124208A JP 12420891 A JP12420891 A JP 12420891A JP H04350745 A JPH04350745 A JP H04350745A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- write
- storage
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000005856 abnormality Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
- G06F11/1497—Details of time redundant execution on a single processing unit
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、記憶回路におけるデー
タの書込みエラー検出を行う記憶判定回路に関する。
タの書込みエラー検出を行う記憶判定回路に関する。
【０００２】
【従来の技術】従来、記憶回路では、図３に示すように
、アドレス信号線２と、データ信号線３と、チップセレ
クト線４と、ライトイネーブル線５とを入力する記憶部
１を有している。図４に示すように、記憶部１は、信号
Ｃで動作指示されているｏ−ｒ間に信号Ａで指定されて
いるアドレスに対して、信号Ｂで指定されている書込み
データを信号Ｄのｑ点で書込む。この記憶部１はｏ−ｒ
間に書込み動作を行う。
、アドレス信号線２と、データ信号線３と、チップセレ
クト線４と、ライトイネーブル線５とを入力する記憶部
１を有している。図４に示すように、記憶部１は、信号
Ｃで動作指示されているｏ−ｒ間に信号Ａで指定されて
いるアドレスに対して、信号Ｂで指定されている書込み
データを信号Ｄのｑ点で書込む。この記憶部１はｏ−ｒ
間に書込み動作を行う。
【０００３】そして、記憶部１は、信号Ｃで動作指示さ
れていて信号Ｄで書込み指示されていないｓ−ｔ間に、
信号Ａで指定されているアドレスの内容を信号Ｂに出力
する。この記憶部１はｓ−ｔ間に読出し動作を行う。
れていて信号Ｄで書込み指示されていないｓ−ｔ間に、
信号Ａで指定されているアドレスの内容を信号Ｂに出力
する。この記憶部１はｓ−ｔ間に読出し動作を行う。
【０００４】
【発明が解決しようとする課題】上述した従来の記憶回
路では、書込み動作中に、正しく書込み動作が行われた
かどうかを判断することが出来ないという問題点があっ
た。
路では、書込み動作中に、正しく書込み動作が行われた
かどうかを判断することが出来ないという問題点があっ
た。
【０００５】
【課題を解決するための手段】本発明の記憶判定回路は
、外部回路からの第１のデータ信号及びデータ方向制御
信号並びにこのデータ方向制御信号が書込み方向を示す
ときに記憶部からの第２のデータ信号を入力して、前記
記憶部の読出しデータ信号を出力するデータ方向制御部
と、前記外部回路からのデータチェックのためのタイミ
ング信号及び前記第１のデータ信号並びに前記読出しデ
ータ信号を入力して、この第１のデータ信号と読出しデ
ータ信号とが不一致であることを識別した場合には、書
込みエラー信号を出力するデータ比較部とを備える構成
である。
、外部回路からの第１のデータ信号及びデータ方向制御
信号並びにこのデータ方向制御信号が書込み方向を示す
ときに記憶部からの第２のデータ信号を入力して、前記
記憶部の読出しデータ信号を出力するデータ方向制御部
と、前記外部回路からのデータチェックのためのタイミ
ング信号及び前記第１のデータ信号並びに前記読出しデ
ータ信号を入力して、この第１のデータ信号と読出しデ
ータ信号とが不一致であることを識別した場合には、書
込みエラー信号を出力するデータ比較部とを備える構成
である。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例のブロック図であ
る。記憶判定回路１１は、外部回路からのデータを示す
信号Ｂ及びデータ方向を示す信号Ｅ並びにこの信号Ｅが
書込み方向を示すときに記憶部１からのデータ信号を入
力し読出しデータ信号を出力するデータ方向制御部９と
、信号Ｂ及び外部回路からのデータチェックのための信
号Ｆ並びに読出しデータ信号を入力して信号Ｂと読出し
データ信号とを比較識別するデータ比較部１０とを備え
る。
る。記憶判定回路１１は、外部回路からのデータを示す
信号Ｂ及びデータ方向を示す信号Ｅ並びにこの信号Ｅが
書込み方向を示すときに記憶部１からのデータ信号を入
力し読出しデータ信号を出力するデータ方向制御部９と
、信号Ｂ及び外部回路からのデータチェックのための信
号Ｆ並びに読出しデータ信号を入力して信号Ｂと読出し
データ信号とを比較識別するデータ比較部１０とを備え
る。
【０００８】図２は、図１に示した各部における信号波
形図である。書込み動作が正常に動作した時には、ｏ−
ｒ間，異常を検出した時には、ｒ−ｎ間で示されたよう
になる。
形図である。書込み動作が正常に動作した時には、ｏ−
ｒ間，異常を検出した時には、ｒ−ｎ間で示されたよう
になる。
【０００９】以下に、動作を説明する。データ方向制御
部９は、データ方向制御線６を介し信号Ｅで書込み方向
指定されているｏ−ｕ，ｒ−ｚ間、外部回路データ線３
のデータを記憶部データ線１３に出力する。また、信号
Ｅで読出し方向指定されているｕ−ｒ，ｚ−ｎ間には、
記憶部データ線１３のデータを読出しデータ信号線１２
に出力する。
部９は、データ方向制御線６を介し信号Ｅで書込み方向
指定されているｏ−ｕ，ｒ−ｚ間、外部回路データ線３
のデータを記憶部データ線１３に出力する。また、信号
Ｅで読出し方向指定されているｕ−ｒ，ｚ−ｎ間には、
記憶部データ線１３のデータを読出しデータ信号線１２
に出力する。
【００１０】データ比較部１０は、信号Ｂの書込みデー
タと読出しデータ信号線１２のデータとを常に比較して
いて、データチェックタイミング線７を介し信号Ｆでチ
ェック指定されるｕ−ｗ，ｌ−ｍ間に、書込みエラー報
告線８に信号Ｇとして出力する。すなわち、ｖ−ｗ間で
はデータが一致していたため信号Ｇとしての報告は無い
が、ｌ−ｍ間では不一致が発生したため、ｌ−ｍ間に示
すように書込みエラー報告線８を介し信号Ｇを出力する
。
タと読出しデータ信号線１２のデータとを常に比較して
いて、データチェックタイミング線７を介し信号Ｆでチ
ェック指定されるｕ−ｗ，ｌ−ｍ間に、書込みエラー報
告線８に信号Ｇとして出力する。すなわち、ｖ−ｗ間で
はデータが一致していたため信号Ｇとしての報告は無い
が、ｌ−ｍ間では不一致が発生したため、ｌ−ｍ間に示
すように書込みエラー報告線８を介し信号Ｇを出力する
。
【００１１】記憶部１は、チップセレクト線４を介し信
号Ｃで動作指定（ｏ−ｎ間）されていて、ライトイネー
ブル線５を介し信号Ｄで書込み指定（ｐ−ｑ，ｘ−ｙ間
）以外は、アドレス信号線２を介し信号Ａで指定されて
いるアドレスの内容を記憶部データ線１３に出力する。
号Ｃで動作指定（ｏ−ｎ間）されていて、ライトイネー
ブル線５を介し信号Ｄで書込み指定（ｐ−ｑ，ｘ−ｙ間
）以外は、アドレス信号線２を介し信号Ａで指定されて
いるアドレスの内容を記憶部データ線１３に出力する。
【００１２】本実施例では、記憶判定回路１１は記憶部
１に外付けの形で設ける場合を示したが、この記憶判定
回路１１を記憶部１の中に組込む構成とすることもでき
る。
１に外付けの形で設ける場合を示したが、この記憶判定
回路１１を記憶部１の中に組込む構成とすることもでき
る。
【００１３】
【発明の効果】以上説明したように本発明は、記憶部へ
の書込み動作中に、記憶部へ書込もうとしているデータ
と、記憶部へ書込まれたデータとを比較し、正しく書込
まれたか否かを確認出来るように構成したので、記憶部
への書込み動作中に、書込みエラーを検出出来るという
効果を有する。
の書込み動作中に、記憶部へ書込もうとしているデータ
と、記憶部へ書込まれたデータとを比較し、正しく書込
まれたか否かを確認出来るように構成したので、記憶部
への書込み動作中に、書込みエラーを検出出来るという
効果を有する。
【図１】本発明の一実施例のブロック図である。
【図２】図１に示した実施例の各部における信号波形図
である。
である。
【図３】従来の記憶回路を説明するための図である。
【図４】図３に示した各部における信号波形図である。
【符号の説明】
１ 記憶部
３ 外部回路データ線
６ データ方向制御線
７ データチェックタイミング信号線８
書込みエラー報告線 ９ データ方向制御部 １０ データ比較部 １１ 記憶判定回路 １２ 読出しデータ信号線 １３ 記憶部データ線
書込みエラー報告線 ９ データ方向制御部 １０ データ比較部 １１ 記憶判定回路 １２ 読出しデータ信号線 １３ 記憶部データ線
Claims (1)
- 【請求項１】 外部回路からの第１のデータ信号及び
データ方向制御信号並びにこのデータ方向制御信号が書
込み方向を示すときに記憶部からの第２のデータ信号を
入力して、前記記憶部の読出しデータ信号を出力するデ
ータ方向制御部と、前記外部回路からのデータチェック
のためのタイミング信号及び前記第１のデータ信号並び
に前記読出しデータ信号を入力して、この第１のデータ
信号と読出しデータ信号とが不一致であることを識別し
た場合には、書込みエラー信号を出力するデータ比較部
とを備えることを特徴とする記憶判定回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124208A JPH04350745A (ja) | 1991-05-29 | 1991-05-29 | 記憶判定回路 |
| CA 2069787 CA2069787A1 (en) | 1991-05-29 | 1992-05-28 | Write error detecting hardware arrangement |
| EP92304871A EP0516437A2 (en) | 1991-05-29 | 1992-05-28 | Write error detecting hardware arrangement |
| AU17302/92A AU1730292A (en) | 1991-05-29 | 1992-05-29 | Write error detecting hardware arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124208A JPH04350745A (ja) | 1991-05-29 | 1991-05-29 | 記憶判定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04350745A true JPH04350745A (ja) | 1992-12-04 |
Family
ID=14879671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3124208A Pending JPH04350745A (ja) | 1991-05-29 | 1991-05-29 | 記憶判定回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0516437A2 (ja) |
| JP (1) | JPH04350745A (ja) |
| AU (1) | AU1730292A (ja) |
| CA (1) | CA2069787A1 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59185097A (ja) * | 1983-04-04 | 1984-10-20 | Oki Electric Ind Co Ltd | 自己診断機能付メモリ装置 |
-
1991
- 1991-05-29 JP JP3124208A patent/JPH04350745A/ja active Pending
-
1992
- 1992-05-28 CA CA 2069787 patent/CA2069787A1/en not_active Abandoned
- 1992-05-28 EP EP92304871A patent/EP0516437A2/en not_active Withdrawn
- 1992-05-29 AU AU17302/92A patent/AU1730292A/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| AU1730292A (en) | 1992-12-03 |
| CA2069787A1 (en) | 1992-11-30 |
| EP0516437A2 (en) | 1992-12-02 |
| EP0516437A3 (ja) | 1994-03-09 |
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