JPH04275644A - トレーサ - Google Patents
トレーサInfo
- Publication number
- JPH04275644A JPH04275644A JP3034973A JP3497391A JPH04275644A JP H04275644 A JPH04275644 A JP H04275644A JP 3034973 A JP3034973 A JP 3034973A JP 3497391 A JP3497391 A JP 3497391A JP H04275644 A JPH04275644 A JP H04275644A
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- Japan
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- Pending
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- 239000000700 radioactive tracer Substances 0.000 title claims abstract description 66
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置における
トレーサに関し、特にプロセッサ内に使用するトレーサ
に関する。
トレーサに関し、特にプロセッサ内に使用するトレーサ
に関する。
【０００２】
【従来の技術】従来、この種のトレーサは、書込みと読
出しは完全に個別に考えられており、トレーサ情報を読
出す際、プロセッサがトレーサ書込み動作を行うと、情
報処理装置の動作を一旦停止させ、次に、トレーサ読出
し動作を行うか、または、ファームウェアシーケンスが
停止出来ない場合は、トレーサ情報を従来の情報に上書
きしてしまうようになっている。
出しは完全に個別に考えられており、トレーサ情報を読
出す際、プロセッサがトレーサ書込み動作を行うと、情
報処理装置の動作を一旦停止させ、次に、トレーサ読出
し動作を行うか、または、ファームウェアシーケンスが
停止出来ない場合は、トレーサ情報を従来の情報に上書
きしてしまうようになっている。
【０００３】
【発明が解決しようとする課題】上述したように従来の
トレーサは、書込み動作と読出し動作は同時に行うこと
が出来ないため、書込みが終了すると、プロセッサ内フ
ァームウェアシーケンスを一時停止させ、トレーサ読出
しを行い、再度ファームウェアシーケンスをスタートさ
せなければならない。
トレーサは、書込み動作と読出し動作は同時に行うこと
が出来ないため、書込みが終了すると、プロセッサ内フ
ァームウェアシーケンスを一時停止させ、トレーサ読出
しを行い、再度ファームウェアシーケンスをスタートさ
せなければならない。
【０００４】また、ファームウェアシーケンスを停止出
来ない場合は、トレース情報が上書きされ、情報が得ら
れなくなることがあるという欠点がある。
来ない場合は、トレース情報が上書きされ、情報が得ら
れなくなることがあるという欠点がある。
【０００５】本発明の目的は、アンドゲートの出力の状
態により、複数のトレーサ部の内１つのトレーサに入力
データ線で供給された入力データをライトパルス信号線
のライトパルスにより書込んでいる時に同時に書込みを
行っていない他のトレーサの内容を読出し、データセレ
クタにより選択し、出力することにより、上記の欠点を
解消し、プロセッサ内のファームウェアシーケンスを停
止させることなくトレーサ情報をプロセッサ外部に取り
出せるトレーサを提供することにある。
態により、複数のトレーサ部の内１つのトレーサに入力
データ線で供給された入力データをライトパルス信号線
のライトパルスにより書込んでいる時に同時に書込みを
行っていない他のトレーサの内容を読出し、データセレ
クタにより選択し、出力することにより、上記の欠点を
解消し、プロセッサ内のファームウェアシーケンスを停
止させることなくトレーサ情報をプロセッサ外部に取り
出せるトレーサを提供することにある。
【０００６】
【課題を解決するための手段】本発明のトレーサは、プ
ロセッサ内に記憶素子により構成されるハードウェアの
状態値を逐次格納する複数のトレーサ部と、複数のトレ
ーサ部に対しアドレスを発生するアドレス発生回路と、
アドレス発生回路で発生したアドレスを複数のトレーサ
部に供給するアドレス線と、アドレス発生回路で発生し
たアドレスの内最上位ビット（Ｍｏｓｔ Ｓｕｐｅｒ
ｉｏｒ Ｂｉｔ、以下、ＭＳＢと略す）を供給するア
ドレスＭＳＢ線と、複数のトレーサ部に対してデータを
入力する入力データ線と、複数のトレーサ部へのデータ
書込みタイミングを知らせるためのライトパルスを発生
するライトパルス発生回路と、ライトパルス発生回路で
発生したライトパルスを供給するライトパルス信号線と
、アドレスＭＳＢ線の値を反転するＭＳＢインバータと
、ＭＳＢインバータの出力を供給するＭＳＢインバータ
線と、複数のトレーサ部の出力をＭＳＢインバータ線の
値により選択するデータセレクタと、アドレスＭＳＢ線
の値とライトパルス信号線の値との論理積およびＭＳＢ
インバータ線の値とライトパルス信号線の値との論理積
をとり複数のトレーサ部に出力するアンドゲートとを有
し、アンドゲートの出力の状態により、複数のトレーサ
部の内１つのトレーサに入力データ線で供給されたデー
タをライトパルス信号線のライトパルスにより書込んで
いる時に同時に書込みを行っていない他のトレーサの内
容を読出し、データセレクタにより選択し、出力してい
る。
ロセッサ内に記憶素子により構成されるハードウェアの
状態値を逐次格納する複数のトレーサ部と、複数のトレ
ーサ部に対しアドレスを発生するアドレス発生回路と、
アドレス発生回路で発生したアドレスを複数のトレーサ
部に供給するアドレス線と、アドレス発生回路で発生し
たアドレスの内最上位ビット（Ｍｏｓｔ Ｓｕｐｅｒ
ｉｏｒ Ｂｉｔ、以下、ＭＳＢと略す）を供給するア
ドレスＭＳＢ線と、複数のトレーサ部に対してデータを
入力する入力データ線と、複数のトレーサ部へのデータ
書込みタイミングを知らせるためのライトパルスを発生
するライトパルス発生回路と、ライトパルス発生回路で
発生したライトパルスを供給するライトパルス信号線と
、アドレスＭＳＢ線の値を反転するＭＳＢインバータと
、ＭＳＢインバータの出力を供給するＭＳＢインバータ
線と、複数のトレーサ部の出力をＭＳＢインバータ線の
値により選択するデータセレクタと、アドレスＭＳＢ線
の値とライトパルス信号線の値との論理積およびＭＳＢ
インバータ線の値とライトパルス信号線の値との論理積
をとり複数のトレーサ部に出力するアンドゲートとを有
し、アンドゲートの出力の状態により、複数のトレーサ
部の内１つのトレーサに入力データ線で供給されたデー
タをライトパルス信号線のライトパルスにより書込んで
いる時に同時に書込みを行っていない他のトレーサの内
容を読出し、データセレクタにより選択し、出力してい
る。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の一実施例のトレーサを使用
したシステムのブロック図である。
したシステムのブロック図である。
【０００９】図１において、本実施例のトレーサを使用
したシステムは、トレーサ部ａ１と、トレーサ部ｂ２と
、データセレクタ３と、出力データ線４と、データ出力
端子５と、入力データ線６と、アドレス発生回路７と、
ライトパルス発生回路８と、アドレス線９と、アドレス
ＭＳＢ線１０と、ライトパルス信号線１１と、ＭＳＢイ
ンバータ１２と、アンドゲートａ１３と、アンドゲート
ｂ１４と、ＭＳＢインバータ線１５とから構成され、入
力データ６ａは入力データ線６を介してトレーサ部ａ１
，ｂ２に書込まれ、出力データ４ａは出力データ線４を
介してデータ出力端子５に出力される。
したシステムは、トレーサ部ａ１と、トレーサ部ｂ２と
、データセレクタ３と、出力データ線４と、データ出力
端子５と、入力データ線６と、アドレス発生回路７と、
ライトパルス発生回路８と、アドレス線９と、アドレス
ＭＳＢ線１０と、ライトパルス信号線１１と、ＭＳＢイ
ンバータ１２と、アンドゲートａ１３と、アンドゲート
ｂ１４と、ＭＳＢインバータ線１５とから構成され、入
力データ６ａは入力データ線６を介してトレーサ部ａ１
，ｂ２に書込まれ、出力データ４ａは出力データ線４を
介してデータ出力端子５に出力される。
【００１０】ここで、図１に示すように複数のトレーサ
部を２個とした場合について以下に説明する。
部を２個とした場合について以下に説明する。
【００１１】複数のトレーサ部であるトレーサ部ａ１と
トレーサ部ｂ２とは共通の入力データ６ａとアドレス線
９とを入力としている。
トレーサ部ｂ２とは共通の入力データ６ａとアドレス線
９とを入力としている。
【００１２】アドレス発生回路７は、アドレス線９を介
し、トレーサ部ａ１，ｂ２にアドレスを供給し、また、
アドレスＭＳＢ線１０を介し、ＭＳＢインバータ１２及
びアンドゲートｂ１４とにアドレスＭＳＢを供給する。
し、トレーサ部ａ１，ｂ２にアドレスを供給し、また、
アドレスＭＳＢ線１０を介し、ＭＳＢインバータ１２及
びアンドゲートｂ１４とにアドレスＭＳＢを供給する。
【００１３】ライトパルス発生回路８は、ライトパルス
信号線１１を介し、アンドゲートａ１３，ｂ１４にトレ
ーサデータ書込時の書込タイミグ送出信号を供給する。
信号線１１を介し、アンドゲートａ１３，ｂ１４にトレ
ーサデータ書込時の書込タイミグ送出信号を供給する。
【００１４】アドレスＭＳＢ線１０の反転極性であるＭ
ＳＢインバータ１２の出力をＭＳＢインバータ線１５に
出力し、アンドゲートａ１３およびデータセレクタ３に
供給する。そして、トレーサ部ａ１には、ＭＳＢインバ
ータ線１５の値とライトパルス信号線１１の値とをアン
ドゲートａ１３により論理積をとり、その値を入力して
あり、トレーサ部ｂ２には、アドレスＭＳＢ線１０の値
とライトパルス信号線１１の値とをアンドゲートｂ１４
により論理積をとり、その値を入力してある。
ＳＢインバータ１２の出力をＭＳＢインバータ線１５に
出力し、アンドゲートａ１３およびデータセレクタ３に
供給する。そして、トレーサ部ａ１には、ＭＳＢインバ
ータ線１５の値とライトパルス信号線１１の値とをアン
ドゲートａ１３により論理積をとり、その値を入力して
あり、トレーサ部ｂ２には、アドレスＭＳＢ線１０の値
とライトパルス信号線１１の値とをアンドゲートｂ１４
により論理積をとり、その値を入力してある。
【００１５】これは、実際に書込みが行われるのは、ト
レーサ部ａ１またはトレーサ部ｂ２のいずれか一方であ
るためである。
レーサ部ａ１またはトレーサ部ｂ２のいずれか一方であ
るためである。
【００１６】また、トレーサ部ａ１出力と、トレーサ部
ｂ２出力はデータセレクタ３の入力となり、これらはＭ
ＳＢインバータ１２からＭＳＢインバータ線１５を介し
て送られてくる出力信号で切り換えられ、出力データ４
としてデータ出力端子５よりプロセッサ外部に出力され
る。
ｂ２出力はデータセレクタ３の入力となり、これらはＭ
ＳＢインバータ１２からＭＳＢインバータ線１５を介し
て送られてくる出力信号で切り換えられ、出力データ４
としてデータ出力端子５よりプロセッサ外部に出力され
る。
【００１７】次に、トレーサ部ａ１に書込みが行われた
後、トレーサ部ｂ２の書込みとトレーサ部ａ１の読出し
とを同時に行う動作について説明する。
後、トレーサ部ｂ２の書込みとトレーサ部ａ１の読出し
とを同時に行う動作について説明する。
【００１８】まず、トレーサ部ａ１には、アドレス発生
回路７およびライトパルス発生回路８との制御により、
入力データ線６を介して入力データ６ａが書込まれる。
回路７およびライトパルス発生回路８との制御により、
入力データ線６を介して入力データ６ａが書込まれる。
【００１９】１ワード目の書込みが終了すると、アドレ
ス発生回路７により、アドレス線９の値がインクリメン
トされ、入力データ６ａが次ワードの書込データとなり
、次のライトパルス信号線１１の書込みタイミングでデ
ータを書込んでゆく。ここで、トレーサ部ａ１には、入
力データ６ａおよびアドレス線９の値がトレーサ部ａ１
と同様に入力されるが、アドレスＭＳＢ線１０の値が“
０”のため、ライトパルス信号線１１はアンドゲートｂ
１４によりマスクされ、書込みは行われない。
ス発生回路７により、アドレス線９の値がインクリメン
トされ、入力データ６ａが次ワードの書込データとなり
、次のライトパルス信号線１１の書込みタイミングでデ
ータを書込んでゆく。ここで、トレーサ部ａ１には、入
力データ６ａおよびアドレス線９の値がトレーサ部ａ１
と同様に入力されるが、アドレスＭＳＢ線１０の値が“
０”のため、ライトパルス信号線１１はアンドゲートｂ
１４によりマスクされ、書込みは行われない。
【００２０】トレーサ部ａ１への書込が最終ワードにな
ると、アドレスＭＳＢ線１０の値は“１”となり、トレ
ーサ部ｂ２への書込が開始される。
ると、アドレスＭＳＢ線１０の値は“１”となり、トレ
ーサ部ｂ２への書込が開始される。
【００２１】この時、データセレクタ３は、トレーサ部
ａ１出力を選択していてトレーサ部ｂ２の書込アドレス
の同様のワードをトレーサ部ａ１より読出し、出力デー
タ４ａとして出力データ線４を介してデータ出力端子５
よりプロセッサ外部に出力される。
ａ１出力を選択していてトレーサ部ｂ２の書込アドレス
の同様のワードをトレーサ部ａ１より読出し、出力デー
タ４ａとして出力データ線４を介してデータ出力端子５
よりプロセッサ外部に出力される。
【００２２】次に、トレーサ部ｂ２への書込みが最終ワ
ードになると、アドレスＭＳＢ線１０の値は“０”とな
り、トレーサ部ａ１への書込みとトレーサ部ｂ２の読出
しとが同時に行われる。
ードになると、アドレスＭＳＢ線１０の値は“０”とな
り、トレーサ部ａ１への書込みとトレーサ部ｂ２の読出
しとが同時に行われる。
【００２３】その後は同様の動作を繰り返す。
【００２４】
【発明の効果】以上説明したように、本発明のトレーサ
は、アンドゲートの出力の状態により、複数のトレーサ
部の内１つのトレーサに入力データ線で供給された入力
データをライトパルス信号線のライトパルスにより書込
んでいる時に同時に書込みを行っていない他のトレーサ
の内容を読出し、データセレクタにより選択し、出力す
ることにより、プロセッサ内のファームウェアシーケン
スを停止させることなくトレーサ情報をプロセッサ外部
に取り出すことができるという効果がある。
は、アンドゲートの出力の状態により、複数のトレーサ
部の内１つのトレーサに入力データ線で供給された入力
データをライトパルス信号線のライトパルスにより書込
んでいる時に同時に書込みを行っていない他のトレーサ
の内容を読出し、データセレクタにより選択し、出力す
ることにより、プロセッサ内のファームウェアシーケン
スを停止させることなくトレーサ情報をプロセッサ外部
に取り出すことができるという効果がある。
【図１】本発明の一実施例のトレーサを使用したシステ
ムのブロック図である。
ムのブロック図である。
１ トレーサ部ａ
２ トレーサ部ｂ
３ データセレクタ
４ 出力データ線
４ａ 出力データ
５ データ出力端子
６ 入力データ線
６ａ 入力データ
７ アドレス発生回路
８ ライトパルス発生回路
９ アドレス線
１０ アドレスＭＳＢ線
１１ ライトパルス信号線
１２ ＭＳＢインバータ
１３ アンドゲートａ
１４ アンドゲートｂ
１５ ＭＳＢインバータ線
Claims (1)
- 【請求項１】 プロセッサ内に記憶素子により構成さ
れるハードウェアの状態値を逐次格納する複数のトレー
サ部と、前記複数のトレーサ部に対しアドレスを発生す
るアドレス発生回路と、前記アドレス発生回路で発生し
たアドレスを前記複数のトレーサ部に供給するアドレス
線と、前記アドレス発生回路で発生したアドレスの内最
上位ビットを供給するアドレス最上位ビット線と、前記
複数のトレーサ部に対してデータを入力する入力データ
線と、前記複数のトレーサ部へのデータ書込みタイミン
グを知らせるためのライトパルスを発生するライトパル
ス発生回路と、前記ライトパルス発生回路で発生したラ
イトパルスを供給するライトパルス信号線と、前記アド
レス最上位ビット線の値を反転する最上位ビットインバ
ータと、前記最上位ビットインバータの出力を供給する
最上位ビットインバータ線と、前記複数のトレーサ部の
出力を前記最上位ビットインバータ線の値により選択す
るデータセレクタと、前記アドレス最上位ビット線の値
と前記ライトパルス信号線の値との論理積および前記最
上位ビットインバータ線の値と前記ライトパルス信号線
の値との論理積をとり前記複数のトレーサ部に出力する
アンドゲートとを有し、前記アンドゲートの出力の状態
により、前記複数のトレーサ部の内１つのトレーサに前
記入力データ線で供給されたデータを前記ライトパルス
信号線のライトパルスにより書込んでいる時に同時に書
込みを行っていない他のトレーサの内容を読出し、前記
データセレクタにより選択し、出力することを特徴とす
るトレーサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3034973A JPH04275644A (ja) | 1991-03-01 | 1991-03-01 | トレーサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3034973A JPH04275644A (ja) | 1991-03-01 | 1991-03-01 | トレーサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04275644A true JPH04275644A (ja) | 1992-10-01 |
Family
ID=12429088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3034973A Pending JPH04275644A (ja) | 1991-03-01 | 1991-03-01 | トレーサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04275644A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01199243A (ja) * | 1987-09-24 | 1989-08-10 | Nec Corp | 履歴情報記憶装置 |
| JPH022780A (ja) * | 1988-06-16 | 1990-01-08 | Nec Corp | トレース情報採取方式 |
-
1991
- 1991-03-01 JP JP3034973A patent/JPH04275644A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01199243A (ja) * | 1987-09-24 | 1989-08-10 | Nec Corp | 履歴情報記憶装置 |
| JPH022780A (ja) * | 1988-06-16 | 1990-01-08 | Nec Corp | トレース情報採取方式 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970805 |